KR100231806B1 - 출력 지연 균일화 논리 회로 및 이를 구비한 반도체 집적 회로 배열 - Google Patents

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Abstract

제1 내지 N번째 입력 단자에 연결되고, 제1입력 내지 N번째 입력 신호를 공급받는 제1 내지 N번째 입력 단자 상의 동작을 수행하기 위한 제1 및 제2전력 공급선(2, 3)에 연결된 논리 회로에서, 상기 논리 회로는, 제1내지 제4트랜지스터 어레이(TA1-TA4)를 갖고, 이들의 각각은 제1 및 제2전력 공급선에 연결되어 있으며, 여기서, N은 1보다 큰 정수이다. 제1 내지 제4트랜지스터 어레이의 각각은 직렬로 연결된 입력 단자의 동일한 수의 트랜지스터를 갖는다. 각 트랜지스터는 MIS(금속 절연물 반도체)타입이고 하나의 게이트를 갖는다. 제1 내지 제4트랜지스터 어레이의 각 트랜지스터 어레이의 각 트랜지스터는, 제1 내지 N번째 입력 단자의 특정 입력 단자에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가, 상기 특정 입력 단자를 제외한 제1 내지 N번째 입력 단자의 각각에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가 같게 되도록, 제1 내지 N번째 입력 단자 중의 임의의 하나에 연결된 게이트를 갖는다.

Description

출력 지연 균일화 논리 회로 및 이를 구비한 반도체 집적 회로 배열
본 발명은, 복수의 입력 갖는 NAND 회로 또는 NOR 회로 등을 사용하기 위해 직렬로 연결된 복수의 트랜지스터를 포함하는 논리 회로, 특히, 반도체의 사용에 의해 논리 회로를 집적하기 위한 반도체 집적 회로 배열에 관한 것이다.
MIS(금속 절연물 반도체) 트랜지스터로서 직결로 연결된 MOS(금속 산화물 반도체) 트랜지스터를 N개(여기서, N은 1 이상의 정수) 포함하는 논리 유닛을 갖는 논리 회로가 공지되어있다. N-입력 NOR 회로로서, 직렬로 연결된 N개의 0-채널 MOS 트랜지스터를 포함하는 또다른 논리 유닛을 갖는 또다른 논리 회로가 공지되어있다. 상기 논리 회로에서, 출력에서 나타나는 접합 커패시턴스와 입력 배선(게이트 포함) 및 게이트 커패시턴스에서의 불균형 때문에 상이한 입력들의 출력의 시간 지연이 발생하는 것을 피할 수 있도록 회로를 설계하는 것이 바람직하다.
심사되지 않은 일본 특허 공보(JP-A) 제 202616/1987에 종래의 논리 회로 타입이 기재되어있다 (이하, 이것을 선행기술이라고 한다.)
선행기술에서는, NAND 회로(또는 NOR 회로) 내에서 동작을 스위칭시키기 위한 논리 유닛은 병렬로 연결된 N개 또는 N!개의 트랜지스터 어레이를 포함하고, 각 트랜지스터 어레이는 직렬로 연결된 n-채널 MOS 트랜지스터(또는 p-채널 MOS 트랜지스터)를 포함한다. 각 어레이의 n-채널 또는 p-채널 MOS 트랜지스터는 그들의 게이트가 순환방식으로 연결되도록 배열되어있다.
상기 언급한 구조를 갖는 선행 기술의 NAND 또는 NOR회로에서, 상이한 입력들에 대한 출력들의 지연시간의 차이가 제거될 수 있다.
그러나, 상기 설명한 선행기술에서는, 입력의 수 N이 증가할 때 논리 유닛에서 많은 트랜지스터를 사용할 필요가 있다. 이것은 면적을 증가시키고, 트랜지스터들 사이의 상호 접속의 레이아웃을 복잡하게 만든다. 예를들면, 5개의 입력(즉, N은 5)의 경우, 논리 유닛에 사용된 트랜지스터의 수는 5×5(=N×N) 또는 5!=5×4×3×2×1(=N!)만큼 아주 크다.
이 선행기술은 전기 회로도만을 보여준다. 이 선행기술에서 보여준 회로가 집적회로로서 실제 집적된 경우의 단점에 대한 설명이 없다. 따라서, 선행 기술에서 예시된 회로가 똑바로 집적되면, 소자들의 수의 증가에 따라 면적의 증가가 불가피하다.
면적의 증가는 직접 칩 면적의 증가를 가져온다는 것이 여기서 주목된다. 이것은 칩의 크기를 축소시키는 것에 대한 장애 요인이다. 또한, 소자의 수가 증가한다는 것은 상호 접속의 레이아웃을 길고 복잡하게 만든다. 이것은 종종 상호 접속의 불균형을 초래한다.
따라서, 본 발명의 목적은 입력의 수가 증가할 때에도 적은 수의 트랜지스터를 사용하여 상이한 입력들의 출력 지연을 균일화시킬 수 있는 NAND 회로 및 NOR 회로와 같은 논리 회로를 제공하는 것이다.
본 발명의 또다른 목적은 집적회로서 논리 회로를 형성하기 위해 채용된 반도체 집적 회로 구조를 제공하는 것이다.
본 발명의 제1양태가 적용될 수 있는 논리 회로는, 제1입력 내지 N번째 입력 신호를 공급받는 제1 내지 N번째 입력 단자(A, B, ...), 서로 상이한 제1 및 제2전력 공급 전압을 공급받는 제1 및 제2전력 공급선(2, 3), 및 제1 내지 N번째 입력 단자와 제1 내지 N번째 신호 상의 논리 동작을 수행하기 위한 제1 및 제2전력 공급선에 연결되어, 논리 동작의 결과를 나타내는 출력 신호를 생성하는 논리 유닛을 포함한다(여기서 N은 1보다 큰 정수이다).
본 발명의 제1양태에 따라, 논리 유닛은, 각각 제1전력 공급선과 제2전력 공급선 사이에 연결되어있는, 제1 내지 제4트랜지스터 어레이를 포함하고,
제1 내지 제5트랜지스터 어레이의 각각은 직렬로 연결된 입력 단자에 동일한 수의 트랜지스터를 포함하고, 트랜지스터의 각각은 MIS(금속 절연물 반도체) 타입이고 게이트를 가지며,
제1 내지 제4트랜지스터 어레이의 각 트랜지스터 어레이의 각 트랜지스터는 제1 내지 N번째 입력 단자의 특정 입력 단자에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가, 상기 특정 입력 단자를 제외한 제1 내지 N번째 입력 단자의 각각에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가 같게 되도록, 제1 내지 N번째 입력 단자 중의 임의의 하나에 연결된 게이트를 갖는다.
본 발명의 제2양태가 적용될 수 있는 논리 회로는, 제2입력 내지 N번째 입력 신호를 공급받는 제1 내지 N번째 입력 단자(A-E), 서로 상이한 제1 내지 제2전력 공급 전압을 공급받는 제1도 및 제2도 전력 공급라인(2, 3), 및 제1 내지 N번째 입력 단자 및 제1 내지 N번째 신호 상의 논리 동작을 수행하기 위한 제1 내지 제2전력 공급선에 연결되어, 논리 동작의 결과를 나타내는 출력 신호을 생성하는 논리 유닛을 포함한다(여기서 N은 2보다 큰 정수이다).
본 발명의 제2양태에 따라, 논리 유닛은 각각 제1전력 공급선와 제2전력 공급선 사이에 연결되어있는, 제1 내지 제2트랜지스터 어레이(TA1, TA2)를 포함하고,
제1 내지 제2트랜지스터 어레이의 각각은 직렬로 연결된 입력 단자에 동일한 수의 트랜지스터를 포함하고, 트랜지스터의 각각은 (MIS)금속 절연물 반도체 타입이고 게이트를 가지며,
제1 내지 제2트랜지스터 어레이의 각 트랜지스터 어레이의 각 트랜지스터는, 제2 내지 N번째 입력 단자의 특정 입력 단자에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수는, 상기 특정 입력 단자를 제외한 제1 내지 N번째 입력 단자의 각각에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가 같게 되도록, 제1 내지 N번째 입력 단자 중의 임의의 하나에 연결된 게이트를 갖는다.
본 발명의 제3양태에 따르는 반도체 집적 회로 배열은, 제1방향(x)의 길이, 제1방향에 수직인 제2방향(y)의 너비, 제1방향의 중앙에 있는 중앙부(11a), 및 중앙부의 양쪽에 있는 제1 내지 제2측부영역(11b)을 갖는 소자 영역(11)의 제1 및 제2측부 영역(11b)에 배열된 제1 내지 제2트랜지스터 어레이(TA1 및 TA2)를 포함하고, 제1 내지 제2트랜지스터 어레이는 직렬로 연결된 미리결정된 수의 트랜지스터를 포함하고, 트랜지스터의 각각은 (MIS)금속 절연물 반도체 타입이고 하나의 게이트를 갖는다.
본 발명의 제3양태에 따라, 반도체 집적 회로 배열은,
제1 내지 제2트랜지스터 어레이의 각각의 끝에 연결되고 제2방향을 따라 중앙부 위로 연장되는 중앙 리드(lead;21);
각각 제1 내지 제2트랜지스터 어레이의 서로다른 단부에 연결되고, 각각 제1 내지 제2측부 영역으로부터 인출되는 제1 내지 제2측부 리드(22);
각각 제1트랜지스터 어레이의 트랜지스터의 게이트에 연결되고, 제2방향을 따라 중앙 리드와 제1 측부 리드 사이의 제1측부 영역 상에 연장된 미리결정된 수의 제1게이트 전극 리드(41); 및
각각 제2 트랜지스터 어레이의 트랜지스터의 게이트에 연결되고, 제2방향을 따라 중앙 리드와 제2측부 리드 사이의 제2측부 영역 상에 연장된 미리 결정된 수의 제2게이트 전극 리드(41)를 포함한다.
본 발명의 제4양태에 따르는 반도체 집적 회로 배열은, 각각 제1방향(x)의 길이, 제1방향에 수직인 제2방향(y)의 너비, 제1방향의 양쪽 단부에 있는 두 개의 최단부 영역(13c 또는 14c)를 갖는, 제1 내지 제2소자 영역(13 및 14)에 배열된 제1 내지 제2트랜지스터 어레이(TA1 및 TA2)를 포함하고, 제1 내지 제2트랜지스터는 MIS(금속 절연물 반도체) 타입이고 하나의 게이트를 갖는다.
본 발명의 제4양태에 따라, 제1 내지 제2소자 영역은 제2방향을 따라 배열되고,
반도체 집적 회로 배열은,
제1소자 영역의 최단부 영역들 중의 하나로부터 인출된 제1리드(23)와, 제1방향으로 제1리드에 대한 한쪽에 위치하고 제2소자 영역의 최단부 영역의 하나로부터 인출된 제2리드(24)를 포함하고, 제1 내지 제2리드는 제1 내지 제2소자 영역 사이의 위치에서 전기적으로 연결되어 있는 제1 전력 공급선(2);
제1소자 영역의 최단부 영역의 다른 하나로부터 인출된 제3리드(33)와 제2소자 영역의 최단부 영역의 다른 하나부터 추출된 제4리드(34)를 포함하고 제3 및 제4리드는 제1전력 공급선과 겹치지 않도록 전기적으로 연결된 제2전력 공급선(3);
각각 제1게이트 어레이의 트랜지스터의 게이트에 연결되고, 제2방향을 따라 제1리드(2)와 제3리드(33) 사이의 제1소자 영역 위에 연장된 미리결정된 수의 제1게이트 전극 리드(44); 및
각각 제2게이트 어레이의 트랜지스터의 게이트에 연결되고, 제2방향을 따라 제2리드(24)와 제4리드(4) 사이의 제2소자 영역 위에 연장된 미리결정된 수의 제2게이트 전극 리드(45)를 포함하며,
상기 제1리드(23)와 제3리드(33)는 제1트랜지스터 어레이(TA1)의 양쪽 단부에 연결되고,
상기 제2리드(24)와 제4리드(34)는 제2트랜지스터 어레이(TA2)의 양쪽 단부에 연결되고,
제1소자 영역(13)의 제1리드(23)에 기초해서 연속해서 넘버링된 제1게이트의 제1게이트 전극 리드(44)는 게이트 전극 리드 배선(46)를 형성하도록 제2소자 영역(14)의 제4리드(34)에 기초해서 연속해서 제2게이트 전극 리드(45)의 애응하는 넘버링된 것에 연결되고,
게이트 전극 리드 배선은 다른 것과 겹치지 않도록 배열되어있다.
제1도는 본 발명의 실시예 1에 따라 병렬로 연결된 4개의 트랜지스터 어레이를 포함하는 논리 유닛의 회로도.
제2도는 제1도의 회로의 집적 중의 배열을 도시한 도면.
제3도는 실시예의 논리 유닛이 적용된 NAND 회로의 회로도.
제4도는 제3도의 전력 공급 제어부의 일례의 회로도.
제5도는 제3도의 전력 공급 제어부의 또다른 예의 회로도.
제6도는 실시예의 논리 유닛이 적용된 NOR 회로의 회로도.
제7도는 제6도의 그라운드 제어부의 일례의 회로도
제8도는 본 발명에 따른 다중 입력 논리 유닛을 형성할 때 사용된 계층 영상을 도시한 도면.
제9도는 유닛이 제8도의 계층 영상을 이용함으로써 형성된, 본 발명에 따른 3-입력 논리 유닛을 도시한 도면.
제10도는 유닛이 제8도의 계층 영상을 이용하여 형성된, 본 발명에 따른 4-입력 논리 유닛을 도시한 도면.
제11도는 유닛이 제8도의 계층 영상을 이용하여 형성된, 본 발명에 따른 5-입력 논리 유닛을 도시한 도면.
제12도는 제9도의 회로의 집적 중의 배열을 도시한 도면.
제13도는 본 발명의 실시예 2에 따른 논리 유닛의 회로도.
제14도는 제13도의 회로의 집적 중의 배열을 도시한 도면.
제15도는 제13도의 회로의 집적 중의 또다른 배열을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 소자 영역 2, 3 : 제1 및 제2전력 공급 라인
4 : 게이트 전극 리드(lead) 5 : 전력 제어부
6 : 그라운드 제어부 TA1-TA4 : 트랜지스터 어레이
11 : 제1소자 영역 12 : 제2소자 영역
21 : 제1리드 22 : 제3리드
32 : 제4리드 41 : 게이트 전극 리드
42 : 전극 리드
[양호한 실시예의 설명]
이제, 도면을 참조한 다양한 실시예와 관련하여 본 발명에 따른 논리 회로 및 반도체 집적 배열에 대해서 설명하려고 한다.
여기서, 본 발명의 논리 회로는 복수의 입력을 갖는 NAND 회로 또는 NOR회로 등이며, 각각 직렬로 연결된 입력의 수가 동일한 트랜지스터를 포함하는 트랜지스터 어레이를 포함하는 논리 유닛에 의해서 특징지어진다.
[실시예 1]
이하, 도면을 참조하여, 본 발명의 실시예 1에 따른 논리 회로에 대해서 설명하려고 한다.
본 발명의 실시예 1에 다른 논리 회로는 제1도에 도시된 구조를 갖는다.
제1도를 참고하면, 논리 유닛은 병렬로 연결된 4개의 트랜지스터 어레이(TA1 내지 TA4)와 2개의 입력(A 및 B)와 같은 수의 트랜지스터를 각각 포함한다.
논리 유닛은 2개의 전력 공급선(2 및 3)을 갖는다. 나중에 설명하겠지만, 2개의 전력 공급선(2 및 3)은 각각 전력 공급선에 연겨되거나, 그라운드 제어부, 전원, 또는 NAND 회로나 NOR 회로로서 논리 동작을 실행하도록 접지된다.
제1도에서, 이하에 더욱 상세하게 설명하려고 한다.
다음에서, 제1도의 최좌측 트랜지스터 어레이(TA1)를 제1트랜지스터라고 부를 것이다. 나머지 트랜지스터 어레이를 최좌측 트랜지스터 어레이로부터 우측으로 순서대로 연속해서 제2 내지 제4 트랜지스터 어레이(TA2 내지 TA4)라고 부를 것이다.
제1도에서, 전력 공급선(2)에 가장 가까운 각 트랜지스터 어레이를 형성하는 MOS 트랜지스터 중의 하나는 제1 트랜지스터라고 부를 것이다. 나머지 트랜지스터의 각각을 전력 공급선(3)쪽으로 상승하는 순서대로 N번째 트랜지스터라고 부를 것이다.
제1트랜지스터 어레이(TA1)의 제1MOS 트랜지스터는 입력(A)를 공급받은 게이트를 갖는다. 제1트랜지스터 어레이(TA1)의 제1MOS 트랜지스터의 게이트는 제2트랜지스터 어레이(TA2)의 제2MOS 트랜지스터의 게이트에 연결되어있다.
제2 트랜지스터 어레이(TA2)의 제2 MOS 트랜지스터의 게이트는 제3 트랜지스터 어레이(TA3)의 제2 MOS 트랜지스터의 게이트에 연결되어있다. 제3 트랜지스터의 제2 MOS 트랜지스터의 게이트는 제4 트랜지스터 어레이(TA4)의 제1 MOS 트랜지스터의 게이트에 연결되어있다.
마찬가지로, 제1트랜지스터 어레이(TA1)의 제2MOS 트랜지스터는 입력(B)에 연결되고, 각각 제2 내지 제4트랜지스터 어레이(TA2 내지 TA4)의 제1MOS 트랜지스터, 제1MOS 트랜지스터, 및 제2MOS 트랜지스터의 게이트에 연결된다.
상기 언급된 구조의 논리 유닛을 갖는 논리 회로에서, 제1 내지 제4트랜지스터 어레이(TA1 내지 TA4)의 각 트랜지스터 어레이의 각 트랜지스터는, 제1 내지 제2 입력 단자(A 및B)의 특정 입력 단자에 연결된 게이트를 갖는 트랜지스터와 제1 내지 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터 수가, 상기 특정 입력 단자를 제외한 제1 내지 제2입력 단자(A 및 B)의 각각에 연결된 게이트를 갖는 트랜지스터와 제1 내지 제2전력 공급선(2 및 3) 중의 하나 사이에 연결된 트랜지스터의 수가 같게 되도록, 제1 내지 제2입력 단자(A 및 B) 중의 하나에 연결된 게이트를 갖는다.
이 구조에 의해서, 각 입력 단자에 관련된 기생 커패시턴스는 서로 같다. 따라서, 상이한 입력들로 인한 출력 지연의 차이가 발생하지 않는다.
제2도로 되돌아가서, 제1도의 상기 논리 회로는 반도체 집적 회로로서 집적될 때의 레이아웃인 반도체 집적 회로 배열에 관련한 설명을 하고자 한다.
제2도를 참조하면, 미리결정된 방향(제2도에서 x)의 길이와 세로 방향에 수직인 방향(제2도 y)의 너비를 각각 갖는 제2도소자 영역(11 및 12)는 가로 방향으로 평행하게 배열되어있다.
제1 내지 제2소자 영역(11 및 12)는 각각 새로 방향(제2도의 x)의 중앙에 있는 중앙 영역(11a 및 12a)을 갖는다. 양쪽 영역(11b 및 12b)은 각각 중앙부(11a 및 12a)의 양쪽에 형성되어있다. 제1 내지 제2트랜지스터 어레이(TA1 및 TA2)는 제2소자 영역(11)의 측부 영역(11b)에 배열되어있다. 제3 및 제4트랜지스터(TA3 및 TA4)는 제2소자 영역(12)의 측부 영역에 배열되어있다.
제1소자 영역(11)은 제1 내지 제2트랜지스터 어레이(TA1 및 TA2)에 연결되고 가로 방향(제2도의 y)을 따라 중앙부(11a) 상에 연장된 제1리드(중앙리드;21)를 구비하고 있다. 마찬가지로, 제2소자 영역(12)은 제3 및 제4트랜지스터 어레이(TA3 및 TA4)에 연결되고 가로 방향(제2도 y)을 따라 중앙부(12a) 상에 연장된 제2리드(중앙 리드;31)를 구비하고 있다. 또한, 제1소자 영역(11)은 제1 내지 제2트랜지스터 어레이(TA1 및 TA2)의 서로다른 단부에 연결되어 양쪽 영역(11b)으로부터 인출되어, 제3리드(22)가 제1소자 영역(11)의 양쪽 세로 단부를, 서로 연결하고, 제3리드(22)는 제1 내지 제2리드(21 및 31)를 겹치지 않도록 하는 제3리드(측부 리드;22)를 구비하고 있다. 제2소자 영역(12)은 제1소자 영역(11)은 제3 및 제4트랜지스터 어레이(TA3 및 TA4)의 서로다른 단부에 연결되어 양쪽 영역(12b)으로부터 인출되어, 제4리드(32)가 제2소자 영역(12)의 양쪽 세부 단부를 서로 연결하고, 제4리드(32)는 제1 내지 제2리드(21 및 31)를 겹치지 않도록 하는 제4리드(측부 리드;32)를 구비하고 있다.
제1 내지 제2소자 영역(11 또는 12)의 두 개의 측부 영역(11b 또는 12b)의 각각에서, 복수의 게이트 전극(41 또는 42)은 제1 내지 제2리드(21 또는 31)에 대해 대칭이 되고, 미리결정된 공간을 갖는 너비 방향에 평행으로 연장되도록 배치되어 있다.
상기 복수의 게이트 전극(41 또는 42)은 상기 설명된 논리 회로의 입력과 동일한 수이다. 특히, 이 실시예에서의 논리 회로는 두 개의 입력을 갖기 때문에, 게이트 전극(41 또는 42)은 제1 내지 제2소자 영역(11 또는 12)의 양 측부 여역(11b 또는 1b)의 각각에서 수가 2로 동일하다. 복수의 세로 방향의 게이트 전극 리드(41 또는 42)의 각각과 복수의 게이트 전극 리드(41 또는 42)의 각각의 양쪽은 MOS 트랜지스터를 형성한다. 위에서 이해할 수 있듯이, 제1 내지 제2소자 영역(11 또는 12)의 각각의 복수 게이트 전극 리드(41 또는 42)의 각각의 양쪽 세로측은 드레인 영역과 소스 영역으로서 역할을 한다. 각 MOS 트랜지스터의 드레인 영역 및/또는 소스 영역 및/또는 드레인 영역에 공통이다.
제1소자 영역(11)의 게이트 전극 리드(41)은 각각 제2소자 영역(12)의 게이트 전극 리드(42)에 연결되어, 게이트 전극 리드(4)를 형성한다. 게이트 전극 리드(4)는 서로 겹치지 않도록 배열되어있다.
제1소자 영역(11)의 제1리드(21)는 제1 내지 제2소자 영역(11 또는 12) 사이의 위치에 있는 제2소자 영역(12)에서 제4리드(32)에 연결되어 제1전력 공급선(2)을 형성한다.
제1소자 영역(11)에 있는 제3리드(22)는 제1전극 리드(2)를 겹치지 않고 제2소자 영역(12)의 제2리드에 연결되어 제2전력 공급선(3)을 형성한다.
공정 조건에 의존하여, 소자 영역의 우측과 좌측의 단부 영역에 있는 커패시턴스는 기대와는 달리 그 안에 도핑된 이온의 형상이나 양의 차이 때문에 상이할 수 있다. 그러한 상황에도 불구하고, 상기 언급된 구조의 반도체 집적 회로 배치는 출력 파행이 실질적으로 어느정도 일정하게 되도록 4 측부 영역을 갖는다.
반도체 집적 회로는 설계된 것처럼 정확하게 집적되더라도, 열원의 존재 때문에 출력 파형이 상이할 수 있다. 그러한 문제점은 4 측부 영역의 제공에 의해서 열원의 영향이 분산될 수 있기 때문에 해결될 수 있다.
제3도로 돌아가서, NAND 회로는 병렬로 연결된 4개의 트랜지스터 어레이(TA1 및 TA4)를 포함하는 논리 유닛을 집적함으로써 형성된 제2도의 반도체 집적 회로의 사용에 의해서 형성된다. 제3도에 도시한 바와 같이, 전원(VDD)에 연결된 전력 공급 단자를 갖는 전력 제어부(5)는 병렬로 연결된 4개의 트랜지스터 어레이(TA1 내지 TA2)를 포함하는 논리 유닛의 한쪽 단부(예를들면, 제1전력 공급선(2))에 연결되어있다. 병렬로 연결된 4개의 트랜지스터 어레이(TA1 내지 TA4)를 포함하는 회로의 다른 한쪽(예를들면, 제2전력 공급선(3))은 그라운드에 연결되어있다.
이 경우에, 복수의 게이트 전극 리드(4)는 각각 제1소자 영역(11)의 양쪽 측부 영역(11b) (또는 제2소자 영역(12)의 양쪽 측부 영역(12b)에서 하나 또는 다른 하나를 각각 포함하는 쌍으로 연결되어있다. 접속이 이루어지므로 모든 쌍의 게이트 전극 리드(4)들 간에 나타나는 다른 게이트 전극 리드(4)의 총수는 다른 쌍의 게이트 전극 리드(4) 간에 나타나는 다른 게이트 전극 리드(4)의 총수와 동일하다.
특히, 게이트 리드 전극(4)의 모든 쌍 및 출력 단자(예, 제1전원 라인 2)간에 삽입되는 MOS 트랜지스터의 총수는 다른 쌍의 게이트 리드 전극(4) 및 출력 단자(예, 제1전원 라인 2) 간에 삽입되는 MOS 트랜지스터의 총수와 같다.
따라서 접속된 각 쌍의 게이트 리드 전극(4)는 NAND 회로에서 각 입력 단자로서 이용된다. 병렬로 접속된 네 트랜지스터 어레이 및 전원 제어부(5)를 구비한 상술한 바와 같은 회로의 한 단(예, 제1전원 라인 2)의 접속점은 NAND 회로에서 출력 단자로서 이용된다.
상술한 구조의 NAND 회로에서, 게이트 리드 전극(4)의 모든 쌍 및 출력 단자간에 삽입되는 MOS 트랜지스터의 총수는 다른 쌍의 게이트 리드 전극(4) 및 출력 단자 간에 삽입되는 MOS 트랜지스터의 총수와 같다. 그러므로, 소정의 입력 대 한 입력에 관하여 출력에 포함된 MOS 트랜지스터의 접합 캐패시턴스는 일정하다. 그 결과, NAND 회로는 균형잡힌 지연 특성을 갖는다.
일례로서, 전력 공급 제어부(5)는 제4도에 도시된 바와 같이, 단일 디프레션타입 n-채널 MOS 트랜지스터를 포함한다.
제4도에서, 디프레션 타입의 n-채널 MOS 트랜지스터는 전력 공급 단자(VDD)로서 드레인이 사용되는 동안 상기 트랜지스터 어레이의 한쪽 단부(예를들면, 제1전력 공급 라인)에 연결된 게이트와 소스를 갖는다. 이 경우, 4 트랜지스터 어레이를 형성하는 모든 MOS 트랜지스터는 증강타입의 n-채널 MOS 트랜지스터이다.
또다른 예로서, 전력 공급 제어부(5)는 제5도에 도시된 것처럼, NAND 회로의 입력의 수와 동일한, 각 트랜지스터 어레이의 n-채널 MOS 트랜지스터와 수가 같은 -채널 MOS 트랜지스터를 포함한다.
제5도에서, p＝채널 MOS 트랜지스터는 전력 공급 단자(VDD)로서 서로에 연결된 소스들을 갖는다. p-채널 MOS 트랜지스터는, 서로 상기 트랜지스터 어레이의 한쪽 단부(예를들면, 제1전력 공급선(2))에 연결된 드레인을 갖는다. p-채널 MOS 트랜지스터는 각각 NAND 회로의 입력으로서 게이트 전극 리드(4)에 연결되 게이트를 갖는다.
다음에는 이 실시예에서 4 트랜지스터 어레이를 포함하는 논리 회로가 집적되는 반도체 집적 회로의 사용에 의해서 NOR 회로가 형성되는 경우에 대해서 설명하려고 한다.
4 트랜지스터 어레이 형성하는 MOS 트랜지스터의 각각이 p-채널 MOS 트랜지스터임이 주목된다.
이 실시예의 반도체 집적 회로 배열을 갖는 반도체 집적 회로의 상용에 의해서 NOR 회로를 형성하기 위해서, 그라운드에 접지된 접지 단자를 갖는 그라운드 제어부(6)는, 제6도에 도시된 바와 같이, 병렬로 연결된 4개의 트랜지스터 어레이(TA1 및 TA4)를 포함하는 논리 유닛의 한쪽 단부(예를들면 제2전력 공급선(3))에 연결되어있다. 논리 유닛의 다른 한쪽(예를들면, 제1전력 공급선(2))은 전력 공급 단자(VDD)로서 사용된다.
병렬로 연결된 4개의 트랜지스터 어레이와 그라운드 제어부(6)를 포함하는 회로의 한쪽 단부(예를들면, 제2전력 공급선(3))의 연결점은 출력 단자로서 사용된다.
이 경우에, 복수의 게이트 전극 리드(4)는 상기 NAND 회로에 유사한 방법으로 수행된다. 특히, NOR 회로는, 게이트 전극 리드(4)과 출력 단자의 임의의 쌍 위에 끼어있는 MOS 트랜지스터의 총수가, 게이트 전극 리드(4)와 출력 단자의 다른 쌍의 사이에 끼어있는 MOS 트랜지스터의 총수와 같게 되도록 형성된다.
일례로서, 그라운드제어부(6)는, 제7도에 도시된 바와 같이, 각 트랜지스터 어레이에 있는 p-채널 MOS 트랜지스터의 수와 동일한, 즉 NOR 회로의 입력과 같은 수의 n-채널 MOS 트랜지스터를 포함한다. n-채널 MOS 트랜지스터는 접지 단자로서 서로 연결된 소스를 갖는다. n-채널 MOS 트랜지스터들은 상기 설명된 트랜지스터 어레이의 한쪽 단부에 (예를들면, 제2전력 공급선(3)) 연결된 드레인을 갖는다.n-채널 MOS 트랜지스터는 각각 NOR 회로의 입력으로서 게이트 전극 리드(4)에 연결된 게이트를 갖는다.
상기 실시예 1에서, 제1 내지 제2전력 공급선(2 또는 3)은, 병렬로 연결된 4개의 트랜지스터 어레이를 포함하는 논리 유닛이 NAND 회로 EH는 NOR 회로에 적용될 때 출력 단자로서 사용될 수 있다.
상기 설명에서, 예시된 전력 공급선(5)와 그라운드 제어부(6)의 각각은 전형적인 것이다. 집적을 위한 배열은 여기서 생략하였지만, 이 실시예의 회로 배열(병렬로 연결된 4개의 트랜지스터 어레이 포함)과 그라운드 제어부(6) 또는 전력 공급선의 전형적인 배열의 조합에 의해서 NAND 회로 또는 NOR 회로를 쉽게 집적시킬 수 있다.
이제, 상기 설명된 논리 유닛, 즉 2-입력 논리 유닛의 회로구조에 기초해서 계층 영상의 다중 입력(N-입력) 논리 유닛의 회로를 형성하는 방법에 대해서 설명하고자 한다. 도면을 참조하여 3-입력, 4-입력, 및 5-입력 회로를 예를들어서 설명할 것이다.
여기서 참고한 계층 영상에 대해서 설명하려고 한다. 예를들면, 3 입력은 단일 입력과 2 입력의 조합으로서 이해될 수 있다. 이러한 방법으로, N 입력은(N-n) 입력과 n 입력으로 나뉘어져서, (N-n)-입력과 n-입력 논리 유닛을 형성한다. 다음에, 제8도에 도시된 것처럼, 이들 논리 유닛은 횡단 방향으로 배열되어 N-입력 논리 유닛을 형성한다.
총 기생 커패시턴스의 견지에서, 그러한 계층 영상은 고려될 필요가 없다. 게이트 전극 리드(4)와 출력 단자의 임의의 쌍 사이에 끼어있는 MOS 트랜지스터의 총 수는 위에 설명한 바와 같이 게이트 전극 리드(4)와 출력 단자의 또다른 쌍 사이에 끼어있는 MOS 트랜지스터의 총 수와 같도록 논리 유닛을 형성할 필요가 있다.
그러나, 위에 설명한 조건만으로 회로를 형성할 경우, 입력의 수의 증가에 따라 회로 구조는 복잡해지고, 접속 오류가 일어날 가능성이 있다.
따라서, 이 실시예에서는 계층 영상에 기초해서 논리 유닛의 회로 구조를 실행할 것을 권장한다.
이하에서는, 제9도 내지 1제1도를 참조해서 3-입력 내지 5-입력 논리 유닛에 대해서 계속해서 설명하려고 한다.
먼저, 제9도에 설명한 바와 같이, 3-입력 논리 유닛은 횡단 방향으로 배열된 2-입력과 단일 입력 논리 유닛을 포함한다. 제9도에서는, 제8도의 α와 β가 각각 2-입력과 단일 입력 논리 유닛으로서 도시되어 있지만, 그 반대로 쉽게 성립될 수 있다. 다음에, 제10도에 설명한 바와 같이, 4-입력 논리 유닛은 횡단방향으로 배열된 2개의 2-입력 논리유닛을 포함한다. 여기서, 횡단 방향으로 배열된 단일 입력과 3-입력 논리 유닛이 대신에 사용될 수도 있다는 것을 쉽게 이해될 것이다.
마찬가지로, 5-입력 논리 유닛은 제11도에 도시된 바와 같이, 횡단 방향 배열된 단일 입력과 4 입력 논리 유닛을 포함한다. 대신에, 2-입력과 3-입력 논리 유닛의 조합이 사용될 수도 있다는 것을 쉽게 이해할 것이다.
이제, 상기 언급된 구조의 다중 입력 논리 유닛의 레이아웃으로서 반도체 집적 회로 배열에 대해서 설명하려고 한다. 예로서 3-입력 논리 유닛을 설명할 것이다.
제12도를 참고해서, 3-입력 논리 유닛이 집적된 경우의 반도체 집적 회로 배열을 예를들어 설명하려고 한다. 제2도에 도시된 2-입력 논리 유닛에 관련된 반도체 집적 회로 배열과 비교하면, 게이트 전극 리드(4) 수만이 다르다는 것을 쉽게 이해할 것이다.
이 실시예를 설명된 반도체 집적 회로 배열은 N-입력 논리 유닛의 집적에 채용된다. 이해하는 바와 같이, 제1 내지 제2소자 영역(11 또는 12)의 양측 영역(11b 및 12b)의 각각에서, 입력의 수가 같은 게이트 전극 리드(4)를 제공할 필요가 있다.
이해를 돕기 위해서, 4 단부 영역(11b 및 12b)에 있는 게이트 전극 리드(4)는 논리 유닛의 제1 내지 제4트랜지스터 어레이(TA1 및 TA4)에 해당한다.
[실시예 2]
도면을 참조해서 본 발명의 실시예 2에 대해서 설명하고자 한다.
제13도에 도시된 바와 같이, 실시예 2의 논리 유닛은 두 개의 트랜지스터 어레이를 갖는 논리 유닛을 포함한다.
더욱 특히, 논리 유닛은, 병렬로 연결되고, 직렬로 연결된 5개의 MOS 트랜지스터를 각각 포함하고, 각각 입력(A 내지 E)에 상응하는 두 개의 트랜지스터 어레이(TA1 및 TA2)를 포함한다. 제1트랜지스터 어레이에 있는 제1MOS 트랜지스터의 게이트는 전력 공급선(3)으로부터 계수된 바와 같은 제2트랜지스터 어레이에 있는 제1MOS 트랜지스터의 게이트에 연결되어있다. 마찬가지로, 제1트랜지스터 어레이에 있는 제2MOS 트랜지스터의 게이트는 전력 공급선(3)으로부터 계수된 바와 같은 제2트랜지스터 어레이에 있는 제2MOS 트랜지스터의 게이트에 연결되어있다. 이러한 방법으로, 제1트랜지스터 어레이에 있는 n번째 MOS 트랜지스터의 게이트는 전력 공급선(3)으로부터 계수된 바와 같은 제2트랜지스터 어레이에 있는 n번째 MOS 트랜지스터의 게이트에 연결되어있다.
다음에, 상기 언급된 구조의 논리 유닛의 집적 중에 반도체 집적 회로 배열의 두가지 예에 대해서 설명하려고 하다.
한 예는 제14도에 도시된 구조이다.
특히, 미리 정해진 방향(제14도의 x)와 세로 방향에 수직인 방향(제14의 y)의 너비를 갖는 소자 영역(1)에 대해서 설명하고자 한다.
소자 영역(1)은 세로 방향(제14도의 x)의 중앙에 있는 중앙 영역(1a)과, 중앙 영역(1a)의 양측에 있는 양측 영역(1b)을 갖는다. 제1 내지 제2트랜지스터 어레이(TA1 및 TA2)는 양측 영역(1b)에 배열되어있다.
소자 영역(1)의 중앙부(1a) 상에서, 제1전력 공급선(3)(중앙 리드) (2)는 가로 방향(제4도 y)에서 연장된다. 소자 영역(1)의 양측 영역(1b)으로부터, 제1 내지 제2리드(3a 및 3b)가 각각 인출된다. 제1 내지 제2리드(측부 리드) (3a 및 3b)는 제1전력 공급선(2)을 겹치지 않고 서로 연결되어 제2전력 공급선(3)을 형성한다.
양측 영역의 각각에 대해서, 복수의 게이트 전극 리드(4)는 제1전극 리드(2)와, 제1전극 리드(2)에 대해 대치이고, 미리결정된 공간을 갖는 가로 방향에 평행으로 연장된 제1 내지 제2리드(3a 및 3b)의 각각의 사이의 구역에 배치되어있다.
복수의 게이트 전극 리드(4)는 위에 설명한 논리 유닛의 입력의 수와 같은 수를 갖는다. 복수의 게이트 전극 리드(4)의 각각과 새로 방향의 복수의 게이트 전극 리드(4)의 각각은 MOS 트랜지스터를 형성한다. 위에 설명한 바와 같이, 소자 영역(1)에 있는 복수의 게이트 전극 리드(4)의 각각의 세로 양측은 드레인 영역과 소스 영역은, 세로 방향의 각 MOS 트랜지스터에 인접한 각 MOS 트랜지스터의 드레인 영역 및/또는 소스 영역에 공통이다.
또다른 예는 제15도에 도시된 구조를 갖는다.
특히, 미리결정된 방향(제15도의 x)의 길이와 길이방향에 수직인 방향(제15도의 y)의 폭을 각각 제1 내지 제2소자 영역(13 및 14)은 너비 방향으로 평행으로 배열되어있다. 제1 내지 제2트랜지스터 어레이(TA1 및 TA2)는 제1 내지 제2 소자 영역(13 및 14) 내에 배열되어있다.
제1 내지 제2소자 영역(13 및 14)은 각각 그의 길이 방향의 양쪽 단부에 있는 두 개의 최단부 영역(13c 및 14c)을 갖는다.
제1리드(23)는 제1소자 영역(13)의 최단부 영역(13c)의 한쪽으로부터 인출된다. 제2리드(24)는 제2소자 영역(14)의 최단부 영역(14c)의 한쪽으로부터 인출되고, 길이방향으로 제1리드(23)에 반대로 위치되어있다. 제1 내지 제2리드는 제1 내지 제2소자 영역(13 및 14) 사이의 위치에 전기적으로 연결되어 제1전력 공급선(2)을 형성한다.
제1소자 영역(13)의 최단부 영역(13c)의 다른것으로부터 인출된 제3리드(33)와 제2소자 영역(14)의 최단부 영역(14c)의 다른것으로부터 인출된 제4리드(34)는 전기적으로 연결되어, 제1전력 공급선(2)을 겹치지 않고, 제2전력 공급선(3)을 형성한다.
제1 내지 제2소자 영역(13 또는 14)위의 각각 두 개의 최단부 영역(13c 또는 14c) 사이의 각 영역에서, 복수의 게이트 전극 리드(14 또는 45)는 미리결정된 공간을 갖고 너비 방향으로 평행하게 연장된다.
복수의 게이트 전극 리드(44 또는 45)는 위에 설명된 논리 회로의 입력과 같은 수이다. 길이방향의 복수의 게이트 전극 리드(44 및 45)의 각각의 양측과 복수의 게이트 전극 리드(44 및 45)의 각각은 MOS 트랜지스터를 형성한다. 위에서 이해되듯이, 제1 내지 제2소자 영역(13 및 14)의 복수의 게이트 전극 리드(44 및 45)의 각각의 양쪽 길이방향 측부는 드레인 영역과 소스 영역으로서 역할을 한다. 각 MOS 트랜지스터의 드레인 영역 및/또는 소스 영역은 길이 방향으로 각 MOS 트랜지스터에 인접한 각 인접한 MOS 트랜지스터의 소스 영역 및/또는 드레인 영역에 공통이다.
제1소자 영역(13)의 게이트 전극 리드(44)는 각각 제2소자 영역(14)의 게이트 전극 리드(45)에 연결되어, 전극 리드(4)를 형성한다. 게이트 전극 리드(4)은 다른 하나와 겹치지 않도록 배열되어있다.
위에 설명한 반도체 집적회로 배열을 갖는 논리 유닛을 포함하는 논리 회로는 유리하게 적은 수의 소자를 가지면서도, 실시예 1과 관련하여 설명한 바와 같이 반도체 집적 회로에 좀처럼 문제를 일으키지 않는다.
NAND 회로 또는 NOR 회로의 구조와 각 입력의 출력에서의 차이를 제거하는 원리는 실시예 1과 관련하여 설명한 것과 유사하다.
5개의 입력에만 관련하여 설명하였지만, 이 실시예는 3 입력 및 4 입력과 같은 임의의 다른 다중 입력에 적용할 수 있다는 것을 이해할 것이다.
위에 설명한 바와 같이, 본 발명에 따라, 입력의 수가 감소될 때 감소된 트랜지스터를 사용하여 서로다른 입력들의 출력 지연을 균일화시킬 수 있는 NAND 회로 및 NOR 회로와 같은 논리 회로가 제공된다.
본 발명에 따라, 또한 집적 회로로서 논리 회로를 형성하기 위해 채용된 반도체 집적 회로 배열이 제공된다.

Claims (27)

  1. 제1입력 내지 N번째 입력 신호를 공급보다는 제1입력 내지 N번째 입력 신호(A, B, ...), 서로 상이한 제1 내지 제2전력 공급 전압을 공급받는 제1 내지 제2전력 공급선(2, 3), 및 제1입력 내지 N번째 입력 단자와 제1입력 내지 N번째 신호(여기서 N은 1보다 큰 정수이다) 상의 논리 동작을 수행하기 위한 제1 내지 제2전력 공급선에 연결되어, 논리 동작의 결과를 나타내는 출력 신호를 생성하는 논리 유닛을 포함하는 논리 회로에 있어서, 논리 유닛은, 각각 제1전력 공급선과 제2전력 공급선 사이에 연결되어있는, 제1 내지 제4트랜지스터 어레이(TA1-TA4)를 포함하고, 제1 내지 제4트랜지스터 어레이의 각각은 직렬로 연결된 입력 단자에 동일한 수의 트랜지스터를 포함하고, 트랜지스터의 각각은 MIS(금속 절연물 반도체) 타입이고 게이트를 가지며, 제1 내지 제4트랜지스터 어레이의 각 트랜지스터 어레이의 각 트랜지스터는, 제1입력 내지 N번째 입력 단자의 특정 입력 단자에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가, 상기 특정 입력 단자를 제외한 제1입력 내지 N번째 입력 단자의 각각에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 한 사이에 연결된 트랜지스터의 수가 같게 되도록, 제1입력 내지 N번째 입력 단자 중의 임의의 하나에 연결된 게이트를 갖는 것을 특징으로 하는 논리 회로.
  2. 제2입력 내지 n번째 입력 신호를 공급받는 제1입력 내지 N번째 입력 단자(A-E), 서로 상이한 제1 내지 제2전력 공급 전압을 공급받는 제1 내지 제2전력 공급 라인(2, 3), 및 제1입력 내지 N번째 입력 단자 및 제1입력 내지 N번째 신호(여기서 N은 2보다 큰 정수이다) 상의 논리 동작을 수행하기 위한 제1 내지 제2전력 공급선에 연결되어, 논리 동작의 결과를 나타내는 출력 신호를 생성하는 논리 유닛을 포함하는 논리 회로에 있어서, 논리 유닛은 각각 제1전력 공급선과 제2전력 공급선 상이에 연결되어있는, 제1 내지 제2트랜지스터 어레이(TA1, TA2)를 포함하고, 제1 내지 제2트랜지스터 어레이의 각각은 연결된 입력 단자에 동일한 수의 트랜지스터를 포함하고, 트랜지스터의 각각은 MIS(금속 절연물 반도체) 타입이고 게이트를 가지며, 제1 내지 제2 트랜지스터 어레이의 각 트랜지스터 어레이의 각 트랜지스터는, 제2 내지 N번째 입력 단자의 특정 입력 단자에 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수는, 상기 특정 입력 단자를 제외한 제1입력 내지 N번째 입력 단자의 각각에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가 같게 되도록, 제1입력 내지 N번째 입력 단자 중의 임의의 하나에 연결된 게이트를 갖는 것을 특징으로 하는 논리 회로.
  3. 제1방향(x)의 길이, 제1방향에 수직인 제2방향(y)의 너비, 제1방향의 중앙에 있는 중앙부(11a), 및 중앙부의 양쪽에 있는 제1 내지 제2측부 영역(11b)을 갖는 소자 영역(11)의 제1 내지 제2측부 영역(11b)에 배열된 제1 내지 제2트랜지스터 어레이(TA1 및 TA2)를 포함하고, 제1 내지 제2트랜지스터 어레이는 직렬로 연결된 미리결정된 수의 트랜지스터를 포함하고, 트랜지스터의 각각은 MIS(금속 절연물 반도체) 타입이고 하나의 게이트를 갖는 반도체 집적 회로 배열에 있어서, 반도체 집적 회로 배열은, 제1 내지 제2트랜지스터 어레이의 각각의 끝에 연결되고 제2방향을 따라 중앙부 위로 연장되는 중앙 리드(lead;21); 각각 제1 내지 제2트랜지스터 어레이의 서로다른 단부에 연결되고, 각각 제1 내지 제2측부 영역으로부터 인출되는 제1 및 제2측부 리드(22); 각각 제1트랜지스터 어레이의 트랜지스터의 게이트에 연결되고, 제2방향을 따라 중앙 리드와 제1측부 리드 사이의 제1측부 영역 상에 연장된 미리결정된 수의 제1게이트 전극 리드(41); 및 각각 제2트랜지스터 어레이의 트랜지스터의 게이트에 연결되고, 제2방향을 따라 중앙 리드와 제2측부 리드 사이의 제2측부 영역 상에 연장된 미리결정된 수의 제2게이트 전극 리드(41)를 포함하는 것을 특징으로 하는 반도체 집적 회로 배열.
  4. 제3항에 있어서, 상기 소자 영역은 상기 제1 내지 제2트랜지스터 어레이의 트랜지스터 드레인 영역과 소스 영역을 형성하는 복수의 확산 영역을 갖고, 상기 확산 영역 중의 하나는 상기 중앙 리드의 양측에 위치한 두 개의 트랜지스터에 의해 공유된 것을 특징으로 하는 반도체 집적 회로 배열.
  5. 제3항에 있어서, 상기 소자 영역은 상기 제1 내지 제2트랜지스터 어레이의 트랜지스터의 드레인 영역과 소스 영역을 형성하는 복수의 확산 영역을 갖고, 상기 확산 영역의 각각은 상기 제1 내지 제2트랜지스터 어레이의 두 개의 트랜지스터에 의해 공유되고, 상기 제1 내지 제2트랜지스터 어레이의 트랜지스터의 두 개는 서로 인접한 게이트 전극 리드를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  6. 제3항에 있어서, 상기 중앙 리드는 제1전력 공급선(2)을 형성하고, 상기 제1 내지 제2측부 리드는 상기 제1전력 공급선을 겹치지 않고 서로 연결되어 제2전력 공급선(3)을 형성하는 것을 특징으로 하는 반도체 집적 회로 배열.
  7. 제6항에 있어서, 상기 반도체 집적 회로는 상기 제1 내지 제2전력 공급선 중의 하나에 연결되고, 상기 전력 공급으로부터 제1 내지 제2전력 공급선 중의 하나에 전력 공급 전압을 공급하기 위한 전력 공급원에 연결된 전력 공급 단자를 갖는 전력 공급부(5); 제1입력 내지 N번째 입력 신호를 공급받는 제1입력 내지 N번째 입력 단자(A, B); 및 제1 및 제2전력 공급선 중의 하나에 연결된 출력 단자를 추가로 포함하며, 제1 및 제2전력 공급선 중의 상이한 하나는 그라운드에 접지되어 있고, 제1 내지 제2트랜지스터 어레이의 각각은 상기 입력 단자들의 수와 같은 수의 트랜지스터를 갖고, 제1 내지 제2트랜지스터 어레이의 각 트랜지스터 어레이의 각 트랜지스터는, 제1입력 내지 N번째 입력 단자의 특정 입력 단자에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가, 상기 특정 입력 단자를 제외한 제1입력 내지 N번째 입력 단자의 각각에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가 같게 되도록, 제1입력 내지 N번째 입력 단자 중의 임의의 하나에 연결된 게이트 전극 리드를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  8. 제7항에 있어서, 상기 제1 내지 제2트랜지스터 어레이 각 트랜지스터는 n-채널 MIS 타입의 것과 증강 타입의 것이고, 상기 전력 공급부는 분산 타입의 n-채널 MIS 트랜지스터를 포함하고, 디프레션 타입의 n-채널 MIS 트랜지스터는 제1 내지 제2전력 공급선 중의 하나에 공통으로 연결되어있고, 디프레션 타입의 n-채널 MIS 트랜지스터는 상기 전력 공급 입력 단자에 연결된 드레인을 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  9. 제7항에 있어서, 상기 제1 내지 제2트랜지스터 어레이의 각 트랜지스터는 n-채널 MIS 타입의 것이고, 상기 전력 공급부는 상기 제1 내지 제2트랜지스터 어레이의 각각의 트랜지스터의 게이트 전극 리드의 수와 동일한 수의 p-채널 MIS 트랜지스터를 포함하고, p-채널 MIS 트랜지스터는 상기 전력 공급 입력 단자에 공통으로 연결된 소스를 가지며, p-채널 MIS 트랜지스터는 상기 제1 내지 제2전력 공급선 하나에 공통으로 연결된 드레인을 가지며, 상기 p-채널 MIS 트랜지스터는 각각 상기 제1 내지 제2트랜지스터 어레이의 각각의 게이트 전극 리드에 연결된 게이트를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  10. 제6항에 있어서, 상기 반도체 집적 회로는 제1 내지 제2전력 공급선 중의 하나에 연결되고, 상기 접지 단자에 제1 내지 제2전력 공급선 중의 하나의 연결을 제어하기 위한 그라운드에 연결된 접지 단자를 갖는 그라운드 제어부(6); 제1 내지 N번째 입력 신호를 공급받은 제1 내지 N번째 입력 단자(A, B); 및 제1 및 제2전력 공급선 중의 하나에 연결된 출력 단자를 더 포함하며, 상기 제1 및 제2전력 공급선의 상이한 하나는 전원(VDD)에 연결되고, 제1 및 제2트랜지스터 어레이의 각각은 상기 입력 단자에 같은 수의 트랜지스터를 포함하고, 제1 내지 제2트랜지스터 어레이의 각 트랜지스터 어레이의 각 트랜지스터는, 제1 내지 N번째 입력 단자의 특정 입력 단자에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가, 상기 특정 입력 단자를 제외한 제1입력 내지 N번째 입력 단자의 각각에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가 같게 되도록, 제1입력 내지 N번째 입력 단자 중의 임의의 하나에 연결된 게이트 전극 리드를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  11. 제10항에 있어서, 상기 제1 내지 제2트랜지스터 어레이의 각 트랜지스터는 p-채널 MIS 타입의 것이고, 상기 그라운드 제어부는 상기 제1 내지 제2트랜지스터 어레이의 각각의 트랜지스터의 게이트 전극 리드의 수와 동일한 수의 n-채널 MIS 트랜지스터를 포함하고, n-채널 MIS 트랜지스터는 상기 접지 단자에 공통으로 연결된 소스를 가지며, n-채널 MIS 트랜지스터는 상기 제1 내지 제2전력 공급선의 하나에 공통으로 연결된 드레인을 가지며, 상기 n-채널 MIS 트랜지스터는 각각 상기 제1 내지 제2트랜지스터 어레이의 각각의 게이트 전극 리드에 연결된 게이트를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  12. 제3항에 있어서, 상기 반도체 집적 회로는 제1방향의 길이, 제1방향에 수직인 제2방향의 너비, 제1방향의 중앙에 있는 중앙 영역(12a), 및 추가의 중앙 영역의 양쪽에 있는 추가의 제1 및 제2의 측부영역(12b)을 갖는 추가의 소자 영역(12)의 제1 및 제2측부 영역(1b)에 배열된 제3 및 제4트랜지스터 어레이(TA3 및 TA4)를 포함하고, 제3 및 제4트랜지스터 어레이는 직렬로 연결된 미리정해진 수의 트랜지스터를 포함하고, 제3 및 제4트랜지스터 어레이의 트랜지스터의 각각은 MIS(금속 절연물 반도체) 타입이고 하나의 게이트를 갖는, 반도체 집적 회로 배열에 있어서, 상기 반도체 집적 회로 배열은, 제3 및 제4트랜지스터 어레이의 각각의 단부에 연결되고 상기 제2방향을 따라 추가의 중앙 영역 위로 연장된 추가의 중앙 리드(31); 각각 제3 및 제4트랜지스터 어레이의 서로다른 단부에 연결되고, 각각 추가의 제1 및 제2측부 영역으로부터 인출되는 추가의 제1 및 제2의 측부 리드(32); 각각 제3트랜지스터 어레이의 트랜지스터의 게이트에 연결되고, 제2방향을 따라 추가의 중앙 리드와 추가의 제1측부 리드 사이의 추가의 제1측부 영역 상에 연장된 미리정한 수의 추가의 제1게이트 전극 리드(42); 및 각각 제4트랜지스터 어레이의 트랜지스터의 게이트에 연결되고, 제2방향을 따라 추가의 중앙 리드와 추가의 제2 측부 리드 사이의 추가의 제2측부 영역 상에 연장된 미리정한 수의 추가의 제2게이트 전극 리드(42)를 포함하는 것을 특징으로 하는 반도체 집적 회로 배열.
  13. 제12항에 있어서, 상기 추가의 소자 영역은 상기 제3 및 제4트랜지스터 어레이의 트랜지스터의 드레인 영역과 소스 영역을 형성하는 추가의 복수의 확산 영역을 갖고, 상기 추가의 확산 여역 중 하나는 상기 추가의 중앙 리드의 양측에 위치한 두 개의 트랜지스터에 의해 공유된 것을 특징으로 하는 반도체 집적 회로 배열.
  14. 제12항에 있어서, 상기 추가의 소자 영역은 상기 제3 및 제4트랜지스터 어레이의 트랜지스터의 드레인 영역과 소스 영역을 형성하는 추가의 복수의 확산 영역을 갖고, 상기 추가의 확산 영역의 각각은 상기 제3 및 제4트랜지스터 어레이의 두 개의 트랜지스터에 의해 공유되고, 상기 제3 및 제4트랜지스터 어레이의 트랜지스터의 두 개는 서로 인접한 추가의 게이트 전극 리드를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  15. 제12항에 있어서, 상기 추가의 제1 및 제2측부 리드는 상기 중앙 리드에 연결되어 상기 제1전력 공급선(2)을 형성하고, 상기 추가의 중앙 리드는 상기 제1전력 공급선을 겹치지 않고 상기 제1 및 제2측부 리드에 연결되어 제2전력 공급선(3)을 형성하는 것을 특징으로 하는 반도체 집적 회로 배열.
  16. 제15항에 있어서, 상기 추가의 소자 영역(12)의 추가의 중앙 리드(31)에 기초해서 연속적으로 넘버링된 추가의 제1게이트 전극 리드(42)는 상기 소자 영역(11)의 중앙 리드(21)에 기초해서 연속적으로 넘버링된 제1게이트 전극 리드(41)의 넘버링된 것에 대응하도록 연결되어 제1게이트 전극 리드 배선을 형성하고, 상기 추가의 소자 영역(12)의 추가의 제2중앙 리드(31)에 기초해서 연속적으로 넘버링된 추가의 제2의 게이트 전극 리드(42)는 상기 소자 영역(11)의 중앙 리드(21)에 기초해서 연속적으로 넘버링된 제2 게이트 전극 리드(41)의 넘버링된 것에 대응하도록 연결되어 제2게이트 전극 리드 배선을 형성하고, 상기 제1 및 제2게이트 전극 리드 배선은 다른 하나와 겹치지 않도록 배열되는 것을 특징으로 하는 반도체 집적 회로 배열.
  17. 제16항에 있어서, 상기 반도체 집적 회로는 상기 제1 및 제2전력 공급선 중의 하나에 연결되고, 상기 전력 공급으로부터 상기 제1 및 제2전력 공급선 중의 하나에 전력 공급 전압을 공급하기 위한 전력 공급원(VDD)에 연결된 전력 공급 단자를 갖는 전력 공급부(5); 제1입력 내지 N번째 입력 신호를 공급받는 제1입력 내지 N번째 입력 단자(A, B); 및 제1 및 제2전력 공급선 중의 하나에 연결된 출력 단자를 추가로 포함하며, 제1 및 제2전력 공급선 중의 상이한 하나는 그라운드에 접지되어 있고, 제1 내지 제4트랜지스터 어레이의 각각은 상기 입력 단자들의 수와 같은 수의트랜지스터를 갖고, 제1 및 제4트랜지스터 어레이의 각 트랜지스터 어레이의 각 트랜지스터는, 제1입력 내지 N번째 입력 단자의 특정 입력 단자에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가, 상기 특정 입력 단자를 제외한 제1입력 내지 N번째 입력 단자의 각각에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가 같게 되도록, 제1입력 내지 N번째 입력 단자 중의 임의의 하나에 연결된 게이트 전극 리드를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  18. 제17항에 있어서, 상기 제1 및 제4트랜지스터 어레이의 각 트랜지스터는 n-채널 MIS 타입의 것과 증강 타입의 것이고, 상기 전력 공급선는 분산 타입의 n-채널 MIS 트랜지스터를 포함하고, 디프레션 타입의 n-채널 MIS 트랜지스터는 상기 전력 공급 입력 단자에 연결된 드레인을 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  19. 제17항에 있어서, 상기 제3 및 제4트랜지스터 어레이의 각 트랜지스터는 n-채널 MIS 타입의 것이고, 상기 전력 공급부는 상기 제1 및 제4트랜지스터 어레이의 각각의 트랜지스터의 게이트 전극 리드의 수와 동일한 수의 p-채널 MIS 트랜지스터를 포함하고, p-채널 MIS 트랜지스터는 상기 전력 공급 입력 단자에 공통으로 연결된 소스를 가지며, p-채널 MIS 트랜지스터는 상기 제1 및 제2전력 공급선의 하나에 공통으로 연결된 드레인을 가지며, 상기 p-채널 MIS 트랜지스터는 각각 상기 제1 및 제4트랜지스터 어레이의 각각의 게이트 전극 리드에 연결된 게이트를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  20. 제16항에 있어서, 상기 반도체 집적 회로는 제1 및 제2전력 공급선 중의 하나에 연결되고, 상기 접지 단자에 제1 및 제2전력 공급선 중의 하나의 연결을 제어하기 위한 그라운드에 연결된 접지 단자를 갖는 그라운드 제어부(6); 제1입력 내지 N번째 입력 신호를 공급받은 제1입력 내지 N번째 입력 단자(A, B); 및 제1 및 제2전력 공급선 중의 하나에 연결된 출력 단자를 더 포함하며, 상기 제1 및 제2전력 공급선의 상이한 하나는 전원(VDD)에 연결되고, 제1 및 제4트랜지스터 어레이의 각각은 상기 입력 단자에 같은 수의 트랜지스터를 포함하고, 제1 및 제4트랜지스터 어레이의 각 트랜지스터 어레이의 각 트랜지스터는 , 제1입력 내지 N번째 입력 단자의 특정 입력 단자에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가, 상기 특정 입력 단자를 제외한 제1입력 내지 N번째 입력 단자의 각각에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 임의의 하나에 연결된 게이트 전극 리드를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  21. 제20항에 있어서, 상기 제1 및 제4트랜지스터 어레이의 각 트랜지스터는 p-채널 MIS 타입의 것이고, 상기 그라운드 제어부는 상기 제1 및 제4트랜지스터 어레이의 각각의 트랜지스터 게이트 전극 리드의 수와 동일한 수의 n-채널 MIS 트랜지스터를 포함하고, n-채널 MIS 트랜지스터는 상기 접지 단자에 공통으로 연결된 소스를 가지며, n-채널 MIS 트랜지스터는 상지 제1 및 제2전력 공급선의 하나에 공통으로 연결된 드레인을 가지며, 상기 n-채널 MIS 트랜지스터는 각각 제1 및 제2트랜지스터 어레이의 각각의 게이트 전극 리드에 연결된 게이트를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  22. 제1방향(x)의 길이, 제1방향에 수직인 제2방향(y)의 너비, 및 상기 제1방향의 양쪽 단부에 있는 두 개의 최단부 영역(13c 또는 14c)을 각각 갖는 제1 및 제2소자 영역(13 및 14)에 배열된 제1 및 제2트랜지스터 어레이(TA1 및 TA2)를 포함하고, 상기 제1 및 제2 트랜지스터 어레이의 각각은 직렬로 연결된 미리정해진 수의 트랜지스터를 포함하고, 제1 및 제2 트랜지스터 어레이의 트랜지스터의 각각 MIS(금속 절연물 반도체) 타입이고 하나의 게이트를 갖는, 반도체 집적 회로 배열에 있어서, 제1 및 제2소자 영역은 상기 제2방향을 따라 배열되고, 상기 반도체 집적 회로 배열은, 제1소자 영역의 최단부 영역들 중의 하나로부터 인출된 제1리드(23)와, 제1방향으로 제1리드에 대한 한쪽에 위치하고 제2소자 영역의 최단부 영역의 하나로부터 인출된 제2리드(24)를 포함하고, 제1 및 제2리드는 제1 및 제2소자 영역사이의 위치에서 전기적으로 연결되어 있는 제1전력 공급선(2); 제1소자 영역의 최단부 영역의 다른 하나로부터 인출된 제3리드(34)를 포함하고 제3 및 4리드는 제1전력 공급선과 겹치지 않도록 전기적으로 연결된 제2전력 공급선(3); 각각 제1게이트 어레이의 트랜지스터의 게이트에 연결되고, 제2방향을 따라 제1리드(23)와 제3리드(33) 사이의 제1소자 영역 위에 연장된 미리결정된 수의 제1게이트 전극 리드(44); 및 각각 제2게이트 어레이의 트랜지스터의 게이트에 연결되고, 제2방향을 따라 제2리드(24)와 제4리드(34) 사이의 제2소자 영역 위에 연장된 미리결정된 수의 제2게이트 전극 리드(45)를 포함하며, 상기 제1리드(23)와 제3리드(33)는 제1트랜지스터 어레이(TA1)의 양쪽 단부에 연결되고, 상기 제2리드(24)와 제4리드(34)는 제2트랜지스터 어레이(TA2)의 양쪽 단부에 연결되고, 상기 제1소자 영역(13)의 제1리드(23)에 기초해서 연속해서 넘버링된 제1게이트 전극 리드(44)는 게이트 전극 리드 전극(4) 배선(46)을 형성하도록 제2소자 영역(14)의 제4리드(34)에 기초해서 연속해서 제2게이트 전극 리드(45)의 대응하는 넘버링된 것에 연결되고, 상기 게이트 전극 리드 배선은 다른 것과 겹치지 않도록 배열되어 있는 것을 특징으로 하는 반도체 집적 회로 배열.
  23. 제22항에 있어서, 상기 반도체 집적 회로는 상기 제1 및 제2전력 공급선 중의 하나에 연결되고, 상기 전력 공급으로부터 상기 제1 및 제2전력 공급선 중의 하나에 전력 공급 전압을 공급하기 위한 전력 공급선(VDD)에 연결된 전력 공급 단자를 갖는 전력 공급부(5); 제1입력 내지 N번째 입력 신호를 공급받는 제1입력 내지 N번째 입력 단자(A, B, C, D, E); 및 제1 및 제2전력 공급선 중의 하나에 연결된 출력 단자를 추가로 포함하며, 제1 및 제2전력 공급선 중의 상이한 하나는 그라운드에 접지되어 있고, 제1 및 제2트랜지스터 어레이의 각각은 상기 입력 단자들의 수와 같은 수의 트랜지스터를 갖고, 제1 및 제2트랜지스터 어레이의 각 트랜지스터 어레이의 각 트랜지스터는, 제1입력 내지 N번째 입력 단자의 특정 입력 단자에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가, 상기 특정 입력 단자를 제외한 제1입력 내지 N번째 입력 단자의 각각에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가 같게 되도록, 제1입력 내지 N번째 입력 단자 중의 임의의 하나에 연결된 게이트 전극 리드를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  24. 제23항에 있어서, 상기 제1 및 제2트랜지스터 어레이의 각 트랜지스터는 n-채널 MIS 타입의 것과 증강 타입의 것이고, 상기 전력 공급부는 분산 타입의 n-채널 MIS 트랜지스터를 포함하고, 디프레션 타입의 n-채널 MIS 트랜지스터는 제1 및 제2전력 공급선 중의 하나에 공통으로 연결되어있고, 디프레션 타입의 n-채널 MIS 트랜지스터는 상기 전력 공급 입력 단자에 연결된 드레인을 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  25. 제23항에 있어서, 상기 제1 및 제2트랜지스터 어레이의 각 트랜지스터는 n-채널 MIS 타입의 것이고, 상기 전력 공급선는 상기 제1 및 제2트랜지스터 어레이의 각각의 트랜지스터의 게이트 전극 리드의 수와 동일한 수의 p-채널 MIS 트랜지스터를 포함하고, p-채널 MIS 트랜지스터는 상기 전력 고급 입력 단자에 공통으로 연결된 소스를 가지며, p-채널 MIS 트랜지스터는 상기 제1 및 제2전력 공급선의 하나에 공통으로 연결된 드레인을 가지며, 상기 p-채널 MIS 트랜지스터는 각각 상기 제1 및 제4 트랜지스터 어레이의 각각의 게이트 전극 리드에 연결된 게이트를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  26. 제22항에 있어서, 상기 반도체 집적 회로는 제1 및 제2전력 공급선 중의 하나에 연결되고, 상기 접지 단자에 제1 및 제2전력 공급선 중의 하나의 연결을 제어하기 위한 그라운드에 연결된 접지 단자를 갖는 그라운드 제어부(6); 제1입력 내지 N번째 입력 신호를 공급받은 제1입력 내지 N번째 입력 단자(A, B, C, D, E); 및 제1 및 제2전력 공급선 중의 하나에 연결된 출력 단자를 더 포함하며, 상기 제1 및 제2전력 공급선의 상이한 하나의 전원(VDD)에 연결되고, 제1 및 제2트랜지스터 어레이의 각각은 상기 입력 단자에 같은 수의 트랜지스터를 포함하고, 제1 및 제2트랜지스터 어레이의 각 트랜지스터 어레이의 각 트랜지스터는, 제1입력 내지 N번째 입력 단자의 특정 입력 단자에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가, 상기 특정 입력 단자를 제외한 제1입력 내지 N번째 입력 단자의 각각에 연결된 게이트를 갖는 트랜지스터와 제1전력 공급선과 제2전력 공급선 중의 하나 사이에 연결된 트랜지스터의 수가 같게 되도록 제1입력 내지 N번째 입력 단자 중의 임의의 하나에 연결된 게이트 전극 리드를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
  27. 제26항에 있어서, 상기 제1 및 제2트랜지스터 어레이의 각 트랜지스터는 p-채널 MIS 타입의 것이고, 상기 그라운드 제어부는 상기 제1 및 제2트랜지스터 어레이의 각각의 트랜지스터의 게이트 전극 리드의 수와 동일한 수의 n-채널 MIS 트랜지스터를 포함하고, n-채널 MIS 트랜지스터는 상기 접지 단자에 공통으로 연결된 소스를 가지면, n-채널 MIS 트렌지스터는 상기 제1 및 제2전력 공급선의 하나에 공통으로 연결된 드레인을 가지며, 상기 n-채널 MIS 트렌지스터는 각각 상기 제1 및 제2트랜지스터 어레이의 각각의 게이트 전극 리드에 연결된 게이트를 갖는 것을 특징으로 하는 반도체 집적 회로 배열.
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