JP2003209182A - 半導体集積回路 - Google Patents

半導体集積回路

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Abstract

(57)【要約】 【課題】 正確な電流値の制御が可能な半導体装置の提
供。 【解決手段】 定電流回路を備えた半導体集積回路にお
いて、前記定電流回路は、ゲート端子とソース端子とを
共通する複数の定電流素子を備える。前記ゲート端子及
び前記ソース端子の一方の端に配置された前記定電流素
子の分岐したドレイン端子が、前記ゲート端子及びソー
ス端子の両端に配置されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、複数の所望の電
流比を出力する定電流素子を用いた定電流回路におい
て、各チャネルの電流値を均一に制御する回路構成に関
するものである。
【０００２】
【従来の技術】図３に、従来の同一電流を出力する定電
流回路のＮ個の定電流素子の配列を示す構成図を示す。
従来、複数の所望の電流比を出力する定電流素子である
Ｐ型若しくはＮ型のＭＯＳトランジスタを用いた定電流
回路において、図３に示すように各チャネルの定電流素
子は、素子ごとにレイアウトが完結する構成となってい
る。そして、ゲート端子１とソース端子２は、各定電流
素子で共通である。又、ゲート端子１及びソース端子２
の一方の端から順に、第１の出力端子チャネル３に対応
する第１のドレイン端子６、第２の出力端子チャネル４
に対応する第２のドレイン端子７、第Ｎの出力端子チャ
ネル５に対応する第Ｎのドレイン端子８が各々分岐して
配置されている。１２は、配線のためのコンタクトホー
ルである。
【０００３】図４は、従来のＮ個の同一電流を出力する
定電流回路の概略構成を示す図である。図４において
は、配置図をよりわかり易くするために、図３の構成図
からゲート端子１とソース端子２を削除してドレイン端
子の接続だけを示している。この様に、第１の出力端子
チャネル３、第１のドレイン端子６を有する定電流素子
のレイアウトが完結した隣に、第２の出力端子チャネル
４、第２の出力端子チャネル５を有する定電流素子を配
置し、以下、第Ｎ番目の定電流素子まで同様に配置され
ている。
【０００４】また、従来の構成の例としては、ドレイン
端子が分岐していない定電流素子を並列に並べている。
(特許文献１参照)
【０００５】
【特許文献１】特開平９−７３３３１（第６図）
【０００６】
【発明が解決しようとする課題】しかし、上記の様な従
来の構成において、ゲート端子１及びソース端子２に対
応する部分に、各定電流素子の配置による定電流源から
の距離の差があるために配線抵抗値に差が生じる。これ
により、ゲート端子１、ソース端子２から供給される電
流、電圧が、定電流素子ごとに異なるという問題が生じ
得る。更に、他の構成要素等による温度の影響が、定電
流素子が配置された場所によって異なるため、この配線
抵抗値と温度による影響で各チャネルの電流値に差異が
生じ、正確な電流値の制御が困難となる問題がある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、この発明は定電流回路の定電流素子であるＰ型もし
くはＮ型のＭＯＳトランジスタの分岐した各ドレイン端
子が、レイアウトパターンの両端より複数個分交互に配
置されるようにレイアウトする。即ち、定電流回路にお
いてＮ個の定電流素子がある場合には、一方の端より１
チャネル目のドレイン端子、２チャネル目のドレイン端
子の順でＮチャネル目まで配置し、左端においても１チ
ャネル目のドレイン端子、２チャネル目のドレイン端子
の順でＮチャネル目まで配置して、Ｎチャネル目の分岐
したドレイン端子が中央で隣り合わせになるように配置
する。
【０００８】また、もう一方の手段として、定電流回路
の定電流素子であるＰ型もしくはＮ型のＭＯＳトランジ
スタの分岐した各ドレイン端子が、レイアウトパターン
の一方の端より複数個分交互に配置されるようにレイア
ウトする。即ち、定電流回路においてＮ個の定電流素子
がある場合には、一方の端より１チャネル目のドレイン
端子、２チャネル目のドレイン端子の順でＮチャネル目
まで配置し、Ｎチャネル目の次に再び１チャネル目のド
レイン端子、２チャネル目のドレイン端子の順でＮチャ
ネル目まで配置して、分岐した各ドレイン端子の数がＭ
個であった場合、Ｍ個分繰り返し交互となるように配置
する。
【０００９】このような配置にすることで、各定電流素
子であるＰ型もしくはＮ型のＭＯＳトランジスタの素子
単位で、ソース端子及びゲート端子に付加される配線抵
抗の影響の均一化を図ることができる。更に、温度変化
による電流値の影響を均等にすることができる。従っ
て、複数個の所望の電流比を出力する定電流回路におい
て、各チャネルの電流値制御の精度を向上する事ができ
る。
【００１０】
【発明の実施の形態】以下に、本発明の実施の形態を図
に基づいて説明する。図１は本実施の形態に係る定電流
回路の定電流素子の配列を示す構成図である。N型MOSト
ランジスタ若しくはP型MOSトランジスタである定電流素
子におけるゲート端子１とソース端子２が、全てのチャ
ネルで共通となっている。分岐した各ドレイン端子が、
ゲート端子１及びソース端子２の左端と右端よりそれぞ
れ、第１のドレイン端子６、第２のドレイン端子７、そ
して第ｎのドレイン端子の順で中央に向かって順番に並
べられている。この様にして、中央で第Ｎ番目のチャネ
ルに対応した分岐した第Ｎのドレイン端子８が隣り合わ
せとなる。そして、各チャネルの出力端子である、第１
の出力端子チャネル３、第２の出力端子チャネル４及び
第Ｎの出力端子チャネル５に接続されるように構成され
ている。
【００１１】この配置図を簡略化して示したものが図２
に示す構成図となる。図２は、図１の構成図からソース
端子１とゲート端子２とを削除しドレイン端子の接続だ
けを示したものである。
【００１２】共通化されたソース端子１の及びゲート端
子２の配線抵抗等による各定電流素子に印加される電
流、電圧の値のばらつきが生じている場合であっても、
各々の定電流素子において、ソース端子１及びゲート端
子２の電流値、電圧値のばらつきの影響の均一化を図る
事ができる。本実施の形態においては、理想的には第Ｎ
のドレイン端子８にソース端子１及びゲート端子２から
印加される電流、電圧の値に均一化される。このように
して、チャネル間の電流値のバラツキを抑制することが
できる。又、各定電流素子の配置の違いによる他の構成
要素によって発生した温度の影響のばらつきをも低減す
ることができる。即ち、温度変化によるチャネル間の電
流値のバラツキをも抑制することができる。
【００１３】図７は本実施の形態に係る定電流回路の定
電流素子の配列を示す構成図である。N型MOSトランジス
タ若しくはP型MOSトランジスタである定電流素子におけ
るゲート端子１とソース端子２が、全てのチャネルで共
通となっている。M個に分岐した各ドレイン端子が、ゲ
ート端子１及びソース端子２の左端よりそれぞれ、第１
のドレイン端子１４、第２のドレイン端子１５、そして
第ｎのドレイン端子の順で右端に向かって順番に並べら
れている。この様にして、第Ｎ番目のチャネルに対応し
た第１の分岐した第Ｎのドレイン端子１６と第２の分岐
した第１のドレイン端子１４が隣り合わせになるように
して、第Mの分岐した各ドレイン端子まで順番に並べら
れる。そして、各チャネルの出力端子である、第１の出
力端子チャネル３、第２の出力端子チャネル４及び第Ｎ
の出力端子チャネル５に接続されるように構成されてい
る。
【００１４】この配置図を簡略化して示したものが図８
に示す構成図となる。図８は、図７の構成図からソース
端子１とゲート端子２とを削除しドレイン端子の接続だ
けを示したものである。
【００１５】共通化されたソース端子１の及びゲート端
子２の配線抵抗等による各定電流素子に印加される電
流、電圧の値のばらつきが生じている場合であっても、
各々の定電流素子において、ソース端子１及びゲート端
子２の電流値、電圧値のばらつきの影響の均一化を図る
事ができる。本実施の形態においては、理想的には第Ｎ
のドレイン端子８にソース端子１及びゲート端子２から
印加される電流、電圧の値に均一化される。このように
して、チャネル間の電流値のバラツキを抑制することが
できる。又、各定電流素子の配置の違いによる他の構成
要素によって発生した温度の影響のばらつきをも低減す
ることができる。即ち、温度変化によるチャネル間の電
流値のバラツキをも抑制することができる。
【００１６】上記の様にして構成された定電流素子を用
いた定電流回路の実施例を図５、図６に示す。図５は、
定電流素子にP型MOSトランジスタを用いた定電流回路の
実施例である。図６は、N型MOSトランジスタを用いた定
電流回路の実施例である。
【００１７】図５及び図６において、９は定電流源であ
り、１０は定電流素子P型MOSトランジスタであり、１１
は定電流素子N型MOSトランジスタである。更に、１２は
配線を行う為のコンタクトホールであり、１３は配線を
行う為のビアホールである。図に示すように、定電流回
路の定電流素子を構成することにより、高精度な定電流
回路を備えた半導体装置を提供することができる。
【００１８】
【発明の効果】本発明によれば、各定電流素子であるＰ
型もしくはＮ型のＭＯＳトランジスタの素子単位でのソ
ース端子に付加される配線抵抗値とゲート端子に付加さ
れる配線抵抗値の分布による電流、電圧値の均一化を図
ることができる。更に、温度変化による電流値の影響を
均一化することもできる。従って、各チャネルの電流値
をより正確に制御することができ、高精度なチャネル間
のマッチングの有する一定電流の供給をすることが可能
となる。
【図面の簡単な説明】
【図１】本実施の形態に係る定電流回路の定電流素子の
配列を示す構成図である。
【図２】本実施の形態に係る定電流回路の概略構成を示
す図である。
【図３】従来の定電流回路の配列を示す構成図である。
【図４】従来の定電流回路の概略構成を示す図である。
【図５】本発明の実施の形態の定電流素子を用いた定電
流回路の回路構成図である。
【図６】本発明の実施の形態の定電流素子を用いた定電
流回路の回路構成図である。
【図７】本実施の形態に係る定電流回路の定電流素子の
配列を示す構成図である。
【図８】本実施の形態に係る定電流回路の概略構成を示
す図である。
【符号の説明】 １ ゲート端子 ２ ソース端子 ３ 第１の出力端子チャネル ４ 第２の出力端子チャネル ５ 第Ｎの出力端子チャネル ６ 第１のドレイン端子 ７ 第２のドレイン端子 ８ 第Ｎのドレイン端子 ９ 定電流源 １０ 定電流素子P型MOSトランジスタ １１ 定電流素子N型MOSトランジスタ １２ コンタクトホール １３ ビアホール １４ M個の分岐を有する第１のドレイン端子 １５ M個の分岐を有する第２のドレイン端子 １６ M個の分岐を有する第Nのドレイン端子

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複数に分岐したゲート端子と、複数に分
    岐したソース端子と、前記ゲート端子及び前記ソース端
    子を共通する複数の定電流素子と、を備えた定電流回路
    を有し、 前記ゲート端子及び前記ソース端子の分岐した部分に前
    記定電流素子の分岐したドレイン端子が対応して配置さ
    れており、前記ゲート端子及びソース端子の複数の分岐
    の内の両端に位置する分岐に対応するように配置されて
    いることを特徴とする半導体集積回路。
  2. 【請求項２】 分岐したゲート端子と、前記ゲート端子
    に対応するように分岐したソース端子と、前記ゲート端
    子及びソース端子を共通とし、分岐した前記ゲート端子
    と前記ソース端子に対応して配置された分岐したドレイ
    ン端子を有するＮ（２≦Ｎ）個の定電流素子と、を備え
    た定電流回路を有し、 第ｎ（１≦ｎ≦Ｎ）番目に配置された前記定電流素子の
    前記ドレイン端子は、複数のドレイン端子が配列された
    両端から第ｎ番目に対応するように配置されていること
    を特徴とする半導体集積回路。
  3. 【請求項３】 分岐したゲート端子と、 前記ゲート端子に対応するように分岐したソース端子
    と、 前記ゲート端子及びソース端子を共通とし、分岐した前
    記ゲート端子と前記ソース端子に対応して配置された分
    岐したドレイン端子を有するＮ（２≦Ｎ）個の定電流素
    子と、を有し、 ｎ番目に配置された前記定電流素子は、Ｍ（２≦Ｍ）個
    に分岐したドレイン端子を有しており、 分岐したｍ（１≦ｍ≦Ｍ）番目の前記ドレイン端子が、
    複数のドレイン端子が配列された端から第（ｍ−１）×
    ｎ＋ｎ番目に配置されていることを特徴とする半導体集
    積回路。
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