KR900002664B1 - 시리얼 데이터 기억 반도체 메모리 - Google Patents

Abstract

내용 없음.

Description

시리얼 데이터 기억 반도체 메모리

제 1 도는 본 발명의 실시예의 구성 블록도.

제 2 도는 메모리 어레이를 상세히 나나탠 회로도.

제 3 도는 어레이 구성의 다른 예를 나타낸 회로도.

제 4 도는 다치정보의 독출동작을 설명하는 도면.

제 5 도는 다치정보의 기입동작을 설명한 도면.

제 6 도는 다치정보의 기입의 다른 방법을 설명한 도면.

제 7 도는 다치정보의 기입의 또 다른 방법을 설명한 도면.

제 8 도는 기입 회선을 나타낸 도면.

제 9 도는 센스 회로를 나타낸 도면.

제 10 도는 전압 증폭 동작을 설명한 도면.

제 11 도는 다른 구동 방법을 나타낸 도면.

제 12 도는 센스 증폭기의 동작을 설명한 도면.

제 13 도는 다른 센스 증폭기의 예를 나타낸 도면.

제 14 도는 일시 기억 회로의 예를 나타낸 회로도.

제 15 도 및 제 16 도는, 일시 기억회로에 대한 각 모우드를 설명한 도면.

제 17 도는 데이터선 선택회로를 나타낸 회로도.

제 18 도는 워드 드라이버를 나타낸 회로도.

제 19 도는 계단파발생회로를 나타낸 회로도.

제 20 도는 쌍방향 시프트 레지스터를 나타낸 회로도.

제 21 도는 구동 펄스와 애널로그 신호 출력의 파형을 나타낸 도면.

제 22 도는 부호와.복호화회로를 나타낸 회로도.

제 23 도는 본 발명의 실시예의 메모리의 동작 타이밍을 나타낸 도면.

제 24 도는 타이밍 발생회로의 동작을 나타낸 도면.

제 25 도는 제 1 의 타이밍 발생 회로를 나타낸 도면.

제 26 도는 제 4 의 타이밍 발생 회로를 나타낸 도면.

제 27 도는 본 발명의 실시예의 메모리의 단면 구조를 나타낸 도면.

제 28 도는 본 발명의 실시예의 메모리의 평면 구성을 나타낸 도면.

제 29 도, 제 30 도 및 제 31 도는 전압 레귤레이터를 나타낸 도면.

제 32 도, 제 33 도는 타이밍 발생 회로 내에 사용되는 지연 회로를 나타낸 도면이다.

본 발명은 반도체 기억장치에 관한 것으로 특히 낮은 전원 전압에서도 단위 기억소자당의 축적 정보 레벨이 극히 많고, 소비 전력이 작은 반도체 다치 기억장치에 관한 것이다.

동적인 랜덤 억세스 메모리(dynamic random access memory)(이하 DRAM이라 칭한다)로 대표되는 반도체 메모리는 매년 집적도가 높은 것이 개발되고 있으며 반도체 메모리의 단위 기억소자(이하 메모리 셀이라 약칭 한다.) 및 주변 회로는 점점 더 미세화 되고 있다.

그러나, 이와 같은 미세화에 의한 직접도의 향상에는, 사진석판(photoliehograpy)이나 에칭등의 요소 프로세스 기술의 대폭적인 진보가 수반되어야 하며, 요소 프로세스 기술의 개발에 어느정도 시간이 걸림이 통례이다.

이에 대하여 대용량 반도체 메모리에 대한 수요는 높아지기만 하고, 예를 들면 최근 눈부신 발전을 이루고 있는 사무소용 소형 컴퓨터 및 그 단말기등과 같은 새로운 분야에 있어서, 대용량으로서 저 소비전력의 반도체 메모리가 갈망되고 있는등 기존의 반도체 메모리로써는 단지 집적도 뿐아니라 소비전력등의 다른 성능면에서도 불만족 하다고까지 평하고 있을 정도이다.

진술된 바와 같은 수요에 응하기 위하여 현상의 프로세스 기술로써 보다 고집적의 반도체 메모리를 실현한 것으로서 다치기억장치(다치 메모리)가 유효한 수단으로서 고려된다. 이는 메모리셀 1개당 3치 이상의 정보를 기억시킴으로써 집적도를 높이고자 한 것이다.

종래로부터 알려져 있는 다치 메모리로서는 전하 전송소자(이하 CTD라 칭한다)를 사용한 것이 있다. 이들은 예를 들면 엘터만등의 아이이이이 저널 오브 솔리드 스테이트 서킷(L Terman et.al.IEEE Jounal of SolidState Circuits. Vol.sc-16, No.5, pp. 472-478, October 1981)이나 엠야마다등의 고체 소자에 대한 제 9 차 회의의 회의록(M.Yamada et.al,Proceedings of the 9th Conference on Solid-State Devices,Tokyo 1977, pp.263-268, January 1978.)에 상세하게 설명되어 있다.

그러나, CTD를 사용한 다치 메모리는 오늘날까지 그리 실용화 되고 있지 않다. 그 이유는 CTD의 특유한 유한의 전송효율에 의하여 본질적인 애널로그 신호인 다치 정보가 감쇄해 버림을 방지하기 위하여, 다치의 레벨을 너무 많이 할 수 없는 점에 있다. 또는, 전송효율을 높이기 위하여 구동 펄스 전압을 높일 필요가 있으므로, 원래가 큰 용량성 부하의 소자인점과 함께 소비전력이 극히 커져 버린다는 점에서 불리하다. 또 정도가 높은 A/D 및 D/A 변환기가 각 CTD의 루우프(LOOP)에 필요하게 되는 등으로 인하여, 메모리셀을 작게 되어도 주변 회로상의 제약으로부터 집적도가 높아지지 않는 점등에서도 불리하다.

CTD를 사용한 다치메모리의 상기 문제점등을 해소하는 다치메모리( MLS memory) 로서, XY 어드레스형의 DRAM에 다치를 기억시켜 검출(sense), 기입계에 A/D, D/A변환기를 형성함을 본 발명자들은 고안 하였다. XY어드레스형으로 하면, 전송효율은 고려하지 않아도 되고, 구동할 게이트도 적어지므로 소비전력은 감소된다. 그러나 DRAM을 다치메모리화 하기위해서는 다음과 같은 극히 어려운 문제를 해결할 필요가 있다.

먼저 메모리 셀에, 예를 들면, 최대5Vpp의 다이나믹레인지(dynamic range)(이를 분할하여 다치정보라 한다)의 다치정보(애널로그 신호)를 축적하고 있다 하더라도, 데이터선 용량이 메모리 용량에 비하여 1단 내지 그 이상 클때가 많으므로, 이것을 데치터선 상에 독출하면, 예를 들어 최대 500Vpp 이하의 다이나믹 레인지로 되어 버린다. 이와 같은 작은 애널로그 신호를 고정도(high degree)로 증폭하여 디지털치로 변환하는 A/D 변환기를 다수칩(chip)상에 탑재함은 다치의 레벨 수가 적을때를 제외하고 대단히 어렵다. 특히 A/D 변환기를 데이터선마다 형성함은, 데이터선의 피치(pitch)가 크지 않으면 극히 곤란하다.

여기서 주의해야할 점은, 다치 메모리는, 통상의 2차 기억 메모리에 비하여, 동등 내지 그 이하의 크기의 칩의 위에 동등 내지 그 이상의 기억 셀을 형성하여서 비로소 대용량 메모리로서 뛰어난 것으로 되는 점이다.

즉 현재의 DRAM의 1메모리 셀의 신호 전하량의 øs인때, 제작 프로세스 기술이 동등하면, 다치 메모리의 하나의 레벨에 허용되는 신호 전하량은 N치의 다치인때 대체로 øs'/N로 되어 극히 엄한 조건이다.

따라서 XY어드레스형의 다치 메모리에는 미소 신호를 고정도로 증폭할 수 있는 증폭기와, 소형이며 고정도의 A/D변환기가 동시에 필요하며, 종래에는 이것이 않되었으므로, 이와 같읕 종류의 다치 메모리는 없었다.

본 발명자들은, 유럽 특허 출원 공보 번호 제130614, 139196, 및 148488에 나타낸 바와 같이, 새로운 XY 어드레스 형의 다치 메모리를 실현하여, 대용량으로서 소비 전력 이 작은 반도체 메모리를 실현하였다.

상기의 새로운 다치기어장치(MLS memory)는, 대용량 메모리에 적합한 신규한 미소전압증폭기와, 극히 간단하고 그리고 저소비 전력이면서 고정도의 A/D, D/A 변환기구를 같이 갖고, 저소비 전력의 주변회로를 갖는 다치 메모리를 갖는다. 이로써 예를 들면, 소형의 컴퓨터 시스템으로 체적이 크고 전력을 필요로 하는 자기 디스크장치를 반도체 메모리에 의하여 치환할 수 있게까지 되었다.

본 발명의 목적은, 데이터 메모리부로부터 시리얼 독출을 할 수 있는 메모리를 제공함에 있다.

본 발명의 다른 목적은, 본 발명자들이 이미 완성시킨 어드레스 형의 다치 메모리의 개량에 관한 것으로, 특히 다치 메모리를 사용한 시리얼 독출, 기입 시스템을 제공함에 있다.

또 본 발명의 다른 목적은, 다치 메모리의 메모리 어레이 주변에 배치될 여러 가지의 회로, 즉 독출회로, 기입회로, 결함구재회로, 부호화, 복호화 회로, 계단파 발생회로, 타이밍 발생회로등을 제공함에 있다.

또한 본 발명의 다른 목적은 다치 메모리의 동작 제어를 위한 수단과 다치 메모리의 동작 타이밍의 제어방법을 제공함에 있다.

본 발명의 이들 및 다른 목적들과 많은 부수적인 장점들을 첨부된 도면과 관련지은 다음의 상세한 설명에 의거하여 쉽사리 인정할 수가 있다.

본 발명의 반도체 메모리는 적어도 1개의 용량을 각각 갖는 복수개의 기억셀로써된 어레이(array)와, 각 기억 셀의 위치를 지정하는 선택기기와, 상기 기억셀에 접속하여 정보를 전송하는 데이터 선과, 데이터 선에 적어도 접속된 정보의 기입기구와 독출기구를 각각 갖는 반도체 기억장치에 있어서, 상기 선택기구가, 상기 기억 셀을 일정한 순서로 순차 선택하는 수단을 적어도 갖고, 데이터의 입출력을, 외부로부터 인가되는 클록신호에 동기하여 행하고, 데이터의 입출력의 준비가 완료 하였음을 나타내는 신호를 내는 단자를 갖는 것을 특징으로 하는 반도체 기억장치이다.

다음에 본 발명의 실시예를 설명하는데, 본 발명자들이 이미 개시한 유럽특허출원공보 제130614호, 139196호 및 148488호의 내용도, 본 발명의 설명으로서, 이 명세서중의 기재에 포함되어 있다.

다음에 본 발명을 실시예에 의하여 설명한다. 다음의 실시예에서는, 정보를 담당하는 시호전하 캐리어(carrier)로서 전자를 사용하여 기억하는 경우에 대하여 설명하는데, 정공(hole)을 사용할때도 전원이나 펄스의 극성 및 반도체의 도전형(conductivity type)을 반대로 하는 등의 방법으로 동일하게 적용할 수가 있다.

제 1 도는 본 발명의 MLS 메모리의 일실시예의 구성 블록도이다. 도면중 참고부호 1은 메모리 셀(memory cell)을 배열한 메모리 어레이, 참고부호 2는 단어선구동회로(word line driving circuit) 참고부호 3은 디코우더, 참고부호 4는 메모리셀로부터 독출(read out)된 신호를 증폭하기 위한 센스회로(senes circuit), 참고부호 5는 메모리셀의 다치 정보(multilevel data)를 2치(디지탈)정보의 형으로 일시 기억해두기 위한 일시 기억회로(columnregister), 참고부호 6은 데이터선 선택회로, 참고부호 10은 어드레스 버퍼(buffer), 참고부호 11은 WE(라이트 엔에이블 신호)버퍼, 참고부호 12,13,14 및 15는 각각 제 1, 제 2, 제 3 및 제 4 의 타이밍 발생회로, 참고부호 16은 전압 레귤레이터(regulator) 참고부호 17은 계단파발생회로, 참고부호 18은 리스레쉬제어(refresh control)를 위한 오실레이터, 참고부호 19는 리프레쉬 어드레스를 부여하기 위한 어드레스 카운터, 참고부호 20은 참고부호 4 및 5를 구동하기 위한 드라이버(driver), 참고부호 21은 오정정 부호(ECC)(error correcting code)에 의한 부호화.복호회로(encoding/decoding circuit), 참고부호 22는 결함구제회로(fault tolerant circuit), 참고부호 23은 입력 버퍼, 참고부호 24는 출력 버퍼이다.

메모리 어레이(1)의 상세를 제 2 도에 나타낸다. 메모리셀(30)은 1개의 MOS 트랜지스터(31)와 1개의 축적용량(32)으로써된 것으로서, DRAM에 사용된 것과 같다. 이 축적 용량(32)으로서는 기판평면상에 형성한 것뿐 아니라, 기판 내에 흠을 판것이나, 기판상에 적층한 것을 사용할 수도 있다. 단 DRAM의 경우에는 축적용량(32)에 전하가 축적되어 있는지의 여부에 따라서 "0" 또는 "1"의 비트의 정보를 기억하는데 대하여, 본 메모리의 경우에는 축적 용량(32)이 축적되는 전하의 양을 ø와 같이 (g

3) 변경함으로써 "0", "1", "2", ..., "ø-1"이란 ø값의 정보를 기억하는 점이 다르다. 예를 들면 ø=16이라 하면 1개의 메모리셀에 4비트의 정보를 기억할 수가 있으므로, DRAM의 4배의 집적도가 실현된다. 그리고 참고부호 40은 메모리셀에 다치정보를 기입하기 위한 회로이다.(그 동작은 후술한다.)

본 메모리는 4개의 메모리 매트(memory met)를 갖고, 각 메모리 매트는

개의 메모리로써된 다(단 후술의 결합구제를 위한 N₁본 및 오정정을 위한 N₂본위 용장한 데이터선(redundant data line)을 설치하고 있다.) 따라서 전체의 기억용량은

(비트)이다.

예를 들면 M=N=1024, ø=16이면, 4M 비트의 기억용량이 된다, 본 메모리에서는 좌의의 매트의 메모리셀을 1개씩 선택하고, 개 2 log₂g비트를 단위로서 독출, 기입을 행한다.

즉 데이터 입출력 단자 I/oj를 2log ø개를 갖는다. 독출, 기입의 단위는 log₂ø비트의 정수배로 한편이 제어가 간단하게 된다.

제 3 도에 메모리 어레이(1)의 다른 실시예를 나타낸다. 본 실시예의 특징은 데이터선을 S개로 분할한 것이다. 즉 메모리 어레이 전본을 주행하는 주데이터 선(36)과 메모리셀이 접속되어 있는 데이터선(37)과의 사이를 스위치(38)개로 개폐한다. 데이터선(37)은, 선택된 메모리셀이 접속되어 있는 1본말을 주데이터선(36)에 접속하고, 다른(S-1) 본은 스위치(39)에 의해 전원 V_L에 접속한다.

이와 같은 분할을 행하는 이점의 하나는 데이터의 용량이 작아지는 것이다. 예를 들면 2층 배선을 사용할 경우, 주데이터선을 제 2 층에서, 부데이터선을 제 1 층에서 배선함으로써, 비교적 작은 용량이 제 2 층 배선이 메모리 어레이전체를 주행하여 비교적 용량이 큰 제 1 층 배선은 전체의

만이 데어터선 용량에 기여하게 되므로, 전체의 데이터선 용량을 절감할 수 있다.

분할을 행하는 다른 이점은 데이터선과 메모리셀의 플레이트 전극(plate electrode)(33), 또는 데이터선과 기판과의 사이의 결합 용량이 작아지는 것이다. 후술하는 바와 같이, 본 메모리의 동작시에는 전 데이터선의 전위가 일제히 변동하는 수가 있는데, 이때 결합 용량에 따라서 플레이트 전극이나 기판의 전위가 변동하면, 잡음이 생기는 원인이 된다. 본 메모리는 종래의 DRAM과 비교하여 신호량이 작으므로, 특히 잡음을 작게하는 설계가 바람직하다. 상기와 같이, 데이터선을 분할하면 결합용량에 의한 전위 변동을 거의

로 할 수가 있다.

그리고, 제 2 도 및 제 3 도에 나타낸 메모리 어레이는 모두 반환 데이터선 방식(holded bit lineg system)인데, 오픈 데이터선 방식(open bit lines system)이어도 본 발명은 적용할 수 있다. 그러나 잡음의 저감의 측면에서는 반환 데이터선 방식의 편이 바람직하다.

다음에, 다치 정보의 독출, 기입방식에 대하여 설명한다. 다음의 설명에서는 다치의 레벨수 ø를 ø=4(즉 1메모리 셀에 2비트의 정보를 기억한다)로 한다.

제 4 도는 다치정보의 독출시의 동작을 설명하는 도면이다. 도면중 참고부호 51은 워드 선(word line)(34)에 인가되는 계단파펄스(stepping voltage pulse)ø_X이다. 참고부호 52는 메모리셀(30)의 진자에 대한 포텐셜(potential)(EP)이며, 참고부호 54는 축적용량(32), 참고부호 55는 MOS 트랜지스터(31), 참고부호 56은 데이터선(35)의 각각의 포텐셜(potential)에 대응해 있으며, 상방이 포텐셜이 높은(전위가 낮은) 방향이다. 참고부호 57은 플레이트 전극(33), 참고부호 58은 MOS 트랜지스터(31)의 게이트를 각각 나타내고 있다.

여기서 "2"의 레벨(2진 정보에서는 "10")이 메모리셀에 기억되어 있다고 가정한다. 워드선(34)에 인가하는 계단파펄프시각 ø_X에 대응하여 순차로 상승시킨다. t1~t3까지 에서는 신호 전하는 나오지 않으나, t3~t4와 에서 각각 신호전하가 데이터선(35 또는 37)상에 독출된다. 이독출된 신호를 센스회로(4)에 의하여 증폭하여 일시 기억회로(5)에 보낸다. t1~t2와 t3~t4에서는 신호 전하가 독출되지 않으므로, "무"의 정보가 보내지며, t3~t4와 t4~t5에서는 신호 전하가 독출되므로, "유"의 정보가 보내진다. 일시 기억회로(5)는 이들 정보를 기억해 있다. (일시 기억회로의 상세한 사항은 후술한다).

상기의 다치정보의 독출방식의 특징은, 메모리 셀로부터 신호 전하가 나온후에는, 전하 패킷(packet)은 "유", "무"의 2치 정보를 담당할뿐이며, 다치정보는, 일시 기억회로와 계단파 펄스 ø_X를 제어하는 타이밍(t1~t5)이 실효적으로 담당하고 있다. 이로써 데이터선상의 신호 전압은 정도가 높은 애널로그치의 증폭을 필요로 하지 않으며, 통상의 메모리와 같은 2치 정보로서 취급할 수가 있다. 따라서 고집적 메모리 실현을 위한 장해로될 대규모, 대전력의 회로는 불필요하며 저소비전력으로써 초고집적메모리를 실현할 수가 있다.

제 5 도는 다치 정보의 기입시의 동작을 설명한 도면이다. 도면중 참고부호 60은 데이터선(35 또는 37)의 전압, 참고부호 61은 워드선(34)에 인가되는 계단파펄스 ø_x, 참고부호 62는 메모리셀(30)의 전자에 대한 포텐셜)이며, 위치(54 56) 및 전극(57 및 58)은 제 4 도에 있어서와 같다.

기입시에는, 먼저 데이터선 리세트(reset)신호 를 고레벨로 하여 리세트용 MOS 트랜지스터(41)를 도통시키고, 데이터선을 저레벨(이 경우 OV)로 한다( t6~t7). 이때 "2"의 레벨을 기입할때는,ø_X가 대응하는 레벨에 달했을때(t8~t9), 기입용 MOS 트랜지스터(42)을 통하여 데이터선을 고전위로 인상한다. 이 타이밍은 일시 기억회로(5)의 출력과 타이밍 신호에 의하여 행한다. 이로써 메모리셀을 (63)과 같이 "2"의 레벨이 남게된다. 여기서도 역시 다치정보의 기입은 타이밍(t7~t11)에 의하여 행해지고 있으므로, 회로 구성은 극히 간단하고 고집적화가 가능하며 소비전력도 적다.

제 5 도 및 제 4 도에 나타낸 기입, 독출기구에서 큰 특징은, 정보 축적 용량에의 기입과 독출을 동일한 MOS 트랜지스터(31)를 통하기 때문에 ø_X의 레벨이 장소에 따라서 바뀌는 일이 없다면 하나의 레벨에 대응한 신호 전 하량은 장소에 따라서 거의 바뀌는 일이 없다는 사실이다. 즉 축적 용량을 C_S, MOS 트랜지스터(31)의 드레시홀드(threshold) 전압을 V_Ths, 기입시의를 ø_X, 독출시의을 ø_X로 하면, 기입된때의 축적 용량의 전압 V_S는V_S=V_W-V_Ths, 독출된 후의 는 V_S=V_R-V_Ths이므로, 독출되는 신호 전하량 øs는

ø_s=C_s(V_R-V_ThS)-(V_W-V_ThS)=C_s(V_R-V_W)

로 되며, 기판전압효과(backgate bias effect)가 적으면, ø_S는 V_Ths에 의하지 않고 일정하게 된다. 따라서 메모리셀의 드레시홀드 전압 V_Ths가 장소적인 오차가 있어도, 신호 전하량 ø_S는 거의 일정하여, 고정도로 정보 판정이 된다. 이때에는 다치의 레벨이 깊은(많은)다치 메모리에서, ø_X의 스탭전압(△ø_X)을 예를 들면 200mV 이하와 같이, MOS LSI의 칩내 드레시 홀드 전압 편차와 오더(order)가 가까운 레벨로 하므로, 극히 중요하다.

제 6 도는 다치 정보의 기입의 다른 방법을 설명한 도면이다. 제 5 도와의 상이점은 워드선의 구동방법이다. 즉 본 도면에 있어서의 ø_X를 인가할 때 일단 저레벨(예를 들면 OV)로 내리고, 그후에 새로운 레벨에 설정하는 방법을 취하고 있다. 기입을 위한 데이터선의 인상은, ø_X가 저레벨로 되어 있는 동안에 행한다. 이 방법의 이점은 동작의 안정성이 뛰어난 점이다. 즉, 데이터선을 인상했을 때 데이터선과 워드선과의 용량결합에 의하여 워드선의 전위가 상승하면, MOS 트랜지스터(31)의 게이트하의 포텐셜(위치(55))이 내려가서, 전하(63)의 일부가 유출해버린다.

워드선의 전위가 미리 저레벨로(즉 포텐셜의 높게)되어 있으며, 다소 전위가 상승하여도 전하의 유출은 일어나지 않으므로, 정확한 레벨의 기입이 가능하다.

이는 특히 워드선의 임피던스(impedance)가 높을 때 유효하다.

그리고 이 워드선의 구동방법의 실현 방법으로서는, 계단파 발생회로에서 제 6 도에 나타낸 바와 같은 파형의 전압을 발생하여도 무방하나, 계단파 발생회로의 출력은 제 5 도와 같은 파형으로 하여 디코더(3)를 일시적으로 비선택상태로 함으로써 워드선을 저레벨로 내리는 방법이어도 무방하다.

제 7 도는 다치정보의 기입의 또 다른 방법을 설명 한도면이다. 제 5 도와의 상이점은 데이터선의 구동 방법이다. 즉 제 5 도의 경우에는 데이터선(35 및 35D)을 동시에 인하하고 인상하였으나, 본 도면의 경우에는 선택된 메모리셀의 접속되어 있는 측만을 참고부호 60에 나타낸 바와 같이 인상하고, 반대측은 참고부분 60D에 나타낸 바와 같이 기입의 타이밍에 의해 인하한다. 이 방법의 이점은 제 6 도의 경우와 같이 동작의 안정성에 뛰어난점이다. 즉 데이터선의 메모리셀측과 그 반대측과의 전위가 서로 반대방향으로 움직이므로, 워드선과의 사이의 용량 결합의 효과가 상쇄되어, 워드선의 전위 변동은 적어진다. 따라서 전하(63)의 유출은 적으며, 정확한 레벨의 기입이 가능하다. 또 데이터선과 플레이트와의 사이의 용량 결합의 효과도 같이 상쇄되므로, 플레이트의 전위 변동이 적어지므로, 안정한 동작이 가능하게 된다.

그리고 이 데이터선의 구동 방법을 실현하기 위하여는 기입회로(40)의 구성을, 예를 들면 제 8 도와 같이 변경하면 된다. 이 회로에서는 선택된 메모리셀이 참고부호 35측에 있느냐 참고부호 35D측에 있느냐를 나타낸 신호(여기서는 어드레스 신호

를 사용하여 참고부호 35 및 35D의 전위를 제어하고 있다.

예를 들면 선택된 메모리셀이 참고부호 35측에 있을때는 a₁이 고레벨,

가 저레벨이다. 데이터선의 리세트의 때는 MOS 트랜지스터(41)가 도통, 참고부호 41D가 비도통이므로, 데이터선의 참고부호 35측만의 전위가 인하된다. 기입때는 MOS 트랜지스터(45)가 도통, 참고부호 45D가 비도통이므로, 데이터선의 참고부호 35측만의 전위가 인상된다. 그리고 여기서 CS₃는 전술의 다치정보의 독출일때는 저레벨로 되고, 다치 정보의 기입때는 고레벨로 되는 신호이다.

다치정보의 독출때는 참고부호 45 및 45D를 비도통으로 함으로써 참고부호 35 및 35D 사이에 불균형(unbalance)이 생김을 방지하고 있다. 참고부호 35가 고레벨로 됨으로써 MOS 트랜지스터(47D)가 도통하므로, 참고부호 35D는 참고부호 46D 및 47D를 통하여 접지된다. 여기서 ø_W2는 기입때만 고레벨로 되는 신호이다.

다음에 센스 회로(4)에 대하여 설명한다. 제 9 도에 회로를 나타낸다. 도면중 참고부호 70은 더미셀(dummycell), 참고부호 80은 팰재로 셀(fat-zerocell), 참고부호 90은 바이어스 전하 전송형 증폭기(bias chargetransfor amplifier)(이하 BCT 앰프라 약칭한다), 참고부호 100은 센스 앰프, 참고부호 110은 센스계 리세트 회로(reset circuit fer sensing), 참고부호 120은 센스출력 선택회로(selecting circuitfor sensing line)이다.

더미셀(70)은 MOS 트랜지스터(71 및 73) 및 축적용량(72)으로써 된다. 참고부호 71 및 72는 메모리 셀에 있어서의 참고부호 31 및 32에 각각 대응한 것으로서, 참고부호 72의 용량치는 참고부호 32의 용량치 C_s와 같다.

이 더미셀은, 전술의 다치정보의 독출때에 사용되며, 메모리셀로부터 독출된 신호의 증폭을 차동으로 행할때의 기준신호를 부여하는 것이다. 미리 MOS 트랜지스터(73)를 통하여 축적용량(72)을 검지한 후, 메모리셀의 워드선에 인가하는 계단파펄스와 동기하여 더미셀의 워드선(74)중의 1본에 계단파펄스 ø_XH를 인가한다. 이때 선택된 메모리셀이 데이터선의 참고부호 35측에 접속되어 있으면 참고부호 35D 측의 더미셀을, 참고부호 35D 측이면 참고부호 35측의 더미셀을 선택하지 않으면 안된다. 계단파 펄스 ø_XH의 스텝전압 △ø_XH는, 메모리셀에 인가되는 계단파펄스 ø_X의 스텝전압 △ø_X의 거의

로 한다. 이와 같이 하면, 더미셀로부터는 매회 C_S·△ø_XH≒ C_S·△ø/2만큼의 전하가 독출된다. 메모리셀로부터 판독되는 신호 전하량은 C_S·△ø/2("유"의 경우) 또는 0 ("무"의 경우)이므로, "유"와 "무"의 경우의 거의 중간의 전하량이 더미셀로부터 독출되어, 차동증폭의 기준으로서 사용할 수가 있다.

이 방식의 특징은, 더미셀의 축적용량(72)의 용량치가 메모리셀의 축적용량(32)의 용량치와 같아도 무방함을 뜻한다. 더미셀의 방식으로서는, 참고부호 72의 축적 용량치를 참고부호 32의 거의

로 하며, 그 대신에 인가되는 계단펄스의 스텝전압을 같게하는 방법이어도 무방하지만, 참고부호 72와 32와의 용량비(1 : 2)의 설정이 가공 오차를 고려하면 꼭 간단하지만은 않다. 이에 대하여 본 방식에서는, 참고부호 72와 32를 동일 형상의 것을 사용할 수가 잇으므로, 가공 오차가 있어도 그 용량치를 같게함은 용이하며, 차동증폭의 기준신호를 정확히 만들수가 있다.

BCT 앰프(90)는 2개의 전하 전송용 MOS 트랜지스터(91 및 93) 및 바이어스 전하 주입(bias charge driving)용 디플리션형(depletion type) MOS 트랜지스터(92)로써 된다. 이는 데이터선(35 또는 35D)로부터 센스 앰프(100)의 입력단(95 또는 95D)에 전하를 전송함으로써 전압을 증폭하는 회로이다.

다음에 제 10 도에 따라서 그 동작을 설명한다.

먼저 데이터선(35, 35D)을 충분히 낮은 전압에 설정한다. 그러기 위하여는, 기입회로(40)로서 제 2 도에 나타낸 회로를 사용할때는 리세트용 MOS 트랜지스터(41)를 통하여 데이터선을 접지하면 된다. 참고부호 40으로서 제 8 도에 나타낸 회로를 사용한때는 데이터선 단락용 MOS 트랜지스터(48)를 사용하여 참고부호 35와 35D를 단락하면 된다고부호 35와 35D는(전회의 기입이 종료한 후에는)일방이 OV, 타방이 전원전압 Vcc로 되어 있으므로, 단락에 의하여

로 된다.

다음에, ø_T3, ø_T1을 고레벨

을 저레벨로 하여 MOS 트랜지스터(111, 102 및 91∼93)을 통하여 데이터선(35, 35D)의 전위를 V_T3H-V_ThT3에 세트한다(제 10 도(b-1)). 여기서 V_T3H란 MOS 트랜지스터(93)에 인가되는 펄스 ø_T3의 고레벨 전압, V_ThT3란 참고부호 93의 드레시홀드 전압(기판 효과를 포함한다)이다. 또 이때 동시에 MOS 트랜지스터(92)의 반전층(inversion layer)에 축적하는 바이어스 전하량을 세트한다. 다음에 ø_T3, ø_T1을 저레벨로한 후, 전술한 바와 같이 메모리셀 및 더미셀로부터 데이터선(35, 35D)에 신호전하(96)를 독출한다. (제 10 도 (b-2)). 다음에 ø_T3를 고레벨, ø_T2를 저레벨로 하여 바이어스 전하를 데이터선(35, 35D)에 옮긴다. (제 10 도 (b-3)). 데이터선의 용량은 MOS트랜지스터(92)의 용량에 비하여 상당히 크므로, 비이어스 전하는 대부분 데이터선 측으로 옮긴다. 이때 바이어스 전하는 신호전하와 혼합한다. 다음에 ø_T2를 고레벨로 하여 혼합한 전하를 MOS 트랜지스터(92)의 반전층에 취입한다(제 10 도 (b-4)).

또한 ø_T3를 저레벨, ø_T1을 고레벨로 하여 센스 앰프의 입력단(95, 95D)에 전하를 전송한다.(제 10 도 (b-5)). 이때 ø_T1및 ø_T2는 바이어스 전하를 세트했을때(제 10 도 (b-1))와 같은 상태이므로, 바이어스 전하는 전송되지 않고 신호전하만이 참고부호 98과 같이 전송된다. 구동펄스의 타이밍을 제 10 도 (a)에 나타낸다. 다치정보의 독출을 위하여는, 상기 바이어스 전하 전송과정을 ø회 또는 ø-1회 반복 할 필요가 있는데, t22∼t27의 부분을 반복하면 된다.

그리고 구동펄스, 특히 ø_T3와 ø_T1레벨은 고정도가 요구되므로 전압 레귤레이터(16)에 의하여 안정화된 전압을 사용함이 바람직하다.

여기서 큰 용량 C_D상의 미소전하Q_S를 작은 용량C(MOS 트랜지스터(92)의 용량)에 고효율로 옮기는 이유는 다음과 같다.

즉 통상 MOS 트랜지스터(93)가 커트오프(cut-off) 상태가 있으면 미소신호가 참고부호 96과 같이 데이터 선상에와도, 전압 진폭이 작으므로 MOS 트랜지스터(93)하에서는 거의 전류가 흐르지 않는다. 이는 참고부호 93이 극히 저레벨의 데일링 영역(tailing current mode)에 있기 때문이다. 그런데, 바이어스 전하가 데이터 선상으로 보내지면 xo일링의 동작점이 올라가서 단(figure)차가 큰 전류가 흐르며, 예를 들면 99% 정도의 전하가 MOS 트랜지스터(92)의 반전층으로 옮긴다. 이중에는 신호 전하도 99% 포함되어 있으며, MOS 트랜지스터(91)에 의하여, 바이어스 전하를 공제하면, 극히 양호한 전송 효율로 신호 전하를 센스 앰프 입력 단(95)으로 옮길 수가 있다.

상기 전하 전송에 있어서 중요한 점은, 신호 전하의 전송은(B-4), (B-5)로 나타낸 바와 같이, 각 게이트가 포화 모두드(saturation mode of operation)에서 행하는 일이다. 만약에 비포화모우드에서 행하면, 용량분할에 의하여 신호 전하의 전송은 충분히 행해지지 않는다.

그리고 ø_T1을 고레벨로 하는 타이밍 t26은 참고부호 99와 같은 ø_T3가 고레벨로 되어 있는 동안 t24∼t25로 할 수도 있다.

이렇게하면, 신호 전하는 데이터선으로부터 MOS 트랜지스터(92)의 반전층을 경유하여, 센스 앰프의 입력단에 한번에 전송된다. 이 방법의 이점은, 참고부호 92의 용량이 비교적 작을때도 신호 전하가 반전층에 넘쳐서 MOS 트랜지스터(93)가 비포화로 됨을 방지할 수 있다는 것이다.

제 11 도에 다른 구동방법(driving system)을 나타낸다. 제 10 도 (a) 와의 상이점은, ø_T2를 고레벨로 하는 타이밍에 있어서, ø_T3를 한번 저레벨로 낮추는 점이다. 이 방법의 특징은, 데이터선으로부터 MOS트랜지스터(92)의 반전층에의 전송개시에 의한 전위상승이 MOS 트랜지스터(93)의 게이트 용량을 통하여 게이트에 전달됨을 방지할 수 있는 점이다. 이는 특히 참고부호 93의 게이트의 배선의 임피던스가 높은때에 유효하다.

그리고 바이어스 전하를 주입하기 위하여 여기서는 디플리션형 MOS 트랜지스터(92)를 사용하고 있는데, 꼭 MOS용량일 필요는 없으며, 고정용량, 예를 들면 필드상에 적cmd한 용량을 사용할 수도 있다.

다음에 파트제로셀(80)에 대하여 설명한다. 이는 더미셀(70)과 거의 같은 구성인데, 다른점은 2본의 파트제로워드선(84)에 동시에 계단파펄스ø_XF인가하는 점이다. 이와 같이 하면, 데이터선(35 및 35D)에는 매회 신호전하 이외에 파트제로 전하 Q_F주입된다. 따라서 센스앰프의 입력단(95 및 95D)에는 신호전하와 파트제로 전하의 합계가 전송되는데, 이때 파트제로 전하는 MOS 트랜지스터(91)의 전송 효율을 높이는 (전술의 바이어스 전하가 MOS 트랜지스터(93)의 전송 효율을 높임과 같은 원리) 역할을 한다. 그리고 이 파트제로 전하는 참고부호 95,95D의 쌍방에 같이 가해지므로, 차동증폭기의 동작에는 영향을 주지 않는다.

이상 설명한 바와 같이, BCT앰프와 파트제로 셀을 사용함으로써 극히 고효율로 신호전하를 데이터선으로부터 센스앰프 입력단으로 전송할 수가 있다. 전송에 의하여 그 전압은 C_D/C_A배로 증폭된다(C_A는 센스앰프의 입력용량). C_A는 C_D에 비하여 상당히 작게 할 수가 있으므로, 데이터 선상의 대단히 미소한 신호전압을 센스 앰프로 센스 가능한 정도까지 증폭할 수가 있다.

다음에 센스앰프(100)에 대하여 설명한다. 이것은 제 9 도에 나타낸 바와 같이, n채널 MOS 트랜지스터(101)를 교차 결합한 래치(Latch circuit), p채널 MOS 트랜지스터(103)를 교차 결합한 래치 및 양자의 사시를 개폐하기 위한 MOS 트랜지스터(102)로써 된다. 다음에 제 12 도에 따라서 그 동작을 설명한다.

입력단자(95,95D)는 미리 전원 전압 Vcc에 설정되어 있다. 전술의 BCT앰프가 동작하여 신호전하가 전송되어 오면 참고부호 106,106D에 나타낸 바와 같이 전압이 내려간다. 참고부호 106 및 106D의 차가, BCT 앰프에 의하여 증폭된 신호전압이다. 다음에 센스앰프 구동신호를 저레벨로 하고, n채널 MOS 트랜지스터(101)로서된 래치를 동작시킨다. 이때 ø_SA는 최초에는 서서히 인하하는 편이 센스감도 향상의 점에서 바람직하다. 이로써 참고부호 95, 95D 사이의 신호전압은 참고부호 107 및 107D와 같이 증폭되어, 저전압축(여기서는(107)은 ø_SA의 저레벨과 같아진다. 다음에

를 저레벨로 하여 MOS 트랜지스터(102)를 도통시켜, p채널 MOS 트랜지스터(103)로써된 래치를 동작시킨다. 이로써 고전압측이 참고부호 108D와 같이 전원 전압까지 회복한다. 다음에 ø_L1를 고레벨로 하여 MOS 트랜지스터(121 또는121D)(어드레스 신호(a)에 의하여 선택)를 도통시켜, 증폭된 결과를 출력(125)에 내보낸다. 최후에 ø_SA를 고레벨에,

을 저레벨로하여 참고부호 95,95D,105 및 105D를 전원전압 Vcc에 세트하여 다음회의 동작에 대비한다.

이 센스앰프의 특징은, BCT 앰프가 동작하고 있는 동안은 MOS 트랜지스터(102)가 비도통 상태이므로, 입력용량 C_A가 작다는 것이다. 즉 C_A에 기여함은 노우두(node)(95 또는 95D)의 용량만이며, 참고부호 105(105D)의 용량은 포함되지 않는다. 특히 MOS 트랜스지터(103)의 게이트 용량이 C_A에 기여하지 않음은, C_A저감의 견지에서 유효하다. 전술한 바와 같이, BCT 앰프의 증폭율은 C_A에 반비례하므로, C_A가 작음은 미소한 신호까지 검출할 수 있음을 뜻한다.

이 센스 앰프의 다른 특징은, p채널 MOS 트랜지스터(103)의 소스(source)를 전원 Vcc에 접속할 수 있는 점이다. 센스앰프로서는 제 13 도에 나타낸 회로를 사용할 수도 있으나, 이때 p채널 MOS 트랜지스터의 소스는 신호

로 된다. 이에 대하여 제 9 도의 회로이면 이를 전원으로 할 수가 있으므로 인접한 회로, 예를 들면 도면에 나타낸 바와 같이 센스계 리세트회로(110)의 전원의 배선과 공용할 수가 잇으므로, 면적이 절약된다.

제 14 도는 제 1 도에 나타낸 일시 기억 회로의 구체적인 회로구성의 실시예를 나타낸 도면이다. 동도면에 나타낸 바와 같이, 이 실시예에서 일시 기억회로는 기입용(310) 및 독출용(311)의 2개의 블록으로 구성된다. 단 제 14 도, 제 15 도 및 제 16 도는 다치 기억레벨수로서 "0"으로부터 "3"의 4치 (2비트)의 경우에 대하여 나타냈지만 이는 레벨수가 다른값인때에도 같이하여, 회로를 확장 또는 축소하면, 본 발명이 적용된다.

제 15 도는 메모리셀의 정보를 일시 기억회로에 독출하는 모우드(기간 T_D1), 일시 기억회로로부터 이 회로의 외부에 독출하는 모우드(기간 T_DR) 및 일시 기억회로의 데이터를 메모리셀에 기입하는 모우드(기간 T_D)의 펄스 타이밍을 나타낸 도면이다. 제 16 도는 외부로부터 일시 기억회로에 데이터를 기입하는 모우드(기간 T_DW) 및 이 데이터를 일시 기억회로로부터 메모리셀에 기입하는 모우드(기간 T_D)의 펄스 타이밍을 나타낸 도면이다.

제 14 ∼ 16 도를 사용하여, 본 실시예의 설명을 한다. 제 14 도에 있어 참고부호 301 및 302는 기입용 일시 기억회로의 기억소자, 참고부호 331 및 332는 독출용 일시 기억회로의 기억소자로서, 이 예에서는 참고부호 301 및 331을 최하위, 참고부호 302 및 332를 최상위의 비트정보를 대향시켜져 있다.

제어선(303)에는 독출 제어펄스 ø_UO, 기입 제어펄스의 역상펄스 ø_DO, 기입 제어펄스의 역상펄스

및 입력데이터의 최하위 비트정보펄스

가 각 모우드에 따라서 인가된다. 제어선(304)에는 참고 부호 303과 역상(고레벨(high)과 저레벨(low)이 반대)의 펄스가 인가된다. 참고부호 305(306)에도 같은 양상으로

이 각각 인가된다. 제어선(333 또는 334)에는 독출 제어펄스ø_U(ø_U1) 가 인가되며, 또 데이터 출력시에는 메모리로부터의 정보에 따른 비트정보(의 반전)가로서 전송된다. 단 및 은 회로 외부로부터의 입력데이터를 전하는 펄스,

은 회로 외부에의 출력데이타이다.

메모리셀의 정보의 독출은, 기간 T_D1에 행해진다. 제 15 도에 나타낸 바와 같이

및 을 2진 코우드에 따라서 계단파 ø_X와 동기하면서, 순차로 변화시킨다. 한편 메모리셀로부터 독출된 정보는, 센스앰프 출력으로서 나타낸다. 이 예에서는 "1"의 다치 정보(2진 코우드에서 하위를 좌측으로 하여(10))이므로(,) = (H, L)인때 이 고레벨로부터 저레벨로 변화한다(단

고(high),

저(LOW)). 스위치(307)를 도통시키고 참고부호 308을 참고부호 335측에 접속해 놓으면, 기억소자의 축적 노우드(store node)

에는 각각(고,저), (저,고), 고, 저가 축적된다. 이상태를 다음에 B=(HL,LH), A=(H,L)로 나타낸다.

일시기억회로의 데이터를 외부에 출력할때의 파형은, 기간 T_DR(제 15 도)에 나타낸다. 먼저 참고부호 350에 나타낸 바와같이, 제어선(333,334)를 고(high)에 프리차아지(precharge)한다. 다음에 참고부호 351과 같이 열선택펄스 Q_S를 고(high)로 하면 A의 정보에 따라서 참고부호 333 또는 334가 방전된다. 이 예에서는 A=(H,L)이므로, ø_DR1=L, ø_PR1=고(high)이다. 이를 인버어터를 통함으로써 정규의 2진 코우드의 데이터로서 출력한다.

일시기억회로의 데이터를 메로리셀에 재기입할때는 기간 T_D(제 15 도)에 나타낸 바와같은 펄스를 인가한다. 단 스위치(307)는 비도통이며, 참고부호 308은 참고부호 336측에 도통해 놓는다.

를 저(Low)로 하여 기입선(300)을 고(high)에 프리차아지한후, 재어펄스

에 각각 저, 고, 저, 고의 펄스를 부여한다. 이를로 나타내기로 한다.

이 예에서는, 이 최초의 제어펄스가 인가되면, 기억 소자(302)의 축적 노우드 과 제어선(306)이 모드 고(high)이므로, 트랜지스터(321,322)를 통하여 기입선(300)이 방전된다. 즉 제 15 도에 참고부호 401로 나타낸 바와같이 ø_OWt로 T_DO하여 의 기간은 저(Low)가 출력된다. 이하, 위와 동일하게 하여 제어펄스를, 2진 코우드를 반대로 따라서

=(HL,LH), (LH,HL)(HL,HL)과 같이 순차로 인가하다.

의 정보와 제어펄스정보

이 일치하는 제 3 번째만으로는 B와 D의 각 엘레멘트에, "H"가 일치한 것이 없으므로, ø_OWt는 T_D2기간에 참고부호 403으로 나타낸 바와 같이 고(high)가 출력된다. 다른 기간은 B와

의 각 엘레멘트 중에 "H"가 일치한 것이 있으므로, 이에 대응하는 트랜지스터를 통하여, 기입선(300)이 방전되며 또 ø_OWt로서 저(Low)가 출력된다.(401,402,404).

여기서, ø_D1, ø_D1은 메모리 어레이에 인가되는 계단파펄스 ø_X와 동기하여 있으며, 고(high)가 ø_OUt에 나타난 시점에서 기입게이트가 작동하여, 메모리에 기입된 데이터(비트정보)에 대응하는 다치정보(상기에서는 "1")가 메모리셀에 축적된다.

데이터를 외부로부터 기입할 때는, 제 16 도와 같이한다. 단 스위치(307)은 비도통, 참고부호 308은 참고부호 336측에 접속해둔다. 기간 T_DW에 입력데이타가, ø_DW1,ø_DW1으로서 보내진다. 열선택펄스 ø_S를 고(high)로 하여

의 정보를 기억소자내에 취입한다. 이 예에서는

=(H,L)이므로 B=(HL,LH)가 축적된다. 이 정보 B를, 제어펄스

과의 일치 검출에 의하여 메모리셀에 기입하는 과정은 상기의 재기입하는 것과 같다(기간 T_D).

제 14 도에 나타낸 일시 기억회로는 다음과 같은 특징을 갖고 있다. 즉 다치 정보레벨이 M=2_N이었을 때, 기억소자수가 M가 아니고, N에 비례하여 있으며, 다치 레벨수가 많을때도 일시 기억회로가 점유하는 면적은 그다지 커지지 않으며, 다치 기억방식에 의한 고집적화에 적합하다. 또 기입용 블록(310)은 2진 코우드로부터 다치 데이터에의 디코우더, 독출용 블록(311)은 다치데이터로부터 2진 코우드에의엔코우더이므로, 각 열내에서 디코우드, 엔코우드가 되므로, 다치에 대응한 다수의 배선을 일시 기억회로상에 형성할 필요가 없으며, 이 점에서도 고집적화에 적합하다.

또한 본 실시예에 나타낸 바와같이 일시 기억회로를 기입, 독출의 2개의 블록으로 나눔으로써, 데이터의 외부에의 독출을, 열어 드레스펄스 ø_S에 의하여 선택하는 것만으로써 2진 코우드 데이터가 출력되도록 되므로 열방향의 고속 연속 독출이 가능하다.

또 기입용 블록에서는

와 같이 하나의 기억소자 ø에 정반 한쌍의 비트정보를 축적하며, 제어펄스도

과 같이 정반 한쌍의 펄스를 인가함으로써, 기입 2진 코우드의 디코우드와, 메모리셀로부터 독출된 정보의 재기입에 필요한 일치 검출(B와 D의 일치검출)이 같은 회로에서 동시에 실현되어 있다. 즉 통상 일치 검출회로에는 배타론리 합계(Exclusive-OR)를 사용한 복잡한 회로가 필요한데, 상기의 실시예에서는, 축적 노우드에의 스위치 게이트(트렌스퍼 게이트 ; 예를들면 제 14 도 참고부호 323,324)를 포함하여 6개의 트랜지스터에 의하여 기억소자가 실현되므로 일시 기억부의 면적축소에 효과가 크다.

여기서 상기 실시예중, 기억소자내의 축적 노우드, (

은, 이와같은 트랜지스터의 게이트와 소스(또는 드레인)로써된 것이 아니어도, 다른 메모리셀 구조, 예를들면 플립플롭형의 메모리셀 등을 사용할 수도 있다. 단 실시예에 나타난 단순한 구조는 집적도를 높이는 점에서는 가장 유리하다.

또 상기 실시예에서는, 외부와 거래하는 디지털 정보를 2진 코우드에 선택하여, 제어펄스

의 인가순은 2진 코우드 또는 그 반대순에 따랐으나, 이것은 그것에 한정되지 않고, 0,1의 2원의 디지트로써된 코우드(부호)이면 무엇이든지 무방하며, 예를들면 그레이 코우드를 사용할 수도 있다. 그레이 코우드를 사용하면, 다치 정보가 메모리셀내에서 1레벨(1치)에러를 일으킨때에도, 1비트분의 에러분 밖에 안되므로, 주변 회로에서의 수정이 용이하다. 또 제어펄스의 인가순이 예를들면(LLHH), (LHHL)과 같이 H와 L이 각각 한덩어리로 되므로, 제어선의 충방전의 회수가

와 같은 펄스에서는 감소하므로, 소비전력의 저감을 기할 수가 있다.

데이터선 선택회로(6)는, 제 17 도에 나타낸 바와같이 시프트 레지스터(170)를 사용하여 시리얼로 선택하는 방식이다. 물론 시프트 레지스터 대신에 디코우더를 놓고 랜덤하게 선택할 수 있게 할 수도 있으나, 억세스 시간이 긴 메모리이므로, 랜덤 억세스는 블록 단위만으로 하고, 블록내는 시리얼 억세스로 함이 실용적이다. 단 시프트 레지스터에 의한 선택은 데이터선 8본 단위로서, 8본중의 1본은 어드레스신호를

에 의하여 프리디 코우드한 신호

을 만들고(디코우더(172)), 이들 신호와 시프트 레지스터의 출력과의 논리적을 취하여 데이터선의 선택신호로 하고 있다. 따라서 시프트 레지스터에 포함되는 D 플립플롭(171)의 개수는

이다.

이 방법은 모두 시리얼 억세스로 하는 방법에 비하여, D플립플롭을 배치하는 간격이 8배로 되므로, 레이아우트(layout) 설계가 쉬운 이점이 있다. 또 후술의 오정 정회로에 있어서는, 일련의 시리얼 억세스의 대상이 되는 메모리셀을 하나의 정정의 블록으로 하고 있으므로, 동일 블록에 속하는 메모리셀은 서로 데이터선 8본 분이상 떨어져 있으므로, 동시에 착오가 날 확률이 낮은 이점이 있다.

워드선을 선택하기 위한 디코우더(3)는, 종래의 메모리에 사용되고 있는 것과 같은 것이어도 무방하다. 워드드라이버(2)도 종래와 같은 회로이어도 무방하나, 또 제 18 도에 나타낸 회로를 사용할 수도 있다. 이 회로의 특징은 구동용 MOS 트랜지스터로서, n채널 MOS 트랜지스터(131)와 P채널 MOS 트랜지스터(132)와의 방열 접속을 사용하고 있는 점에 있다. 워드선(34)에는 전술과 같이 계단파펄스를 인가하므로 전압이 높을때도 낮을때도 전류 구동 능력이 거의 일정하게 되도록 함이 바람직하다. 상기와 같은 구성으로 하면, 양MOS 트랜지스터의 정수를 조절함으로써 전류 구동 능력을 거의 일정하게 할 수가 있다.

제 19 도에 나타낸 것은, 반도체 다치 기억장치의 계단파 발생회로(17)의 일실시예이다. 도면중 참고부호 1은 메모리 어레이, 참고부호 1150은 인버어터, 참고부호 1055 및 1151∼1153은 인버어터의 부하 트랜지스터의 바이어스회로, 참고부호 1154 및 1155는 워드선 전압을 애널로그 신호 출력과 접지전위로 절환하기 위한 절환회로, 참고부호 1081은 인버어터의 동작점의 초기 설정을 위한 MIS 스위치, 참고부호 1020은 귀환용량, 참고부호 1201∼1204는 구동용량, 참고부호 1205는 용량의 구동회로이다.

제 19 도에 있어서, 참고부호 1050과 1051은 정전류 부하의 인버어터를 구성하고 있다. 트랜지스터(1050)의 드레인( ⓒ점)에 트랜지스터(1140∼1144)로써 구성되는 출력회로(드라이버)를 접속하고, 그 버퍼의 출력(OUT2)을 인버어터의 출력으로 하고 있다. 트랜지스터(1140 및 1141)에 의하여 푸쉬풀의 출력단을, 참고부호 1142∼1144에 의하여 출력단을 바이어스하여 상시 전류를 흘리고, 출력단의 트랜지스터(1140, 1141)가 동시에 비도통으로 되어서 출력이 고임피던스로됨을 방지하고 있다. 즉 참고부호 1140∼1144에 의하여, AB급의 푸쉬풀 드라이버를 구성하고 있다.

이 예에서는, 회로의 출력 진폭을 넓히기 위하여, MIS 트랜지스터의 일부를 트레시홀드(threshold) 치전압이 낮은(저 V_TH) N채널 MIS 트랜지스터(1141,1143)와 PNP형의 바이폴라 트랜지스터(1140,1142)에 의하여 구성되어 있다. 인버어터의 출력 전압을 Vcc로부터 OV로 천이시키는 입력전압 V_IN은, 구동 MIS 트랜지스터의 드레시홀드치전압 V_TH은, 구동 MIS 트랜지스터의 드레시홀드치전압 V_TH근방의 값이 된다. 이 값을 얻기위하여 초기 설정에 있어서는, 인버터의 입력

와 출력 OUT2를, 스위치(1081)를 도통시켜서 단락해 있다. 그후 동작시에는 스위치(1081)를 비도통으로 하여, 인버어터의 입출력 사이에 귀환용량(1020)을, 입력에는 복수의 구동용량(1201∼1204)이 접속된 상태로 된다. 인버어터의 전압 이득(gain)은 충분히 높게 설정되어 있으므로, 출력전압이 변화함에 있어서도 입력전압은 거의 변화하지 않으며,

점은 가상 접지점으로 볼 수 있다. 따라서 출력전압는

로 나타난다. 여기서 C₁는 구동용량(1201∼1204)의 값, C_F는 귀환용량(1020)의 값, ø₀~ø₃는 시프트래지스터(210∼212)의 출력의 상태를 나타낸(0 또는 1)값이다. 이로써 ø₀~ø₃의 상태에 의하여, 이에 대응하는 애널로그 신호 전압을 출력에 얻을 수가 있다.

제 19 도는 5 레벨의 계단파를 부여하는 회로로서, 5값의 정보의 기억을 행하는 메모리에 적용된다. 제 19 도중 참고부호 31이 메모리셀 트랜지스터의 하나에 참고부호 34가 선택한 워드선에 대응해 있다. 프리차아지펄스 ø_P가 Vcc 인때에는, 워드선은 트랜지스터(1156)를 통하여 접지전위에 인하되어, ø_P가 OV인때, 즉 동작상태인 때에는, 드라이버의 출력 OUT2에 접속된다. 귀환용량(1020)의 일단은, 드라이버의 다른 출력단자 OUT1에 접속해 있다. 이와같이 부하를 구동하는 출력단자와 귀환을 거는 출력단자를 나눈 것은, 큰 부하용량을 구동할 때 문제가 되는 출력 전압의 오우버슈트를 방지하기 위함이다. 참고부호 1055 및 1151∼1153에 의하여 구성되는 바이어스회로에 있어서, 참고부호 1151과 1055가, 정전류 부하에 바이어스를 부여하기 위한 것으로서, 참고부호 1152, 1153은 애널로그신호 출력회로가 동작상태에 있지 않을때(가 OV)에 불필요한 전력소비를 피하기 위하여 형성된 스위치이다. 구동 용량의 일단은 공통적으로 인버어터의 입력에 접속되며, 타단은 C-MIS(Complementaly MIS) 인버어터의 출력에 의하여 구동하고 있다. 전원 전압 Vcc가 변동할때에는 안전한 애널로그 출력신호 전압을 얻기 위하여, C-MIS 인버어터의 전원에는 Vcc와는 독립한 전압 래귤레이터(16)에 의하여, 안정화된 전압 V_R1을 부여하도록 되어 있다. 용량(1201∼1204)은 같은 값이되도록 설계되어 있으나, 제작조건등에 의하여 소자치가 오차가 날 수가 있다.

다치 메모리에 있어서는, 독출과 기입을 행하는 전압 레벨(제 21 도중 ①과 ⑨, ②와 ⑧, ③과 ⑦, ④와 ⑥)에 차가 없음이 바람직하므로, 여기서는 상방향 시프트레지스터(1210∼1212)에 의하여 C-MIS 인버어터를 구동하고 있다. 하나의 쌍방향 시프트 레지스터의 회로의 구성예를 제 20 도에 나타낸다. 상승시의 압력 은 상승구동펄스,

에 의하여 개폐되는 MIS 스위치(1160,1161)을 통하여 제 1 단째의 C-MIS 인버어터(1165,1166)의 입력

에 접속된다. 같은 양상으로, 하강시의 입력 D₂는 하강 구동펄스,

에 의하여 개폐되는 MIS 스위치(1162, 1163)를 통하여 에 접속된다. 또 상승, 하강의 공통구동펄스

에 의하여 개폐되는 MIS 스위치(1168, 1169)는 제 1 단째의 C-MIS 인버어터의출력과 제 2 단째의 C-MIS 인버너터와의 사이에 접속되어 있다.

4개의 쌍방향 시프트래지스터(1207, 1210∼1212)는 제 19 도에 나타낸 바와같이 접속된다. 이로써 상승시에는 Q₀∼Q₃의 순으로 OV로부터 V_RI로부터 OV에의 전압의 천이가 생긴다. 또 하강시에는, 이와 반대로 Q₀∼Q₃의 순으로 V_R1로부터 OV에의 전압의 천이가 생긴다. 이와같이 상승시와 하강시의 시프트의 방향을 반대로 함으로써, 구동 용량 사이에 오차가 있어도, 독출시와 기입시의 전압을 일치시킬 수가 있다.

이 예에서는, 구동 용량을 디지털 신호에 의하여 구동하지 않고, 시프트레지스터의 출력에 의하여 구동하고 있는데, 이는 디지털 신호에의하여 구동하는 경우에 발생하기 쉬운 출력의 노치를 방지하기 위함이다. 노치란 디지털 신호의 내용이 절환될 때 각 디지트 사이에 변화의 타이밍의 오차가 판명될 경우, 과도적으로 변화전후의 애너로그신호 전압 범위를 넘은 출력 전압이 발생하는 것이다.

제 21 도에는 본 실시예에 있어서의 구동 펄스와

점의 전압 및 워드선(34)상에서 관측되는 애널로그신호출력 ø_X의 파형을 나타낸다. 시각 t30에 있어서, ø_E펄스를 OV로 Vcc부터로 하여 애널록신호 발생회로를 초기 설정 상태로 한다. 이때 ø_P펄스는 Vcc레벨로 유지되어 있으므로, MIS 스위치(1081)는 도통상태이며, OUT1, OUT2 및

점의 전압은 드레시홀드치 전압 V_TH(1170)가지 상승한다. 그후 시각 t31에 있어서, ø_P펄스를 OV로 하고 MIS 스위치(1081)를 닫아서 동작 상태로 한다. 이때 동시에, 워드선에 V_TH의 전압이 출력된다. 메모리셀 트랜지스터(31)의 V_TH와, 애널로그신호발생회로의 인버어터의 구동트랜지스터(1050)의 V_TH를 거의 같게함으로써(그러기 위하여는 참고부호 1050으로서 참고부호 31과 채널폭, 채널 길이등이 동일한 트랜지스터를 필요한 갯수만큼 병렬 접속한 것을 사용한다), 메모리셀로부터 신호를 독출할때에 필요로 하는 워드선의 제 1 스텝을 자동적으로 얻을 수가 있다. 그후, ø_XU펄스와 ø_X2펄스를 교대로 4회 인가하면 펄스의 상승(예를들면 시각 t32)에 동기하여, Q₀~Q₃에 OV로 부터 V_R1로 천이하는 구동펄스가 생기며, 그 결과 출력 ø_X로서 4단계(② ∼⑤)의 상승계단파 펄스를 얻는다. 같은 양상으로 메모리셀에의 기입시에는, ø_XP펄스와 ø_X2펄스의 상승(예를들면 시각 t34)에 동기하여 Q₃∼Q₀에 V_R1→OV로 천이하는 구동펄스가 생겨서, 출력 ø_X로서 4단계(⑥∼⑨)의 하강 계단파 펄스를 얻는다.

본 회로는, 비교적 간단한 구성이면서, 증폭단이 인버어터단이므로 귀환 회로의 위상 여유가 크며, 그리고 출력단은 AB급의 푸쉬풀 드라이버로 하고 있으므로, 오우버슈트가 없으며, 고속 세트링이라는 특징이 있다.

또한 애널로그 전압의 발생에 용량을 사용하고 있으므로, 저항 스트링을 사용한 D/A 콘버어터 등에 비하여, 저소비 전력이며, 그리고 칩의 점유 면적이 적으므로, 애널로그/디지탈을 동시에 하나의 칩에 집적하여 콜팩트한 시스템을 구성할때에 유효한 수단으로 된다.

다음에, 본 메모리의 오정정기능에 대하여 설명한다. 본 메모리는 소프트에러 대책으로 오정정 부호(이하 ECC라 약칭한다에 의한 정정기능을 갖는다. ECC로서는 다원 단축화 순회부호를 사용한다. 이는 다음과 같은 특징이 있다.

(가) 메모리셀 1개에 q치 log₂q비트)의 정보를 축적하므로, log₂q비트의 정보가 동시에 착오를 일으킬 가능성이 크다. 이에 대하여 ECC로서 다중 오정정 부호를 사용(예를들면 q=8이면 2중 오정정 부호를 사용)하는 방법도 있으나, 다원(q원) 부호를 사용하여 q비트의 정보를 모아서 하나의 심볼로서 취급하는 편이 검사비트용 메모리셀 수가 적으므로 바람직하다.

(나) 부호화 복호는 순회 부호의 설정을 이용하여 귀환시프트래지스터회로를 사용하여 시리얼로 행한다. 이로써 부호화 복호회로의 규모를 작게할 수가 있다.

즉 다원 단축 순회부호를 사용하면, 오정정기능의 도입에 의한 면적의 증가를 대단히 작게 할 수가 있으므로, 고집적성을 잃지않고 신뢰성이 높은 반도체 메모리를 만들 수가 있다.

다음에 ECC의 일례를 나타낸다. 이는 ø=16, 정보점소 k=123(즉 정보비트는 4 x 128 - 512)의 예이다. 먼저

G(X) = (X + 1)( X²+ X +r¹⁴)

= X³+r³X ++W⁴

을 생성 다항식으로 하는 16원 순회 부호를 고려한다( r는 위수 16의 유한체 GF(16)의 원시원, r⁴+ R + 1 = 0) 이 부호는 부호 길이 255, 정ㅂ보점수 252, 검사점수 3인데, 단축화하여 부호길이 n = 131, 정보점수 k = 128, 검사점수 m = 3으로 한다.

부호화 복호화로 (21)를 제 22 도에 나타낸다. 도면중 참고부호 140이 귀환시프트래지스터 회로로서, 4개의 플립플롭(141, 142, 143)에 의하여 각각 하나의 16원 심볼을 기억한다. 참고부호 144와 145는 각가 r³및 r¹⁴에 의한 승산회로로서, 입력심볼에 r³또는 r¹⁴을 곱한 심볼을 출력하는 회로이다. 단자 d_1m0∼d_1m3은 입력버퍼(23)에, d_out0∼d_out3는 출력버퍼(24)에, dR0∼dR3 및 d_W0∼d_W3는 일시 기억회로(5)에 각각 접속되어 있다. 참고부호 141, 142, 143에 각가 C₀, C₁, C₂의 심볼이 기억되어 있는 상태에서 시프트펄스를 인가했을 때 새로이 참고부호 141, 142, 143에 기억되는 심볼을 각각 C₀', C₁', C₂'로 하면, ø_EC2이 논리 0,가 논리 1인때에는, C₂'+C₁'X+C₀'=x{(C₂+din)X₂+C₁X+C₀}(mod G(X))의 관계가, ø_EC1이 논리 1인때에는, C₂'X²+C₁' X +C₀'=X{(C₂+din)X2+C₁X+C₀}+dR mod G(X))의 관계가 성립한다. 여기서,din, dR은 각각 d_in0∼d_in3, d_R0~d_R3로부터 입력되는 16원 심볼이다. 그리고 ø_EC2가 논리 0인때에는 상기의 연산은 행해지지 않으며, 단지 시프트될 뿐이다.

참고부호 150은에 X¹²⁴의한 승산회로이다. 즉 입력단자(151, 152, 153)으로부터 들어오는 16원 심볼을 각각 C₀, C₁, C₂, 출력단자(154, 155, 156)으로부터 나가는 16원 심볼을 각각 P₀, P₁, P₂로 하면, P₂X²+P₁X +P₀=X¹²⁴(C₂X₂+C₁X +C₀)(mod G(X))의 관계가 성립한다.

다음에 이 회로의 동작을 설명한다. 기입대에는, 먼저 제어신호, ø_EC1을 논리 0, ø_EC2를 논리 1, 셀렉터를 단자 A가 선택되는 상태로 하여 d_in0∼d_in3으로부터 입력 데이터 a₁₃₀, a₁₂₉…a₃를 넣으면서 귀환 시프트래지스터 회로를 128회 시프트한다(이때 d_W0∼d_W3에는 입력 데이터가 그대로 나온다). 이 시점에서 참고부호 141, 142, 143에는 각각 생성된 검사 비트 a₀, a₁, a₂가 들어있다. 이 검사비트는 A(X) =a₁₃₀X¹³⁰+X₁₂₉X¹²⁹+…+a₃X³을 G(X)로 나눈 잉여 R(x) =a₂X²+a₁X+a₀의 계수이다. 다음에, ø_EC1, ø_EC2를 동시에 논리 0, 셀렉터를 단자 B가 선택되 상태로 하여 3회 시프트하여 a₂, a₁, a₀를 순으로 인출한다.

독출시에는, 먼저 신드롬을 계산한다. 독출된 데이터(검사비트를 포함한다) b₁₃₀, b₁₂₉…b₀를 d_R0∼d_R3로부터 넣으면서 귀환 시프트래지스터회로를 131회 시프트한다. 이 시점에서 참고부호 141, 142, 143에는 각각 생성된 신드롬 S₀, S₁, S₂가 들어 있다. 이 신드롬은 B(x) =B₁₃₀X¹³⁰+b₁₂₉X¹²⁹+…b, X+b₀을 G(x)로 나눈 잉여 S(x) =S₂X²+S₁X+S₀의 계수이다. 만약에 착오가 없으면 S(x) = 0이지만, bi에 e의 착오가 있을때에는 S(x) = e·X¹(mod G(X))로 된다. 다음에 ø_EC1논리 0, ø_EC2를 논리 1, 셀렉터를 단자 C가 선택되는 상태로하여 재차 b₁₃₀, b₁₂₉…b₀를 d_R0∼d_R3로부터 넣으면서 귀화 시프터래지스터회로를 131회 시프트 한다. 시프트래지스터의 내용은 (131-i)회 째에는 S(x)·X^131-1(mod G(x))로 되며, X¹²⁴에 의한 승산회로(150)의 출력은 e ·X¹³¹·X¹²⁴= e·X²⁵⁵= e(mod G(x))로 되며, x 및 X²의 계수(155 및 156)가 0으로 되어, 정수항(154)이 오패턴 e와 같아진다. 따라서 참고부호 155 및 156이 0이 되었음을 검출하며, 이 시점에서 참고부호 154를 사용하여 독출 데이터를 정정한다. 도면의 참고부호 160이 정정을 행하는 회로이다.

이 회로에 있어, X¹²⁴에 의한 승산회로(150)를 형성하는 이점은 다음과 같다. 참고부호 150을 형성하지 않고 입력(151, 152, 153)을 출력(154, 155, 156)에 직결했다고 가정하면, 신드롬 생성과 정정과의 사이에 귀환 시프트래지스터 회로를 124회 시프트해 두지 않으면 안된다. 즉 신드롬에 X¹²⁴를 승한 결과 S(x)·X¹²⁴= e·X·X¹²⁴=e·X·X¹²⁴=e·X²⁵⁵(mod G(x))을 미리 구해놓고, 그후 다시 (131-i)회 시프트 시에 비로소 e·X¹²⁴⁺¹·X^131-1= e·X²⁵⁵= e(mod G(x))로 된다. 따라서 시프트의 회수가 124회 여분으로 필요하게 된다(이는 부호길이 255의 순회 부호를 124점 단축화 하였기 때문이다). X¹²⁴에 의한 승산회로를 형성해 놓으면 그와같은 필요는 없으므로 정정에 요하는 시간을 단축할 수가 없다.

다음에 결합구제회로(22)에 대하여 설명한다. 이 회로는, 결함이 있는 데이터선을 예비 데이터선으로 치환하는 것이다. 데이터선은 전술한 바와같이 시리얼로 선택되므로, 종래의 랜덤 억세스를 전제로한 결함 구제의 수법은 적용할 수 있다. 또 본 실시예에서는 형성하고 있지 않으나, 워드선의 결함구제회로(워드선은 랜덤으로 억세스할 수 있으므로, 종래의 수법이 적용된다)를 형성할 수도 있다. 결함구제회로를 형성함으로써 면적의 증가는 극히 작게할 수가 있으므로, 고집적 성을 잃지 않고 수율을 향상시켜서, 원가를 낮출 수가 있다.

다음에 본 메모리의 동작 타이밍에 대하여, 제 23 도에 따라 설명한다. 본 메모리는, 칩 셀렉트 신호

및 데이터 전송 신호

에 의하여 제어된다. 또

의 인가를 요구하는 데이터 전송요구신호

을 내는 단자를 갖는다.

본 메모리는

의 강하에 의하여 어드레스 신호 Ai 및 라이트엔에이블 신호를

취입한다. 다음에 독출 또는 기입의 준비가 완료했을때에, 신호

을 강하한다.

은

가 인가되면 고레벨로 되돌아간다. 독출(제 23 도 (a)), 기입(제 23 도 (b)), 은의 인가에 동기하여 행한다. 전술한 바와같이, 1회의

인가마다, 2 Log₂q비트씩 독출 또는 기입을 행하며, 또의 인가회수는

회이므로, 계

비트의 데이터가 일련의 독출, 기입의 대상이 된다.

여기서 데이터 전송요구 신호

을 내는 이점은 다음과 같다. 메모리 셀렉터로부터 다치 정보를 독출하여 일시기억회로에 넣기까지에는, 전술한 바와같이 계단파펄스를 순차로 상승시켜서 각회마다 센스회로를 구동하지 않으면 안되며, 또 센스회로에 BCT 앰프를 사용하였으므로 시간이 걸린다. 또 독출때에는 오정정을 위한 신드롬 생성이 필요하지만, 기입시에는 필요하지 않으므로,

의 인가가 가능할때까지의 시간은 독출과 기입에 있어서 다르다. 또한

인가시에는 후술의 리프레쉬사이클 실시중인때에는, 종료할때까지 기다리지 않으면 안된다. 이와같이

를 인가하고 나서

가 인가가 가능하게 될 때까지의 시간이 길고, 뿐만 아니라 일정하지 않으므로,

이 없으면 유저가 사용하기 힘든 메모리로 된다.

이 있으면, 유저는

이 나온 것을 검출하여

를

회 인가하면 되므로, 시간이 일정하지 않음은 특별히 의식할 필요가 없게 된다.

다음에, 상기 타이밍을 실현하기 위한 타이밍 발생회로에 대하여 설명한다.

본 메모리는 4개의 타이밍 발생회로(12,13,14,15)를 갖고 있다. 참고부호 12는 다치 정보를 메모리셀로부터 독출할 때 필요한 타이밍 신호를, 참고부호 13은

에 의한 데이터 전송과 오정정에 필요한 타이밍 신호를, 참고부호 14는 다치정보를 메모리셀에 기입할 때 필요한 타이밍 신호를 각각 발생한다. 참고부호 15는 참고부호 12∼14의 통괄을 행한다.

가 인가되면, 제 4 의 타이밍 발생회로(15)는 먼저 어드레스 버퍼(10) 및 WE 버퍼(11)를 구동하는 신호 ø_AB1, ø_AB2을 발생한다. 다음에 현재 리프레쉬 사이클 실행중인지 아닌지를 판정하여, 실행중이 아니라면(RFSH가 저레벨) 즉시, 실행중이면(RFSH가 고레벨) 종료할때까지 기다려서 신호 CSO을 발생하여, 전하 전송형 증폭기의 초기 설정(제 10 도 (B-1))등 각 회로의 초기 설정을 행한다. 초기 설정이 종료하면 신호CS1을 발생하고, 제 1 의 타이밍 발생회로(12)를 기동한다.

제 1 타이밍 발생회로(12)는, 다치정보를 메모리셀로부터 독출하여 일시 기억회로(5)에 격납하기 위하여, 계단파발생회로(17), 센스회로(4). 일시 기억회로를 구동하는 타이밍 신호를 발생하는 회로이다. 회로 구성을 제 25 도에 나타낸다. 도면중 참고부호 161은 지연회로군, 참고부호 162는 조합논리회로, 참고부호 163은 카운터, 참고부호 164는 플립플롭이다. 기동 신호 CS1이 고레벨로 되면, 지연회로군(161)과 NOR 게이트(165)가 링오실 레이터로 되어서 발진을 시작한다. 지연회로군(161)은 입력신호 ADO로부터 필요한 시간만큼 지연한 신호 AD₁∼AD₉을 만든다. 조합 논리회로(162)는, 이들 신호로부터 필요한 타이밍 신호(166)를 만든다.

신호의 하나에 의하여 카운터(163)를 구동하여, 신호를 발생한 회수를 센다. 카운터의 출력이 ø(또는 ø-1)로 되었을 때, 즉 ø회 신호를 발생했을 때, 플립플롭이 세트되어 신호 CS2가 상승한다. CS2는 발진을 정지시킴과 동시에, 제 4 의 타이밍 펄스(15)에 동작종료를 알린다.

이 타이밍 발생회로의 특징은, 신호의 타이밍은 저연회로군(161)에 의하여, 포맷(format)은 조합논리회로(162)에 의하여 각각 독립하에 설정할 수 있으므로, 인버어터 열에 의한 회로에 비하여 다양한 타이밍 신호가 발생할 수 있는 점이다. 또 카운터의 값에 의하여 신호의 발생을 제어(예를들면 최초의 1회만은 특정의 신호를 내지 않도록 한다)함도 용이하게 할 수 있다.

다음의 제 4 타이밍 발생회로(15)는, 신호CS3을 내어서 제 2 의 타이밍 발생회로(13)을 기동한다.

제 2 의 타이밍 발생회로(13)는, 데이터 전송을 행하기 위하여, 데이터선 선택회로(6), 부호화. 복호회로(21), 결함구제회로(22), 입력 버퍼(23), 출력 버퍼(24)를 구동하는 타이밍 신호를 발생한다. 회로 구성을 제 26 도에 나타낸다. 이는 제 25 도와 거의 같은 구성이지만, 지연회로(171)의 입력회로 DTO로서,

와 DT₄를 각 스위치에(177)에 의하여 절환하도록 되어 있다. 이는 다음의 이유에 의한다. 전술의 오정정의 부호화, 복호회로의 동작은,

에 동기하여 동작하는 부분(입력 데이터의 취업 및 정정된 데이터의 출력)과,

의 인가 없이 움직이는 부분(신드롬의 생성등)이 있다.따라서 전자의 경우에는

가, 후자의 경우에는가(이 경우에는 링오실레이터로 된다) 지연회로군(171)의 입력 신호로 되도록 한다. 이 절환은 카운터(173)의 출력에 의하여 스위치(177)를 제어함으로써 행한다.

또 데이터 전송요구 신호

을 발생함과 동시에, 이 회로의 역할의 하나이다.

발생의 타이밍은, 가입의 경우에는 기동신호 CS3를 받은직후, 독출의 경우에는 신드롬의 생성이 완료했을때이다.

은 최초의 의 인가에 의하여 리세트된다.

타이밍 신호의 발생이 종료하면, 이 회로는 신호CS4를 내어서, 제 4 의 타이밍 발생회로(15)에 동작종료를 알린다.

다음에 제 4 의 타이밍 발생회로(15)는, 신호 CS5를 내어서 제 3 의 타이밍 발생회로(14)를 기동한다. 제 3 의 타이밍 발생회로(14)는, 일시 기억회로(5)에 기억 되어 있는 정보를 다치 정보로 변환하여 메모리셀에 기입하기 위하여, 일시 기억회로(5)를 구동하는 타이밍 신호를 발생한다. 회로 구성은 제 25 도와 같은 것으로써 실현할 수 있으므로, 상세한 설명은 생략한다.

이 회로는 타이밍 신호의 발생이 종료하면, 신호 CS6을 내어서, 제 4 의 타이밍 발생회로(15)에 동작종료를 알린다.

제 4 의 타이밍 발생회로(15)는 그후, 후처리를 행한후, 신호 CS7을 상승시킨다. 이로써 CS0∼CS7의 순으로 리세트되어, 사이클이 종료한다.

다음에 소자 구조에 대하여 설명한다.

제 27 도는 구체적인 단면구조를 나타낸 실시예이다.

도면중 참고부호 180은 P⁺층, 참고부호 181은 p에 피층(p-type epitaxial grown layer), 참고부호 182는 n 웰(n-type well diffused layer), 참고부호 183 및 184는 n⁺확산층(highly doped n-type diffusion layer), 참고부호 185 및 186은 P⁺확산층, 참고부호 187은 제 1 층 게이트, 참고부호 188은 제 2 층 게이트, 참고부호 189는 A₁배선, 참고부호 190은 소자분리영역(isolation region), 참고부호 191은 제 1 층 게이트 배화막(gate insulation film), 참고부호 192는 제 2 층 게이트 산화막, 참고부호 193 및 194는 층간 절연막, 참고부호 195는 본딩와이어 이다. 참고부호 196은 메모리 어레이부, 참고부호 197은 주변회로부, 참고부호 198이 입력회로부이다.

이 소자구조의 한가지 특징은, p/P⁺에 피기판을 사용하여, 기판을 접지한 것이다. 전술과 같이 기판의 전위가 변동하면 오동작의 원인이 되므로, 기판의 임피던스는 가급적 낮게 함이 바람직하다.

그러기 위하여는, 기판의 전위를 기판전압 발생회로와 같은 회로에 의하여 부여하는 것보다는, 임피던스가 낮은 전원(여기서는 접지)에 접속하는 편이 좋다.

또 에피기판을 사용함도, 기판의 임피던스 저감에 유효하다.

이 소자구조의 다른 특징은, 메모리 어레이부와 주변 회로부와의 사이 및 주변화로와 입력회로부와의 사이에 n웰을 형성하여 이에 정의 전압에 의하여 바이어스한 점이다. 이는 소수 캐리어(여기서는 전자)가 메모리 어레이 내에 침입하여 메모리 어레이의 축적 용량에 도달하여, 기억되어 있는 정보를 유실시킴을 방지하기 위함이다. 이 소수 캐리어는, 참고부호 200, 201에 나타낸 바와같이, 주변회로부나 입력 회로부의 MOS 트랜지스터로부터 발생하는 것과, 참고부호 202와 같이 입력단자로부터 발생하는 (입력 전압에 언더슈트가 있으면, n⁺- p기판 사이의 접합이 순방향으로 된다)것이었다.

메모리 어레이의 주변을 바이어스된 n웰로 둘러싸 놓으면, 거기에 포텐셜한 산이 생겨서, 소수 캐리어의 침입을 방지할 수가 있다. 또 입력회로부는 특히 소수 캐리어 발생의 가능성이 크므로, 그 주변을 n웰로 둘러싸서 발생한 캐리어가 확산함을 방지함이 효과적이다. 특히 도면과 같이 에피기판을 사용한 경우에는, n웰을 바이어스함으로써 형성된 공핍층(203)이 P⁺층에 달하도록 함으로써 소수 캐리어의 침입을 완전히 방지할 수 있으므로, 효과가 크다.

그리고 이 n웰은, 통상의 CMOS 프로세스에 의하여 만들수가 있으며, 특별한 공정은 필요치 않다.

제 28 도는 이 소자구조를 4매트 구성의 메모리에 적용한 경우의 평면 구성을 나타낸 실시예이다.

n웰(182)은, 메모리 어레이부(196)의 주위 및 입력 회로부(198)와 다른 부분과의 사이에 형성되어 있다. 또 동일기판상에 디지털 회로와, 애널로그 회로(예를들면 전술의 계단파 발생회로)가 혼재하므로, 애널로그 회로부(199)의 주변을 n웰로 둘러싸 있다. 도면에는 나타내고 있지 않으나, 달리 고임피던스의 노우드를 갖는 회로, 예를들면 전술의 일시 기억회로의 주위를 n웰로 둘러쌀 수도 있다.

다음에 전압 레귤레이터(16)에 대하여 설명한다.

제 29 도는 본 발명에 관한 일실시예의 회로 구성도, 제 30 도는 제 29도에 나타낸 회로의 동작 파형도이다.

제 29 도에 있어서, 참고부호 2950은 기준 전압원, 참고부호 2951은 차동 증폭기, 참고부호 2952는 평활용량, 참고부호 2954 및 2955는 전류 버퍼, 참고부호 2956은 분압기이며, 또한 전류 버퍼는 예를들면 참고부호 2957의 N채널 MIS 트랜지스터와, 참고부호 2958의 p채널 MIS 트랜지스터로써된 푸쉬풀 회로와, 바이어스 수단으로서 참고부호 2959의 전압원으로써 구성되어 있다. 또한 분압기는, 예를들면 저항(MIS 트랜지스터등의 부하소자(2960, 2961)에 의하여 구성되어있다.

전류 버퍼를 구성하는 전압원 (2959)의 전압치를 N채널과 P채널 MIS 트랜지스터의 게이트 드레시홀드치 전압의 합계보다도 크게 선택하여, 푸쉬풀 회로에 상시 전류를 흘리도록 한다. 이로써 전류 버퍼의 입력(단자 ⓒ)의 전압으로부터 N채널 MIS 트랜지스터(2957)의 드레시홀드치 전압 V_TH를 치인한 값이 단자

에 출력되어 있다. 분압기 (2956)의 분압비를 1/n(n〉1), 기준 전압치를 V_R)로 하면, 단자 ⓑ및 단자 ⓒ의 전압은 각각

로 나타낸다. 따라서 부하회로 (292)(294, 295 : CMOS드라이버, 293 : 부하용량)를 구동하는 전류 버퍼 (2955)로서, 참고부호 2954와 동종의 것을 사용함으로써 단자

에 출력되는 부하공전 전압을

과, 기준전압에 비례한 값으로 할 수가 있다.

제 30 도는 부하회로가 동작할때의 각부의 동작 파형도이다. 시각 t0 클록 ø가 고(high)로 되면, 부하용량의 전압이 접지 전압으로 된다. 시각 t1으로써 클록 ø가 저(Low)로 되면, 부하용량은 트랜지스터(294)를 통하여 충전된다. 이때의 부하 용량단

의 전압의 상승 특성은, 트랜지스터(2962)의 전류 특성에 의하여 지배된다.

일반적으로, 트랜지스터에 흘리는 전류치가 같다면, 트랜지스터를 서브드레시홀드(subthreshold) 영역에서 동작 시켰을 때, 트랜지스터의 전달 콘덕턴스는 최대로 되어, 큰 부하 구동능력을 얻을 수가 있다. 따라서, 트랜지스터(2962, 2963)의 채널 폭을 어느정도 크게 하여 설정한 바이어스 전류로서는 서브 드레시홀드 영역에서 동작하게 한다.

먼저, 맨 처음에 트랜지스터(2962)의 게이트 . 소스사이의 용량 결합에 의한 단자 c에서의 전압 변동을 무시한 경우의 회로의 응답 특성에 대하여 설명한다.

이때의 세트링 시간 t_set는, 부하 용량의 값을, C_L직류 바이어스 전류를 I로 하여

로 산출할 수 있다. 여기서, 세트링 시간을 전압이 최종적인 안정화 전압의

± 1mV 이내에 들어올때까지의 시간으로 정의하고 있다.

또 트랜지스터의 서브드레시홀드 계수 α(트랜지스터에 흐르는 전류를 1단 변화시키는데 요하는 게이트. 소스 사이에 가하는 전압진폭)를 0.1V/디케이드(decade)로 가정하고 있다. 예를들면 부하 용량의 값으로서 10, P_F바이어스 전류의 값으로서 10μA를 부여했을때에는, 세트링 시간 t_SET≒100ns로서 극히 고속으로 응답한다. 낮은 소비 전력으로 고속의 응답을 겨냥할 경우 칩상의 다른 회로와의 정합성을 고려하여, I/C_L의 값은 5X10⁵∼5X10⁷으로 함이 현실적이다.

또 전류버퍼로서 푸쉬풀 회로를 사용하고 있으므로, 상기한 부방향의 전압 변동에 대한 것과 같이 정방향의 전압 변동에 대하여도, 고속으로 응답하여, 안정화 전압으로 수속시킬 수가 있다. 따라서 내잡음성의 면에서도 뛰어난 것이라고 볼수 있다.

그리고, 부하용량을 충전할때에, 전압 안정화 회로의 출력(단자

)의 전압은, 과도적으로 감소하는데, 이에 수반하는 트랜지스터(2962)의 게이트. 소스사이의 용량 결합에 의하야, 단자

의 전압도 과도적으로 감소한다. 기준전압(2950)의 전류 공급능력은 적으므로,

점의 전압은, 재차 용량 결합에 의하여,

점의 전압의 상승에 수반하여 회복한다. 전류버퍼를 고속으로 동작시키기 위하여는, 트랜지스터(2962)의 게이트. 소스 사이 전압(단자

와

의 전압차)을 가급적으로 크게함이 바람직하며, 그러기 위하여는, 단자

의 과도적인 전압의 변동을 가급적으로 작게함이 필요하다. 본 발명에서는, 평활용량(2952)를 형성함으로써, 이를 실현하고 있다. 트랜지스터(2962)의 이득(gain) 정수를 β, 게이트 : 소스 사이 용량을 C_GS, 평활용량을 C_R로 하면, 전압안정화 회로의 출력전압의 응답을 나타낸 시정수는

로 나타낸다. 따라서, C_R을 C_GS에 비하여 충분히 큰 값으로 함으로써, 고속의 응답을 확보할 수가 있다.

C_GS는 트랜지스터(2962)의 게이트 용량 C_G의 약 1/3정도이므로 C_R의 C_G의에 대한 비 C_R/C_G는 0.3보다도 큰 값으로 할 필요가 있다. 전압 안정화 회로에 점하는 평활용량 부분의 점하는 비율을 고려하면 C_R/C_G의 값은 0,5∼50으로 함이 현실적이다.

또 이와같이 단자

에 평활용량을 형성하여 전압변동을 함으로써, 하나의 기준 전압원에 복수의 전류버퍼를 형성하여 복수의 부하를 구동함도 가능하게 된다.

즉 하나의 부하를 충전할때는, 다른 부하의 전압이 동시에 저하함을 방지할 수가 있다.

제 31 도는 제 29 도에 나타낸 본 발명의 일실시의 보다 구체적인 회로 모식도이다.

도면중 참고부호 3151은 차동증폭기, 참고부호 3175, 3176, 3177은 전류버퍼, 참고부호 3178, 3179는 부하, 참고부호 3185,는 평활용량이다.

전류버퍼는, n채널의 MIS 트랜지스터(3180)과 p채널의 MIS 트랜지스터(3181)로써 된 푸쉬풀 회로와, MIS 트랜지스터(3182, 3183)와 정전류원(3184)로써된 바이어스 수단에 의하여 구성되어 있다. 푸쉬풀 회로에 직류의 바이어스 전류를 흘리기 위해서는, 트랜지스터(3180, 3181)의 게이트의 사이에 각각의 드래시홀드치 전압의 절대치의 합계와 같은 전압을 인가할 필요가 있다. 본 발명에서는, 트랜지스터(3182)에 의한 소스플로우어 회로를 사용하여, 그 부하를 다이오드 접속(게이트와 드레인을 접속)된 p채널 MIS 트랜지스터로 함으로써 트랜지스터(3181)의 게이트에 소정의 전압을 인가하도록 되어 있다. 트랜지스터(3180, 3182)의 채널길이가 같으며, 그 채널폭의 비가 n이며, 같은 양상으로 트랜지스터(3181 과 3183)의 채널길이가 같고, 그 채널폭의 비를 n으로 한다. 또 정전류원(3184)의 전류치를 I_R로 하면, 푸쉬풀 회로에 흐르는 직류 바이어스전류 I는

I_R

로 된다. 따라서 구동하는 부하용량의 값에 대하여, 이 n의 값을 적당히 선정함으로써, 필요한 속도성능을 얻을 수가 있다.

또 이 발명에서는, 평활용량으로서 MIS 트랜지스터의 게이트 용량을 사용하고 있다. 이로써, 작은 면적에서 큰 용량을 효율적으로 얻을 수가 있다.

한편 제 31 도중, 기준 전압원(3100)은 밴드 갭 기준전압 발생기이다. 또 차동증폭기에 있어서, 참고부호 3191은 정전류원, 참고부호 3192는 비반전입력, 참고부호 3193은 반전입력이다.

일반적으로, MIS 집적회로 또는 바이폴라 집적회로를 불문하고, 가장 온도안정성이 뛰어난 기준전압 발생기는 밴드 갭 기준전압 발생기이다. 그 안정화 전압은 실온(25℃ = 298K)에 있어, 약 1.26V이다. 본 예에서는, 이 기준전압 발생기를 사용하여, 또 1/3의 분압기를 사용하여, 전류버퍼의 출력에, 밴드 갭 기준전압 1.26V의 3배, 즉 3.78V의 전압을 얻고 있다. MIS-LSI에 있어서, 가장 많이 사용되는 전원전압 5V이내의 전압으로서 가급적으로 높은 안정화 전압으로서, 4V 전후의 값이 회로 동작상 적합하다. 분압비로서는, 여기에 나타낸 1/3이외에도, 예를들면 확산층 저항등을 사용함으로써, 임의의 값을 얻을 수 있다. 단 예를들면 확산층의 층저항은 일반적으로 낮으므로 높은 저항치를 얻기 위해서는, 큰 면적을 점해버린다. 따라서 본 예와 같이 정수분의 1의 비의 경우에는, MIS 트랜지스터를 사용함이 면적 효율의 점에서 바람직하다. 그 이유는, MIS 트랜지스터의 채널 저항은 높기 때문이다. 같은 게이트길이, 게이트폭을 갖는 MIS 트랜지스터를 사용하면 정수분의 1의 분압비를 용이하게 얻을 수가 있다. 또 이때, 본 예와같이 분압기를 구성하는 각 드랜지스터의 기판을 분리하여, 소스에 접속함으로써 기판 바이어스 효과의 영향을 받지 않고, 보다 정확한 분압비를 얻을 수가 있다. 이와같은 기판의 분리는, N웰의 C-MIS 집적회로에 의하여, 웰을 분리하여 p채널의 MIS 트랜지스터를 구성하면 된다. 또 같이 p웰의 C-MIS 집적회로에서는, 분압기를 N채널의 MIS 트랜지스터에 의하여 구성하면 된다.

전류버퍼(3175, 3176, 3177)의 특성이 갖춰져 있으면, 부하(3178, 3179)에는, 3.78V가 공급된다.

또 본 발명에서는, 접지전압의 배선을, 정상전류만을 흘리는 참고부호 3172와 스위칭시에 전류를 흘리는 참고부호 3173으로 나누어 있다. 이로써 부하의 스위칭 동작에 수반하여 접지 배선에 전류가 흐르며, 접지배선의 전압이 상승하므로 안정화 전압이 변동하는 현상을 방지할 수가 있다.

제 32 도는, 본 발명 제 25 도, 제 26 도에서의 지연회로의 일실시예를 나타낸 도면이다. 도면중 참고부호 3260∼3262는 NMOS 트랜지스터, 참고부호 3263∼3265는 PMOS 트랜지스터, 참고부호 3266, 3267은 각각 저항소자로서의 NMOS, PMOS 트랜지스터, 참고부호 3268, 3269는 용량소자로서의 NMOS, PMOS 트랜지스터, 참고부호3270, 3271은 각각 출력단의 NMOS, PMOS 트랜지스터의 게이트 노우드, 참고부호 3272는 입력, 참고부호 3273은 출력이다.

제 33 도는, 제 32 도에서 나타낸 지연회로의 각 노우드의 전압파형을 나타낸 것이다. 도면중의 번호는, 제 32 도의 각 노우드 번호에 대응해 있다. 제 33 도에 나타낸 펄스의 상승의 지연(3374)과 강하의 지연(3375)의 각각의 설정 방법을 다음에 설명한다.

먼저 상승의 지연은, 제 3 반전 게이트 Ⅲ의 PMOS 트랜지스터의 게이트(3271)의 노우드 전압이, 이 PMOS 트랜지스터의 드레시홀드 전압 이하로 될 때까지의 지연에 의하여 설정할 수 있다. 이 지연은 NMOS 트랜지스터(3266)의 채널 저항과 PMOS 트랜지스터(3269)의 게이트 용량과의 시정수에 의하여 제어되는 NMOS 트랜지스터(3260)를 통한 노우드(3271)의 "고(high)"로부터 "저(Low)"에의 방전시간에 의하여 만들어진다. 한편 강하의 지연은, 제 3 반전 게이트 Ⅲ의 NMOS 트랜지스터의 게이트(3270)의 노우드 전압이, 이 NMOS 트랜지스터의 드레시홀드 전압 이상으로 될 때까지의 지연에 의하여 설정될 수 있다. 이 지연은, PMOS 트랜지스터(3267)의 채널 저항과 NMOS 트랜지스터(3268)의 게이트 용량과의 시정수에 의하여 제어되며, PMOS 트랜지스터(3264)를 통한 노우드(3270)의 "저(Low)"로부터 "고(high)"에의 충전시간에 의하여 만들어진다.

이상과 같이, 펄스의 상승의 지연을, 저항 소자로서의 NMOS 트랜지스터(3266)의 채널저항과 용량 소자로서의 PMOS 트랜지스터(3269)의 게이트 용량에 의하여 결정되는 방전시간에 의하여, 또 강하의 지연을, 저항소자로서의 PMOS 트랜지스터(3267)의 채널 저항과 용량 소자로서의 NMOS 트랜지스터(3268)의 게이트 용량에 의하여 결정되는 충전시간에 의하여, 각각을 독립적으로 설정할 수가 있다.

제 32 도에 의하여 명백한 바와같이, 이 지연회로는 단일의 입력에 의하여 지연 출력을 부여하는 것으로서, 타이밍 제어펄스는 달리 필요 없으므로, 극히 단순하고 사용가치가 높은 것이다. 또 제 32 도에 나타낸 지연회로는 채널저항과 게이트 용량을 선택함으로써, 장단 어느지연도 하나의 블록에 의하여 실현할 수 있으므로, 극히 효율적이다. 또한 제 33 도에 나타낸 노우드 전압파형을 보면, PMOS 트랜지스터(3265)가 "온(ON)"상태로 되었을 때, 이미 제 3 반전게이트의 NMOS 트랜지스터(3262)는, "오프(OFF)"의 상태로 되어 있으며, NMOS 트랜지스터(3262)가 "온"상태로 되었을 때, 이미 제 3 반전게이트의 PMOS 트랜지스터(3265)는 "오프"의 상태로 되어 있으므로, 전원과 접지의 사이에 관통전류가 흐르지 않으며 따라서 소비전력도 적다.

여기서, 제 32 도의 제 3 반전게이트의 PMOS, NOMS 트랜지스터는, 출력버퍼인데, 만일 부하가 클때에는, PNP, NPN의 바이폴라 트랜지스터를 사용할 수도 있다. 저항 소자나 용량소자는, MOS 트랜지스터를 사용하지 않아도, 확산층 저항이나 전극-절연막-전극의 용량(M-I-M)캐패시터드을 사용할 수도 있다. 단 MOS 트랜지스터는 비교적 작은 면적에서 큰 저항을 부여할 수가 있는 점에서 효과가 크다.

이상 본 발명의 실시예를 설명하였다. 이상의 실시예의 도면중, MIS 트랜지스터의 소스에 화살표를 한 것은 p채널의 MIS 트랜지스터를, 또 그 외에는 N채널의 MIS 트랜지스터를 나타내고 있다.

이상 설명한 바와 같이 본 발명에서는, 대용량 메모리에 적합한 극히 간단한 구성이면서, 저전압의 구동펄스로 미소전압을 증폭할 수 있는 증폭기와, 또한 회로규모가 작고, 고집적화에 적합한 저전압으로 구동할 수 있는 고정도의 다치정보의 독출, 기입기구를 겸비하고, 저소비 전력의 X-Y 어드레스형의 마치 메모리를 제공한다. 이로써 소형 컴퓨터 시스템 등에서 기대되는 초고밀도의 반도체 파일 메모리를 실현하는 것이며, 또 반도체를 사용한 소형의 기억장치-예를들면 IC카드등-의 성능을 비약적으로 향상시킨 것이다.

Claims (27)

1. 적어도 1개의 용량을 각각 갖는 복수개의 기억셀로써된 어레이와, 각 기억셀을 일정한 순서로 순차 선택하는 선택기구와, 상기 기억셀에 접속하여 정보를 전송하는 데이터선과, 데이터선에 접속된 정보의 기입기구와, 데이터선에 접속된 정보의 독출을 행하는 수단으로서, 정보의 판정기구와, 이 판정기구와 상기 데이터선과의 사이에 설치된 전송게이트와, 이 전송게이트와 이 판정기구와의 사이에 설치된 바이어스 전하 공급기구를 적어도 갖고, 상기 판정된 정보를 일시 기억하는 2개이상의 기억 소자를 적어도 설치한 일시 기억부를 갖는 독출기구와, 3치 이상의 다른 전압을 시계열(時系列)적으로 발생하는 전압 발생회로와, 이 전압을 상기 기억셀에 인가하는 수단을 갖고, 또한 데이터의 입출력을 외부로부터 인가되는 클록신호에 동기하여 행하는 수단과, 데이터의 입출력의 준비가 완료 하였음을 나타내는 신호를 출력하는 수단을 갖고 있음을 특징으로 하는 반도체 다치 기억장치.
2. 제 1 항에 있어서, 전기 일시 기억부가 각각 복수의 기억소자를 갖는 제 1 및 제 2 의 일시 기억회로를 적어도 갖고, 상기 제 1 의 일시 기억회로는 전기 기억셀로부터 독출된 다치 정보에 대응하는 2원 정보를 병열로 축적하는 제 1 의 수단과, 선택된 제 1 의 일시 기억회로의 기억소자에 외부로부터 기입되는 데이터에 대응하는 2원 정보를 축적하는데 제 2 의 수단과, 이 축적된 2원 정보를 다치 레벨 정보를 나타내는 디지털 정보로서 전기 기입기구에 보내는 제 3 의 수단을 갖고, 상기 제 2 의 일시 기억회로는 전기 기억셀로부터 독출된 다치 정보에 대응하는 2원 정보를 축적하는 제 4 의 수단과, 선택된 제 2 의 일시 기억회로의 기억소자로부터 2원 정보를 병열로 독출하는 제 5의 수단을 갖고 있음을 특징으로 하는 반도체 다치 기억장치.
3. 제 1 항에 있어서, 전기 전압발생회로가 하나의 입력과 하나의 출력을 각각 갖는 반전증폭기와, 이 반전 증폭기의 입력과 출력과의 사이에 접속된 하나의 귀환용량과 같이 반전 증폭기와 입력과 출력에 접속되어 전압의 출력에 앞서 이 반전 증폭기의 동작점을 설정하도록 형성된 동작점 설정수단과, 이 반저 증폭기의 입력에 그 일단이 접속된 복수의 구동용량을 각각 적어도 갖고, 이 구동 용량의 각각 다른 일단에 인가되는 고저 2개의 전압레벨을 갖는 구동신호의 조합에 대응한 전압치를 상기 반전 증폭기의 출력에 출력함을 특징으로 하는 반도체 다치 기억장치.
4. 제 3 항에 있어서, 전기 복수의 구동용량의 값이 각각 같음을 특징으로 하는 반도체 다치 기억장치.
5. 제 3 항에 있어서, 전기 동작점 설정수단이 동작점을 설정할 때 전기 반전 증폭기의 입력과 출력을 단락하도록 설치된 스위치를 적어도 갖는 것을 특징으로 하는 반도체 다치 기억장치.
6. 제 3 항에 있어서, 전기 반전 증폭기가 n 또는 p채널의 절연 게이트형(MIS) 트랜지스터와 부하소자를 각각 적어도 하나 갖는 것을 특징으로 하는 반도체 다치 기억장치.
7. 제 3 항에 있어서, 전기 반전 증폭기가 하나의 n 또는 p채널 MIS 트랜지스터와 하나의 부하 소자로써 되고, 이 MIS 트랜지스터의 게이트를 입력, 이 부하소자의 일단과 접속되는 이 MIS 트랜지스터의 드레인을 출력으로 하는 반전 증폭수단과, 이 반전 증폭수단의 출력을 입력으로 하는 비반전 증폭수단으로써 적어도 되며, 상기 반전 증폭수단의 입력과 상기 비반전 증폭기의 출력을 각각 입력과 출력으로 함을 특징으로 하는 반도체 다치 기억장치.
8. 제 7 항에 있어서, 전기 비반전 증폭수단이 각각 적어도 하나의 n채널 및 p채널 MIS 트랜지스터로써 되는 푸쉬풀회로와, 이 푸쉬풀회로에 정상적으로 직류 전류를 흘리도록 형성된 적어도 하나의 바이어스 인가 수단으로써 적어도 됨을 특징으로 하는 반도체 다치 기억장치.
9. 제 7 항에 있어서, 전기 비반전 증폭수단이 각각 적어도 하나의 n채널 MIS 트랜지스터 및 pnp 바이폴라 트랜지스터, 또는 각각 적어도 하나의 p채널 MIS 트랜지스터 및 npn 바이폴라 트랜지스터로써 되는 푸쉬풀회로와, 이 후쉬풀회로에 정상적으로 직류 전류를 흘리도록 형성된 적어도 하나의 바이어스 인가 수단으로써 적어도 됨을 특징으로 하는 반도체 다치 기억장치.
10. 제 1 항에 있어서, 데이터의 입출력 단자의 개수가 전기 기억셀에 축적되는 레벨수의 정수배 임을 특징으로 하는 반도체 다치 기억장치.
11. 제 1 항에 있어서, 기판으로서 에피기판을 사용하고, 기판을 외부전원에 접속하여 전기 어레이의 주위 또는 입력회로부의 주위에 웰을 형성함을 특징으로 하는 반도체 다치 기억장치.
12. 제 1 항에 있어서, 다원 부호에 의한 오정정기구를 갖는 것을 특징으로 하는 반도체 다치 기억장치.
13. 제 12 항에 있어서, 전기 다원 부호는 블록부호이며 동일 블록에 속하는 정보를 축적하는 기억셀끼리 인접하지 않음을 특징으로 하는 반도체 다치 기억장치.
14. 제 1 항에 있어서, 전기 데이터선이 복수개의 부분으로 분할되어 있고, 이 복수개의 부분 중의 하나가 전기 기입기구 및 전기 독출기구에 접속됨을 특징으로 하는 반도체 다치 기억장치.
15. 제 1 항에 있어서, 전기 판정기구가 드레인과 게이트가 교차 결합된 제 1 의 MIS 트랜지스터쌍과, 드레인과 게이트가 교차 결합되고 이 제 1 의 MIS 트랜지스터쌍과는 반대의 도전형의 제 2 의 MIS 트랜지스터쌍과, 이 제 1 의 MIS 트랜지스터쌍과 이 제 2 MIS 트랜지스터쌍과의 사이를 개폐하는 수단을 적어도 갖는 것을 특징으로 하는 반도체 다치 기억장치.
16. 제 1 항에 있어서, 전기 독출기구와 전기 일시 기억부를 적어도 구동하는 제 1 의 타이밍 발생회로와, 전기 클록에 동기한 타이밍 신호를 적어도 발생하는 제 2 의 타이밍 발생회로와, 전기 기입기구와 전기 일시 기억부를 적어도 구동하는 제 3 의 타이밍 발생회로를 갖는 것을 특징으로 하는 반도체 다치 기억장치.
17. 제 16 항에 있어서, 전기 제 1, 제 2 및 제 3 의 타이밍 발생회로가 각각 지연회로와 조합 논리회로와 카운터를 적어도 갖는 것을 특징으로 하는 반도체 다치 기억장치.
18. 제 16 항에 있어서, 외부로 부터 인가되는 칩선택 신호를 받아서 전기 제 1 의 타이밍 발생회로를 기동하고, 전기 제 1 의 타이밍 발생회로의 동작 종료 후 전기 제 2 의 타이밍 발생회로를 기동하며, 전기 제 3 의 타이밍 발생회로를 기동하는 제어기구를 갖는 것을 특징으로 하는 반도체 다치 기억장치.
19. 제 1 항에 있어서, 전기 선택 수단이 동일 워드선상의 일부 또는 전부의 메모리셀을 순차로 선택함을 특징으로 하는 반도체 다치 기억장치.
20. 제 1 항에 있어서, 다원 순회부호 또는 다원 단축화 순회부호에 의한 오정정 기구를 갖는 것을 특징으로 하는 반도체 다치 기억장치.
21. 제 20 항에 있어서, 전기 부호의 동일 블록에 속하는 정보를 축적하는 기억셀끼리 인접하지 않는 것을 특징으로 하는 반도체 다치 기억장치.
22. 제 1 의 기준전압을 발생하는 기준 전압원과, 제 1 의 기준전압을 비반전 입력으로 하고 반전 입력에는 출력으로부터 제 1 의 전류버퍼와 분압기에 의하여 구성되는 귀환회로에 의하여 부귀환을 부여한 차동 증폭기와, 차동 증폭기의 출력에 접속되어 부하회로를 구동하도록 형성되며 그리고 제 1 의 전류버퍼와 동종의 전류버퍼를 적어도 하나 갖고, 부귀환 회로에는 제 1 의 기준전압에 비례하는 제 3 의 기준 전압을 공급하도록 하고, 상기 차동 증폭기의 출력과 접지 전위의 사이에는 평활용량이 접속되어 있음을 특징으로 하는 전압 레귤레이터를 또한 갖고, 이 레귤레이터로 부터의 안정화된 전압을 상기 전압 발생회로에 공급하는 다치 기억장치.
23. 제 22 항에 있어서, 상기 전류 버퍼는 적어도 하나씩의 N채널과 P채널의 MIS 트랜지스터에 의하여 구성되는 푸쉬풀회로와, 이 푸쉬풀회로에 직류 바이러스 전류를 흘리도록 형성된 바이어스 수단을 각각 적어도 갖는 것을 특징으로 하는 다치 기억장치.
24. 제 22 항에 있어서, 상기 바이어스 수단이, 기준 전압을 입력으로 하는 N채널 또는 P채널의 MIS 트랜지스터의 소스폴로우어에 의하여 구성되고, 그리고 이 소스 폴로우어의 부하가, 게이트와 드레인을 접속한 P채널 또는 N채널의 MIS 트랜지스터와 정전류원의 직열 접속에 의하여 구성되어 있음을 특징으로 하는 다치기억장치.
25. 적어도 1개의 용량을 각각 갖는 복수개의 기억 셀로써된 어레이와, 각 기억셀의 위치를 지정하는 선택기구와, 상기 기억셀에 접속하여 정보를 전송하는 데이터선과, 데이터선에 접속된 정보의 기입기구와 독출기구를 각각 적어도 갖는 반도체 기억장치에 있어서, 전기 선택기구가, 전기 기억셀을 일정한 순서로 순차 선택하는 수단을 적어도 갖고, 데이터의 입출력을 외부로 부터 인가되는 클록신호에 동기하여 행하며 데이터의 입출력의 준비가 완료했음을 나타내는 신호를 나타내는 신호를 내는 단자를 갖는 것을 특징으로 하는 반도체 기억장치.
26. 제 17 항에 있어서, 상기 지연회로가 제 1 및 제 2 의 지연기구 및 2개의 트랜지스터로써된 출력버퍼로써 되고 상기 제 1 및 제 2 의 지연기구는 각각 상승, 강하 지연 시간을 부여하고, 이 지연기구를 통한 펄스는, 전기의 2개의 트랜지스터의 게이트에 독립하여 가해짐으로써, 출력 버퍼에 전달됨을 특징으로 하는 반도체 장치.
27. 제 26 항에 있어서, 상기 지연기구가 각각 저항 소자 또는 직렬로 접속된 MOS 트랜지스터를 갖는 제 1 및 제 2의 반전 게이트와, 이 반전 게이트의 출력 단자에 각각 접속된 제 1 및 제 2 의 용량 소자로써 되고, 제 1 및 제 2 의 반전 게이트에 입력 펄스가 인가되고, 제 1 의 반전 게이트의 출력이 출력버퍼의 고전위측 입력에, 제 2 의 반전 게이트의 출력버퍼의 저전위측 입력에 각각 접속되고, 제 1 의 반전 게이트의 저항 소자와, 제 1 의 용량 소자에 의하여 출력신호의 상승의 지연시간을, 제 2 의 반전 게이트의 저항 소자와 제 2 의 용량 소자에 의하여 출력 신호의 강하의 지연 시간을 설정함을 특징으로 하는 반도체 장치.

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