JP6546995B2 - 半導体装置、半導体集積回路、及び負荷駆動装置 - Google Patents
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Description
本発明による半導体集積回路は、半導体装置を少なくとも一つ、同一の半導体チップに実装したものである。
本発明による負荷駆動装置は、半導体装置をスイッチング素子として、スイッチング素子の制御部に電圧を印加して、スイッチング素子に接続された負荷を駆動する。
本発明の第1の実施形態について、図1乃至図4を参照して説明する。
図1は第1の実施形態における半導体装置の平面図である。図1の半導体装置では、トランジスタ層1の上に複数の配線層が重ねられている。トランジスタ層1は、多数のMOSトランジスタを2次元状に配置して形成されている。トランジスタ層1の各トランジスタは、制御部である複数のゲート電極Gと、入力部である複数のドレイン電極Dと、出力部である複数のソース電極Sとを有している。トランジスタ層1の上には、1層目の配線層であるメタル配線層10及びメタル配線層11が複数ずつ交互に並設されている。複数のメタル配線層10は、複数のスルーホールによって構成される層間接続導体であるスルーホール群2を介して、トランジスタ層1の複数のトランジスタのドレイン電極Dと接続されている。複数のメタル配線層11も同様に、複数のスルーホールによって構成される層間接続導体であるスルーホール群3を介して、トランジスタ層1の複数のトランジスタのソース電極Sと接続されている。なお図1では、スルーホール群2、3をそれぞれ構成する各スルーホールを正方形でそれぞれ示している。
次に、第2の実施形態について、図8、図9、図10を参照して説明する。
図8は、第2の実施形態における半導体装置の平面図である。この例では、2層目の配線層が3つのメタル配線層20、21、22に分割されて並設された構成であり、メタル配線層20、22にはそれぞれ入力端子用パッド7を設けている。また、メタル配線層21には出力端子用パッド8を設けている。ソース側のメタル配線層21は、ドレイン側のメタル配線層20、22に両側から挟まれた構成である。また、1層目のメタル配線層10及びメタル配線層11は、2層目のメタル配線層20、21、22と交差するように配置されている。
次に、第3の実施形態について、図11を参照して説明する。
図11は、メタル配線層を3層で構成した第3の実施形態における半導体装置の平面図である。3層目のドレイン側メタル配線層30と3層目のソース側メタル配線層31が向き合う方向に、ドレイン側の2層目のメタル配線層20及びソース側の2層目のメタル配線層21が延伸している。2層目のメタル配線層20、21と交差するように1層目のメタル配線層10、11が並設されている。
(1)トランジスタ層上の電流密度を均一化することにより、トランジスタ層の入力部または出力部に接続されるメタル配線層に対し、局所的な電流密度上昇を抑えることができ、エレクトロマイグレーションによる劣化を抑制できる。一般に、トランジスタ層の電流密度が均一でない場合、トランジスタ層において電流密度が高い領域に配置されたトランジスタに接続しているメタル配線層は電流密度が高くなるため、このメタル配線層はエレクトロマイグレーションにより寿命が低下する。一方、本実施形態では、トランジスタ層の電流密度を均一化することにより、メタル配線層のエレクトロマイグレーションに起因する寿命を長くすることができ、半導体装置としての信頼性を向上することができる。
次に、第1〜第3の実施形態で示した半導体装置を負荷駆動装置に適用した例を説明する。図12は、負荷駆動装置91の回路構成を示す図である。同図において、第1〜第3の実施形態で示した半導体装置はスイッチング素子92に相当する。
(1)半導体装置は、ドレイン電極Dとソース電極Sとゲート電極Gとを有する複数のトランジスタが2次元状に配置されたトランジスタ層1と、トランジスタ層1の複数のトランジスタのドレイン電極Dを入力端子に電気的に接続し、ソース電極Sを出力端子に電気的に接続するための複数の配線層と、複数の配線層およびトランジスタ層1の間をそれぞれ接続する複数の層間接続導体と、を備える。複数の配線層は、2層目の配線層として、入力端子用パッド7を介して入力端子に接続される入力側配線層であるメタル配線層20と、出力端子用パッド8を介して出力端子に接続される出力側配線層であるメタル配線層21とが、所定の配列方向に沿って配列されている配線層を有する。そして、複数の層間接続導体の抵抗値は、メタル配線層20、21の配列方向の位置に応じて互いに異なる。具体的には、複数の配線層は、メタル配線層20、21を含む2層目の配線層と、この配線層よりもトランジスタ層1側に設けられ、複数のメタル配線層10、11を有する1層目の配線層とを有する。複数の層間接続導体は、メタル配線層10、l1とトランジスタ層1の複数のトランジスタのドレイン電極Dおよびソース電極Sとを接続する複数のスルーホール群2、3を有する。この複数のスルーホール群2、3の抵抗値は、メタル配線層20、21の配列方向の位置に応じて互いに異なる。これにより、2次元に拡がって配置されたトランジスタの電流密度を均一にすることができる。
2、3 スルーホール群
7 入力端子用パッド
8 出力端子用パッド
10、11 1層目のメタル配線層
20、21 2層目のメタル配線層
30、31 3層目のメタル配線層
Id、Is 電流、
D ドレイン電極、
S ソース電極、
G ゲート電極
91 負荷駆動装置
92 スイッチング素子
93 ゲート駆動回路
94 負荷
Claims (8)
- 入力部と出力部と制御部とを有する複数のトランジスタが2次元状に配置されたトランジスタ層と、
前記複数のトランジスタの前記入力部を入力端子に電気的に接続し、前記複数のトランジスタの前記出力部を出力端子に電気的に接続するための複数の配線層と、
前記複数の配線層および前記トランジスタ層の間をそれぞれ接続する複数の層間接続導体と、を備え、
前記複数の配線層は、前記入力端子に接続される少なくとも1つの入力側配線層と前記出力端子に接続される少なくとも1つの出力側配線層とが所定の配列方向に沿って配列された第1配線層と、前記第1配線層よりも前記トランジスタ層側に設けられた第2配線層と、を有し、
前記複数の層間接続導体は、前記第2配線層と前記複数のトランジスタの前記入力部および前記出力部とを接続する複数の第1層間接続導体を有し、
前記第1層間接続導体の抵抗値は、前記入力側配線層と前記出力側配線層との境界に近いほど高い半導体装置。 - 入力部と出力部と制御部とを有する複数のトランジスタが2次元状に配置されたトランジスタ層と、
前記複数のトランジスタの前記入力部を入力端子に電気的に接続し、前記複数のトランジスタの前記出力部を出力端子に電気的に接続するための複数の配線層と、
前記複数の配線層および前記トランジスタ層の間をそれぞれ接続する複数の層間接続導体と、を備え、
前記複数の配線層は、前記入力端子に接続される少なくとも1つの入力側配線層と前記出力端子に接続される少なくとも1つの出力側配線層とが所定の配列方向に沿って配列された第1配線層と、前記第1配線層よりも前記トランジスタ層側に設けられた第2配線層と、を有し、
前記複数の層間接続導体は、前記第2配線層と前記複数のトランジスタの前記入力部および前記出力部とを接続する複数の第1層間接続導体を有し、
前記第1配線層は、2つの前記入力側配線層と1つの前記出力側配線層とが、または1つの前記入力側配線層と2つの前記出力側配線層とが、前記配列方向に沿って交互に配列されており、
前記第1層間接続導体の抵抗値は、2つの前記入力側配線層の間に配置された1つの前記出力側配線層において前記配列方向に直交する中心線、または2つの前記出力側配線層の間に配置された1つの前記入力側配線層において前記配列方向に直交する中心線に近いほど低い半導体装置。 - 請求項1に記載の半導体装置において、
前記複数の第1層間接続導体の抵抗値は、少なくとも前記第2配線層の配線長に基づいて変化する半導体装置。 - 請求項3に記載の半導体装置において、
前記複数の層間接続導体は、前記複数の第1層間接続導体と、前記第1配線層と前記第2配線層とを接続する第2層間接続導体とを有し、
前記第2配線層の配線長は、前記第2層間接続導体の位置を始点とする半導体装置。 - 請求項1〜4のいずれか1項に記載の半導体装置において、
前記複数の第1層間接続導体は、複数の接続導体によってそれぞれ構成され、
前記複数の第1層間接続導体の抵抗値は、各第1層間接続導体を構成する前記接続導体の分布密度によって変化する半導体装置。 - 請求項1〜5のいずれか1項に記載の半導体装置において、
前記第1配線層の配線抵抗は前記第2配線層の配線抵抗よりも低い半導体装置。 - 請求項1〜6のいずれか1項に記載の半導体装置を少なくとも一つ、同一の半導体チップに実装した半導体集積回路。
- 請求項1〜6のいずれか1項に記載の半導体装置をスイッチング素子として、前記スイッチング素子の制御部に電圧を印加して、前記スイッチング素子に接続された負荷を駆動する負荷駆動装置。
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