JP3461339B2 - 抵抗ラダー型ディジタル／アナログ変換器 - Google Patents
抵抗ラダー型ディジタル／アナログ変換器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、抵抗ラダー型ディ
ジタル／アナログ変換器、特にスイッチ素子としてＭＯ
Ｓ（Metal Oxide Silicon）トランジスタを使用した抵
抗ラダー型ディジタル／アナログ変換器のレイアウト構
造に関する。
ジタル／アナログ変換器、特にスイッチ素子としてＭＯ
Ｓ（Metal Oxide Silicon）トランジスタを使用した抵
抗ラダー型ディジタル／アナログ変換器のレイアウト構
造に関する。
【０００２】
【従来の技術】抵抗ラダー型ディジタル／アナログ変換
器（以下、「Ｄ／Ａ変換器」と記す）とは、周知のよう
に、二つの基準電圧間に２n個の抵抗（単位抵抗とい
う）を直列接続して分圧し、２n個の抵抗分圧値を２n個
のスイッチで切り替え、アナログ出力電圧としてを取り
出すようにした信号変換器をいう。ここに、ｎはスイッ
チへの入力となるディジタル入力信号のビット数であ
る。このようなＤ／Ａ変換器は古くから知られている
が、近年、アナログ信号混在の集積回路の需要が旺盛に
なってきている。また、ビデオやＣＣＤ（Charge Coupl
ed Device）関連の用途においてはディジタル入力信号
のビット数ｎの増加が顕著である。
器（以下、「Ｄ／Ａ変換器」と記す）とは、周知のよう
に、二つの基準電圧間に２n個の抵抗（単位抵抗とい
う）を直列接続して分圧し、２n個の抵抗分圧値を２n個
のスイッチで切り替え、アナログ出力電圧としてを取り
出すようにした信号変換器をいう。ここに、ｎはスイッ
チへの入力となるディジタル入力信号のビット数であ
る。このようなＤ／Ａ変換器は古くから知られている
が、近年、アナログ信号混在の集積回路の需要が旺盛に
なってきている。また、ビデオやＣＣＤ（Charge Coupl
ed Device）関連の用途においてはディジタル入力信号
のビット数ｎの増加が顕著である。
【０００３】ディジタル入力信号に対応するアナログ出
力電圧は、抵抗ラダーに印加される電圧の抵抗分圧で作
り出されるため、Ｄ／Ａ変換器の精度を高めるには各単
位抵抗の相対誤差を低く抑える必要がある。したがっ
て、Ｄ／Ａ変換器を半導体集積回路で実現する場合、集
積回路チップ上に単位抵抗を配置するときには、単位抵
抗の形状や配置間隔等を同一にするなどの工夫がされ
る。しかし、ディジタル入力信号のビット数ｎが多くな
ってくると、レイアウトの関係上、単位抵抗を１列に配
置するのは難しく効率も悪くなる。
力電圧は、抵抗ラダーに印加される電圧の抵抗分圧で作
り出されるため、Ｄ／Ａ変換器の精度を高めるには各単
位抵抗の相対誤差を低く抑える必要がある。したがっ
て、Ｄ／Ａ変換器を半導体集積回路で実現する場合、集
積回路チップ上に単位抵抗を配置するときには、単位抵
抗の形状や配置間隔等を同一にするなどの工夫がされ
る。しかし、ディジタル入力信号のビット数ｎが多くな
ってくると、レイアウトの関係上、単位抵抗を１列に配
置するのは難しく効率も悪くなる。
【０００４】そこで、従来は図８に示す素子配置略図に
示すように、抵抗ラダーの途中で折り返すことによっ
て、単位抵抗４０を二次元的な配列にしている。抵抗ラ
ダーとスイッチ４４の列とは別ライン上に形成されるた
め、隣り合う単位抵抗４０の間は同一のコンタクト４２
で結合するが、折返しは金属配線４３で行う。金属配線
４３の両端には単位抵抗４０の半分の抵抗値Ｒ／２を有
する抵抗４１を配置して、抵抗ラダーの均質化に努めて
いる。
示すように、抵抗ラダーの途中で折り返すことによっ
て、単位抵抗４０を二次元的な配列にしている。抵抗ラ
ダーとスイッチ４４の列とは別ライン上に形成されるた
め、隣り合う単位抵抗４０の間は同一のコンタクト４２
で結合するが、折返しは金属配線４３で行う。金属配線
４３の両端には単位抵抗４０の半分の抵抗値Ｒ／２を有
する抵抗４１を配置して、抵抗ラダーの均質化に努めて
いる。
【０００５】このように、抵抗ラダーの折返しに単位抵
抗４０とは異なる素材の金属配配線４３を用いるので、
抵抗ラダーの抵抗配置は図９に示すようになる。図９に
おいて、Ｒは単位抵抗４０の抵抗値、Ｒ／２は抵抗４１
の抵抗値、ｒは金属配配線４３の配線抵抗値、ｒ’は他
の折返し部(図示省略)の配線抵抗値であり、ＳＷはスイ
ッチ４４を示す。配線抵抗ｒ，ｒ’は回路設計では考慮
されない寄生抵抗であり、折返し部分の抵抗値は単位抵
抗４０の抵抗値Ｒに配線抵抗ｒまたはｒ’が加算され
る。また、単純な折返し方法では、図９に示すように、
スイッチＳＷの大きさ分を折り返す位置では配線抵抗は
ｒ、単に折り返す位置ではｒ’となる。
抗４０とは異なる素材の金属配配線４３を用いるので、
抵抗ラダーの抵抗配置は図９に示すようになる。図９に
おいて、Ｒは単位抵抗４０の抵抗値、Ｒ／２は抵抗４１
の抵抗値、ｒは金属配配線４３の配線抵抗値、ｒ’は他
の折返し部(図示省略)の配線抵抗値であり、ＳＷはスイ
ッチ４４を示す。配線抵抗ｒ，ｒ’は回路設計では考慮
されない寄生抵抗であり、折返し部分の抵抗値は単位抵
抗４０の抵抗値Ｒに配線抵抗ｒまたはｒ’が加算され
る。また、単純な折返し方法では、図９に示すように、
スイッチＳＷの大きさ分を折り返す位置では配線抵抗は
ｒ、単に折り返す位置ではｒ’となる。
【０００６】結果として、折返し部分では期待どおりの
抵抗値Ｒが得られなくなる。その対策として、配線抵抗
ｒ，ｒ’の抵抗値を見込んで、折返し部分の抵抗値を他
の部分の抵抗値合わせようとしても、単位抵抗４０と金
属配線４３とでは、構成素材が異なるので、製造上のバ
ラツキが一致することはない。結局、全ての抵抗値を同
一にすることはできず、そのため抵抗値の不揃いがＤ／
Ａ変換器のアナログ出力電圧の誤差として出力されてし
まうことになるのである。
抵抗値Ｒが得られなくなる。その対策として、配線抵抗
ｒ，ｒ’の抵抗値を見込んで、折返し部分の抵抗値を他
の部分の抵抗値合わせようとしても、単位抵抗４０と金
属配線４３とでは、構成素材が異なるので、製造上のバ
ラツキが一致することはない。結局、全ての抵抗値を同
一にすることはできず、そのため抵抗値の不揃いがＤ／
Ａ変換器のアナログ出力電圧の誤差として出力されてし
まうことになるのである。
【０００７】この種の従来技術を特許公報上で検索して
みると、特開平７−８６９４９号公報が検出できた。こ
の公報記載の「デジタル・アナログ変換器」は、抵抗ス
トリングスのいずれかの接続点をデジタル入力信号によ
り選択するスイッチと、抵抗ストリングスに直列接続す
る補正用抵抗網と、この補正用抵抗網のいずれかの接続
点を選択する補正用スイッチと、抵抗ストリングスに接
続したスイッチの共通出力と補正用スイッチの共通出力
とを加算する加算器とを備える。これは、補正用抵抗網
によって抵抗ストリングスの折返し部で発生する寄生抵
抗による誤差を削除し、デジタル・アナログ変換誤差電
圧を実質的になくして、その直線性を改善しＤ／Ａ変換
を高精度化しようとするものである。
みると、特開平７−８６９４９号公報が検出できた。こ
の公報記載の「デジタル・アナログ変換器」は、抵抗ス
トリングスのいずれかの接続点をデジタル入力信号によ
り選択するスイッチと、抵抗ストリングスに直列接続す
る補正用抵抗網と、この補正用抵抗網のいずれかの接続
点を選択する補正用スイッチと、抵抗ストリングスに接
続したスイッチの共通出力と補正用スイッチの共通出力
とを加算する加算器とを備える。これは、補正用抵抗網
によって抵抗ストリングスの折返し部で発生する寄生抵
抗による誤差を削除し、デジタル・アナログ変換誤差電
圧を実質的になくして、その直線性を改善しＤ／Ａ変換
を高精度化しようとするものである。
【０００８】また、他の検索結果である特開平３−２３
５４２３号公報に記載の「Ｄ／Ａ変換装置」（従来技術
２）は、単位抵抗に接続されるスイッチを全て、Ｐチャ
ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとの並列接
続体によって構成し、スイッチ素子の不均等配置に起因
してＤ／Ａ変換装置のＩＣチップをストレスが強くかか
るモールドパッケージ内に組み込んだ際に発生する、拡
散抵抗に対する応力の不均一を防止し、ピエゾ効果（pi
ezoelectric effect）による単位抵抗の相対精度の悪化
を阻止することを第一義な目的とする。
５４２３号公報に記載の「Ｄ／Ａ変換装置」（従来技術
２）は、単位抵抗に接続されるスイッチを全て、Ｐチャ
ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとの並列接
続体によって構成し、スイッチ素子の不均等配置に起因
してＤ／Ａ変換装置のＩＣチップをストレスが強くかか
るモールドパッケージ内に組み込んだ際に発生する、拡
散抵抗に対する応力の不均一を防止し、ピエゾ効果（pi
ezoelectric effect）による単位抵抗の相対精度の悪化
を阻止することを第一義な目的とする。
【０００９】図１０は特開平３−２３５４２３号公報に
記載されている分解能６ビットのＤ／Ａ変換装置に対す
る半導体集積回路上のレイアウトパターン図である。６
ビットのディジタル入力信号中の３ビットはデコードさ
れてデジタル入力信号Ｘ１〜Ｘ８となり、２3個のスイ
ッチの一つを選択するのに使用される。そして、ディジ
タル入力信号の残り３ビットは、選択されたスイッチに
接続された２3個のアナログ出力電圧０１〜０８の内か
ら一つを選択するのに使用される。図１０においても、
図８および図９に示したのと同様に、折返し部に金属配
線が認められる。また、単位抵抗のストリングスとスイ
ッチ列とは、図８に示したように別ライン上に配置され
ていることが見られる。抵抗ストリングスは、図９とは
異なって、その両端のVDD端子と接地端子とが隣り合う
ように往復し、それによってスイッチ列の抵抗ストリン
グスとの平行配置にも拘わらず、配線抵抗ｒ，ｒ’を同
一にするという工夫がなされている。
記載されている分解能６ビットのＤ／Ａ変換装置に対す
る半導体集積回路上のレイアウトパターン図である。６
ビットのディジタル入力信号中の３ビットはデコードさ
れてデジタル入力信号Ｘ１〜Ｘ８となり、２3個のスイ
ッチの一つを選択するのに使用される。そして、ディジ
タル入力信号の残り３ビットは、選択されたスイッチに
接続された２3個のアナログ出力電圧０１〜０８の内か
ら一つを選択するのに使用される。図１０においても、
図８および図９に示したのと同様に、折返し部に金属配
線が認められる。また、単位抵抗のストリングスとスイ
ッチ列とは、図８に示したように別ライン上に配置され
ていることが見られる。抵抗ストリングスは、図９とは
異なって、その両端のVDD端子と接地端子とが隣り合う
ように往復し、それによってスイッチ列の抵抗ストリン
グスとの平行配置にも拘わらず、配線抵抗ｒ，ｒ’を同
一にするという工夫がなされている。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術１では、折返し部で発生する寄生抵抗による
誤差を補正用抵抗網の設置によって削除しているため、
補正用抵抗網および補正用スイッチという、本来必要と
されない素子が必要になり、コストおよび実装上のマイ
ナス要因になるという第１の問題点がある。
た従来技術１では、折返し部で発生する寄生抵抗による
誤差を補正用抵抗網の設置によって削除しているため、
補正用抵抗網および補正用スイッチという、本来必要と
されない素子が必要になり、コストおよび実装上のマイ
ナス要因になるという第１の問題点がある。
【００１１】また、Ｄ／Ａ変換速度に係るスイッチの時
定数は、抵抗ストリングスの合成抵抗およびスイッチの
抵抗と、スイッチおよび加算器の入力容量とで定まる
が、補正用抵抗が加算されるため、大きくなるという第
２の問題点がある。
定数は、抵抗ストリングスの合成抵抗およびスイッチの
抵抗と、スイッチおよび加算器の入力容量とで定まる
が、補正用抵抗が加算されるため、大きくなるという第
２の問題点がある。
【００１２】また、上述した従来技術２では、折返し部
に関しては、折返し部を均等化するに留まり、折返し部
で発生する寄生抵抗による誤差を削除し抵抗ストリング
ス全長にわたって抵抗値を均一化しようとすることにま
では及んでいないため、Ｄ／Ａ変換器のアナログ出力電
圧の誤差出力は容認されていることになる。
に関しては、折返し部を均等化するに留まり、折返し部
で発生する寄生抵抗による誤差を削除し抵抗ストリング
ス全長にわたって抵抗値を均一化しようとすることにま
では及んでいないため、Ｄ／Ａ変換器のアナログ出力電
圧の誤差出力は容認されていることになる。
【００１３】本発明の第１の目的は、シンプルな構成に
よって高精度の抵抗ラダー型Ｄ／Ａ変換器を提供するこ
とにある。
よって高精度の抵抗ラダー型Ｄ／Ａ変換器を提供するこ
とにある。
【００１４】本発明の第２の目的は、Ｄ／Ａ変換器の多
ビット化につれて低抵抗化が要請される単位抵抗に対応
して配線抵抗を低くさせる抵抗ラダー型Ｄ／Ａ変換器を
提供することにある。
ビット化につれて低抵抗化が要請される単位抵抗に対応
して配線抵抗を低くさせる抵抗ラダー型Ｄ／Ａ変換器を
提供することにある。
【００１５】
【課題を解決するための手段】第１の本発明の抵抗ラダ
ー型Ｄ／Ａ変換器は、単位抵抗（図１の１０）を直列接
続した抵抗ラダーと、該抵抗ラダーにより基準電圧が分
割された抵抗分圧を選択する単位抵抗対応のスイッチ
（図１の１４）とを備え、ディジタル入力信号により抵
抗分圧の一つをアナログ出力電圧として取り出す抵抗ラ
ダー型ディジタル／アナログ変換器において、該抵抗ラ
ダー型ディジタル／アナログ変換器を半導体集積回路チ
ップにレイアウトする上で、単位抵抗とスイッチとを同
一ライン上で交互に配置し、単位抵抗の間を金属配線
（図１の１３）により接続して抵抗ラダーを構成すると
共に、単位抵抗と金属配線との合計の抵抗値について抵
抗ラダーの全長で同一化を図ったことを特徴とする。
ー型Ｄ／Ａ変換器は、単位抵抗（図１の１０）を直列接
続した抵抗ラダーと、該抵抗ラダーにより基準電圧が分
割された抵抗分圧を選択する単位抵抗対応のスイッチ
（図１の１４）とを備え、ディジタル入力信号により抵
抗分圧の一つをアナログ出力電圧として取り出す抵抗ラ
ダー型ディジタル／アナログ変換器において、該抵抗ラ
ダー型ディジタル／アナログ変換器を半導体集積回路チ
ップにレイアウトする上で、単位抵抗とスイッチとを同
一ライン上で交互に配置し、単位抵抗の間を金属配線
（図１の１３）により接続して抵抗ラダーを構成すると
共に、単位抵抗と金属配線との合計の抵抗値について抵
抗ラダーの全長で同一化を図ったことを特徴とする。
【００１６】本発明は、このように、単位抵抗とスイッ
チとを同一ライン上で交互に配置し、単位抵抗の間を金
属配線により接続することとしたため、抵抗ラダーが折
り返される場合には、単位抵抗と金属配線との合計の抵
抗値について折返し部をも含めて抵抗ラダーの全長で同
一化が容易に実現できる。
チとを同一ライン上で交互に配置し、単位抵抗の間を金
属配線により接続することとしたため、抵抗ラダーが折
り返される場合には、単位抵抗と金属配線との合計の抵
抗値について折返し部をも含めて抵抗ラダーの全長で同
一化が容易に実現できる。
【００１７】第２の本発明の抵抗ラダー型Ｄ／Ａ変換器
は、単位抵抗（図６のＲ１１等）を直列接続した抵抗ラ
ダーと、該抵抗ラダーにより基準電圧（図６のＲＥＦ
１，ＲＥＦ２）が分割された抵抗分圧を独立に選択する
複数個（図６では２チャンネル）のチャンネルの単位抵
抗対応のスイッチ（図６のＳＷ１１等）とを備え、各チ
ャンネルの一つのスイッチからディジタル入力信号（図
６のＸ１−１等）により抵抗分圧の一つをアナログ出力
電圧（図６の０１−１等）として取り出す抵抗ラダー型
ディジタル／アナログ変換器であって、該抵抗ラダー型
ディジタル／アナログ変換器を半導体集積回路チップに
レイアウトする上で、各チャンネルのスイッチが共用す
る単位抵抗を挟む形で単位抵抗とスイッチとを同一ライ
ン上で交互に配置し、単位抵抗の間を金属配線により接
続して抵抗ラダーを構成すると共に、単位抵抗と金属配
線との合計の抵抗値について抵抗ラダーの全長で同一化
を図ったことを特徴とする。
は、単位抵抗（図６のＲ１１等）を直列接続した抵抗ラ
ダーと、該抵抗ラダーにより基準電圧（図６のＲＥＦ
１，ＲＥＦ２）が分割された抵抗分圧を独立に選択する
複数個（図６では２チャンネル）のチャンネルの単位抵
抗対応のスイッチ（図６のＳＷ１１等）とを備え、各チ
ャンネルの一つのスイッチからディジタル入力信号（図
６のＸ１−１等）により抵抗分圧の一つをアナログ出力
電圧（図６の０１−１等）として取り出す抵抗ラダー型
ディジタル／アナログ変換器であって、該抵抗ラダー型
ディジタル／アナログ変換器を半導体集積回路チップに
レイアウトする上で、各チャンネルのスイッチが共用す
る単位抵抗を挟む形で単位抵抗とスイッチとを同一ライ
ン上で交互に配置し、単位抵抗の間を金属配線により接
続して抵抗ラダーを構成すると共に、単位抵抗と金属配
線との合計の抵抗値について抵抗ラダーの全長で同一化
を図ったことを特徴とする。
【００１８】この構成では、複数のチャンネルで１つの
抵抗ラダーを共用するため、共用せずに１チャンネル分
のレイアウトパターンを複数個配置するよりは集積回路
のチップ面積を縮小できる。更に、各チャンネルのスイ
ッチが共用する単位抵抗を挟む形で単位抵抗とスイッチ
とを同一ライン上で交互に配置するため、回路図どおり
に各素子を配置するよりは、各チャンネルのスイッチと
単位抵抗との間を接続する配線を最短、かつ同一長とす
ることができるようになる。
抵抗ラダーを共用するため、共用せずに１チャンネル分
のレイアウトパターンを複数個配置するよりは集積回路
のチップ面積を縮小できる。更に、各チャンネルのスイ
ッチが共用する単位抵抗を挟む形で単位抵抗とスイッチ
とを同一ライン上で交互に配置するため、回路図どおり
に各素子を配置するよりは、各チャンネルのスイッチと
単位抵抗との間を接続する配線を最短、かつ同一長とす
ることができるようになる。
【００１９】更に、金属配線はスイッチとは異なる層、
例えばスイッチ層の上層に形成すれば、金属配線のスペ
ースを広くとれるため、金属配線の配線抵抗を小さくす
ることができる。具体的には、Ｎ型ウェル層（図４の３
９）に形成されたＰ型拡散層（図４の３１，３２）をソ
ース電極およびドレイン電極としＮ型ウェル層の上層に
形成されたゲート電極（図４の３０）を有し、スイッチ
として機能するＰチャネルＭＯＳＦＥＴと、ゲート電極
の層と同層に形成された単位抵抗領域（図４の３８）
と、ソース電極と単位抵抗領域の第１端子、およびドレ
イン電極とアナログ出力信号とを接続し、単位抵抗領域
の上層に形成された第１層金属配線（図４の３５）と、
単位抵抗領域の第１端子，第２端子を隣り合う単位抵抗
の第２端子，第１端子、ゲート電極をディジタル入力信
号と接続し、第１層金属配線の上層に形成された第２層
金属配線（図４の３６）とで構成する。
例えばスイッチ層の上層に形成すれば、金属配線のスペ
ースを広くとれるため、金属配線の配線抵抗を小さくす
ることができる。具体的には、Ｎ型ウェル層（図４の３
９）に形成されたＰ型拡散層（図４の３１，３２）をソ
ース電極およびドレイン電極としＮ型ウェル層の上層に
形成されたゲート電極（図４の３０）を有し、スイッチ
として機能するＰチャネルＭＯＳＦＥＴと、ゲート電極
の層と同層に形成された単位抵抗領域（図４の３８）
と、ソース電極と単位抵抗領域の第１端子、およびドレ
イン電極とアナログ出力信号とを接続し、単位抵抗領域
の上層に形成された第１層金属配線（図４の３５）と、
単位抵抗領域の第１端子，第２端子を隣り合う単位抵抗
の第２端子，第１端子、ゲート電極をディジタル入力信
号と接続し、第１層金属配線の上層に形成された第２層
金属配線（図４の３６）とで構成する。
【００２０】
【発明の実施の形態】第１の本発明の抵抗ラダー型Ｄ／
Ａ変換器は、単位抵抗を直列接続した抵抗ラダーと、該
抵抗ラダーにより基準電圧が分割された抵抗分圧を選択
する単位抵抗対応のスイッチとを備え、ディジタル入力
信号により抵抗分圧の一つをアナログ出力電圧として取
り出す抵抗ラダー型ディジタル／アナログ変換器におい
て、該抵抗ラダー型ディジタル／アナログ変換器を半導
体集積回路チップにレイアウトする上で、単位抵抗とス
イッチとを同一ライン上で交互に配置し、単位抵抗の間
を金属配線により接続して抵抗ラダーを構成すると共
に、単位抵抗と金属配線との合計の抵抗値について抵抗
ラダーの全長で同一化を図ったものである。
Ａ変換器は、単位抵抗を直列接続した抵抗ラダーと、該
抵抗ラダーにより基準電圧が分割された抵抗分圧を選択
する単位抵抗対応のスイッチとを備え、ディジタル入力
信号により抵抗分圧の一つをアナログ出力電圧として取
り出す抵抗ラダー型ディジタル／アナログ変換器におい
て、該抵抗ラダー型ディジタル／アナログ変換器を半導
体集積回路チップにレイアウトする上で、単位抵抗とス
イッチとを同一ライン上で交互に配置し、単位抵抗の間
を金属配線により接続して抵抗ラダーを構成すると共
に、単位抵抗と金属配線との合計の抵抗値について抵抗
ラダーの全長で同一化を図ったものである。
【００２１】第２の本発明の抵抗ラダー型Ｄ／Ａ変換器
は、単位抵抗を直列接続した抵抗ラダーと、該抵抗ラダ
ーにより基準電圧が分割された抵抗分圧を独立に選択す
る複数チャンネルの単位抵抗対応のスイッチとを備え、
各チャンネルの一つのスイッチからディジタル入力信号
により抵抗分圧の一つをアナログ出力電圧として取り出
す抵抗ラダー型ディジタル／アナログ変換器であって、
該抵抗ラダー型ディジタル／アナログ変換器を半導体集
積回路チップにレイアウトする上で、各チャンネルのス
イッチが共用する単位抵抗を挟む形で単位抵抗とスイッ
チとを同一ライン上で交互に配置し、単位抵抗の間を金
属配線により接続して抵抗ラダーを構成すると共に、単
位抵抗と金属配線との合計の抵抗値について抵抗ラダー
の全長で同一化を図ったものである。
は、単位抵抗を直列接続した抵抗ラダーと、該抵抗ラダ
ーにより基準電圧が分割された抵抗分圧を独立に選択す
る複数チャンネルの単位抵抗対応のスイッチとを備え、
各チャンネルの一つのスイッチからディジタル入力信号
により抵抗分圧の一つをアナログ出力電圧として取り出
す抵抗ラダー型ディジタル／アナログ変換器であって、
該抵抗ラダー型ディジタル／アナログ変換器を半導体集
積回路チップにレイアウトする上で、各チャンネルのス
イッチが共用する単位抵抗を挟む形で単位抵抗とスイッ
チとを同一ライン上で交互に配置し、単位抵抗の間を金
属配線により接続して抵抗ラダーを構成すると共に、単
位抵抗と金属配線との合計の抵抗値について抵抗ラダー
の全長で同一化を図ったものである。
【００２２】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００２３】具体的な内容に入る前に、本発明の基本的
な考え方を図１および図２により説明する。図１は本発
明の素子配置略図であり、従来技術を示した図８と対比
できる形で表示している。本発明では、図１に示すよう
に、単位抵抗１０とスイッチ１４とが同一のライン上に
交互に配置されている。隣り合う単位抵抗１０の間は、
スイッチ１４の上を跨ぐ形の金属配線１３とコンタクト
１２によって接続している。この金属配線１３は折返し
部の金属配線１５と容易に同一の抵抗値とすることがで
きる。また、金属配線１３および金属配線１５は上層の
配線層に配置されるので、それらの面積を大きく、した
がって抵抗値は小さくできる。
な考え方を図１および図２により説明する。図１は本発
明の素子配置略図であり、従来技術を示した図８と対比
できる形で表示している。本発明では、図１に示すよう
に、単位抵抗１０とスイッチ１４とが同一のライン上に
交互に配置されている。隣り合う単位抵抗１０の間は、
スイッチ１４の上を跨ぐ形の金属配線１３とコンタクト
１２によって接続している。この金属配線１３は折返し
部の金属配線１５と容易に同一の抵抗値とすることがで
きる。また、金属配線１３および金属配線１５は上層の
配線層に配置されるので、それらの面積を大きく、した
がって抵抗値は小さくできる。
【００２４】図２は、図１の素子配置に対する抵抗の配
置を示し、図９と対比できる形で表示している。上述の
ように、単位抵抗１０とスイッチ１４とが同一のライン
上に交互に配置されるため、単位抵抗１０の抵抗値と金
属配線１３の配線抵抗値との合計の抵抗値を、「新」単
位抵抗Ｒ××（××は１１，１２等）の抵抗値Ｒと見な
せることができる。また、折返し部では、同様の理由か
ら、図１０におけるように折返し部を行き来させるまで
もなく、図９に示した配線抵抗ｒ，ｒ’の差を極小とす
ることができる。
置を示し、図９と対比できる形で表示している。上述の
ように、単位抵抗１０とスイッチ１４とが同一のライン
上に交互に配置されるため、単位抵抗１０の抵抗値と金
属配線１３の配線抵抗値との合計の抵抗値を、「新」単
位抵抗Ｒ××（××は１１，１２等）の抵抗値Ｒと見な
せることができる。また、折返し部では、同様の理由か
ら、図１０におけるように折返し部を行き来させるまで
もなく、図９に示した配線抵抗ｒ，ｒ’の差を極小とす
ることができる。
【００２５】図３は、本発明の一実施例である分解能４
ビットのＤ／Ａ変換器の回路図を示す。図３において、
基準電圧ＲＥＦ１と基準電圧ＲＥＦ２との間に直列接続
され、基準電圧ＲＥＦ１と基準電圧ＲＥＦ２の電位差を
分割する１６個の単位抵抗Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ
２４，Ｒ３１〜Ｒ３４およびＲ４１〜Ｒ４４が４行４列
のマトリックス構成で配列されている。マトリックスの
横軸はデコードされたディジタル入力信号Ｘ１〜Ｘ４、
縦軸はアナログ出力電圧０１〜０４である。各単位抵抗
と１対１対応に、ＰチャネルＭＯＳＦＥＴであるスイッ
チＳＷ１１〜ＳＷ１４，ＳＥ２１〜ＳＷ２４，ＳＷ３１
〜ＳＷ３４およびＳＷ４１〜ＳＷ４４が設けられてい
る。各スイッチＳＷを構成するＰチャネルＭＯＳＦＥＴ
のソース端子Ｓは抵抗ラダー、ドレイン端子Ｄは縦軸の
アナログ出力電圧０１〜０４、ゲート端子Ｇは横軸のデ
ィジタル入力信号Ｘにそれぞれ接続されている。
ビットのＤ／Ａ変換器の回路図を示す。図３において、
基準電圧ＲＥＦ１と基準電圧ＲＥＦ２との間に直列接続
され、基準電圧ＲＥＦ１と基準電圧ＲＥＦ２の電位差を
分割する１６個の単位抵抗Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ
２４，Ｒ３１〜Ｒ３４およびＲ４１〜Ｒ４４が４行４列
のマトリックス構成で配列されている。マトリックスの
横軸はデコードされたディジタル入力信号Ｘ１〜Ｘ４、
縦軸はアナログ出力電圧０１〜０４である。各単位抵抗
と１対１対応に、ＰチャネルＭＯＳＦＥＴであるスイッ
チＳＷ１１〜ＳＷ１４，ＳＥ２１〜ＳＷ２４，ＳＷ３１
〜ＳＷ３４およびＳＷ４１〜ＳＷ４４が設けられてい
る。各スイッチＳＷを構成するＰチャネルＭＯＳＦＥＴ
のソース端子Ｓは抵抗ラダー、ドレイン端子Ｄは縦軸の
アナログ出力電圧０１〜０４、ゲート端子Ｇは横軸のデ
ィジタル入力信号Ｘにそれぞれ接続されている。
【００２６】本発明の特徴は、この回路図上では、抵抗
ラダーの折返し部に配された単位抵抗Ｒ２４，Ｒ３１お
よびＲ４４に表わされている。この位置の抵抗は、図７
および図８に示したように、従来では単位抵抗が二分割
配置されていたのである。本発明では、このように抵抗
ラダー上の全抵抗を同一抵抗値の単位抵抗Ｒ××とする
ことによって、Ｄ／Ａ変換器の精度を高めるようにし
た。このあたりの詳細は図４に示すレイアウトパターン
図を参照しながら後述する。
ラダーの折返し部に配された単位抵抗Ｒ２４，Ｒ３１お
よびＲ４４に表わされている。この位置の抵抗は、図７
および図８に示したように、従来では単位抵抗が二分割
配置されていたのである。本発明では、このように抵抗
ラダー上の全抵抗を同一抵抗値の単位抵抗Ｒ××とする
ことによって、Ｄ／Ａ変換器の精度を高めるようにし
た。このあたりの詳細は図４に示すレイアウトパターン
図を参照しながら後述する。
【００２７】４ビットのディジタル入力信号の内の２ビ
ットは、デコーダ(図示省略)で解読されてディジタル入
力信号Ｘ１〜Ｘ４となり、ディジタル入力信号の内の残
り２ビットは、デコーダで解読されてアナログ出力電圧
０１〜０４の内のいずれか一つを選択するのに使用され
る。つまり、いずれか一つが活性化されるディジタル入
力信号Ｘによって４つのスイッチＳＷが抵抗ラダー上の
分圧をソース端子Ｓからドレイン端子Ｄに導出し、これ
らドレイン端子Ｄが接続された４つのアナログ出力電圧
０１〜０４の内の一つがスイッチＳＷにより選択される
のである。なお、図３では、図面の煩雑化を回避するた
めに分解能４ビットのＤ／Ａ変換器を示したが、本発明
はもっと多ビットの分解能のＤ／Ａ変換器を想定してい
る。また、スイッチはｎチャネルＭＯＳＦＥＴ、または
ｎチャネル、ｐチャネルＭＯＳＦＥＴを並列接続したＣ
ＭＯＳ構成であってもよい。
ットは、デコーダ(図示省略)で解読されてディジタル入
力信号Ｘ１〜Ｘ４となり、ディジタル入力信号の内の残
り２ビットは、デコーダで解読されてアナログ出力電圧
０１〜０４の内のいずれか一つを選択するのに使用され
る。つまり、いずれか一つが活性化されるディジタル入
力信号Ｘによって４つのスイッチＳＷが抵抗ラダー上の
分圧をソース端子Ｓからドレイン端子Ｄに導出し、これ
らドレイン端子Ｄが接続された４つのアナログ出力電圧
０１〜０４の内の一つがスイッチＳＷにより選択される
のである。なお、図３では、図面の煩雑化を回避するた
めに分解能４ビットのＤ／Ａ変換器を示したが、本発明
はもっと多ビットの分解能のＤ／Ａ変換器を想定してい
る。また、スイッチはｎチャネルＭＯＳＦＥＴ、または
ｎチャネル、ｐチャネルＭＯＳＦＥＴを並列接続したＣ
ＭＯＳ構成であってもよい。
【００２８】図４は、図３の回路図に対応したレイアウ
トパターン図である。このレイアウトパターン図は、白
地，点を施した部分，横線を施した部分，斜線を施した
部分の順に下から上へ多層構造を形成している。図４に
おいて、３０はディジタル入力信号Ｘ１〜Ｘ４が供給さ
れるスイッチＳＷのゲート電極、３１はスイッチＳＷの
ドレイン端子Ｄに対応するＰ型拡散電極、３２はスイッ
チＳＷのソース端子Ｓに対応するＰ型拡散電極、３３は
スイッチＳＷを構成するＰチャネルＭＯＳＦＥＴのバッ
クゲートに対するＮ型拡散電極を示す。横線が施された
部分３５は第１層金属配線、斜線が施された部分３６は
第２層金属配線、黒く塗りつぶされた小さい正方形３７
は第１層金属配線と第２層金属配線を接続するビアホー
ル、３４は拡散層と電極または第１層金属配線とを接続
するコンタクトを示す。３０〜３４を含む点線で囲まれ
た領域３９がＮ型ウェル層である。
トパターン図である。このレイアウトパターン図は、白
地，点を施した部分，横線を施した部分，斜線を施した
部分の順に下から上へ多層構造を形成している。図４に
おいて、３０はディジタル入力信号Ｘ１〜Ｘ４が供給さ
れるスイッチＳＷのゲート電極、３１はスイッチＳＷの
ドレイン端子Ｄに対応するＰ型拡散電極、３２はスイッ
チＳＷのソース端子Ｓに対応するＰ型拡散電極、３３は
スイッチＳＷを構成するＰチャネルＭＯＳＦＥＴのバッ
クゲートに対するＮ型拡散電極を示す。横線が施された
部分３５は第１層金属配線、斜線が施された部分３６は
第２層金属配線、黒く塗りつぶされた小さい正方形３７
は第１層金属配線と第２層金属配線を接続するビアホー
ル、３４は拡散層と電極または第１層金属配線とを接続
するコンタクトを示す。３０〜３４を含む点線で囲まれ
た領域３９がＮ型ウェル層である。
【００２９】点が施された領域３８が単位抵抗領域であ
り、スイッチＳＷを構成するＰチャネルＭＯＳＦＥＴの
ソース・ドレイン領域形成時に同時に形成されたＰ型高
濃度拡散層からなる。単位抵抗について、高い抵抗値を
得たい場合は層抵抗の高いＮ型およびＰ型の拡散抵抗を
用い、低い抵抗値を得たい場合は層抵抗の低いポリシリ
コン抵抗を用いるのが一般的である。
り、スイッチＳＷを構成するＰチャネルＭＯＳＦＥＴの
ソース・ドレイン領域形成時に同時に形成されたＰ型高
濃度拡散層からなる。単位抵抗について、高い抵抗値を
得たい場合は層抵抗の高いＮ型およびＰ型の拡散抵抗を
用い、低い抵抗値を得たい場合は層抵抗の低いポリシリ
コン抵抗を用いるのが一般的である。
【００３０】次に、各素子の配置配線方法について説明
する。スイッチＳＷと単位抵抗領域３８を上下に配置
し、これを一組として縦に４個、横に４個並べる。右上
の単位抵抗３８は基準電圧ＲＥＦ１に接続される単位抵
抗Ｒ１１、左上の単位抵抗３８は基準電圧ＲＥＦ２に接
続される単位抵抗Ｒ４１である。これらの接続はコンタ
クト３４とビアホール３７を介して行われる。単位抵抗
Ｒ１１の基準電圧ＲＥＦ１に接続された側と反対側は、
その上に配置されたスイッチＳＷ１１のソース電極Ｓ、
すなわちＰ型拡散電極３２に第１層金属配線３５を介し
て接続される。また、ビアホール３７を介して第２層金
属配線３６に取り出され、次の単位抵抗Ｒ１２に接続さ
れる。
する。スイッチＳＷと単位抵抗領域３８を上下に配置
し、これを一組として縦に４個、横に４個並べる。右上
の単位抵抗３８は基準電圧ＲＥＦ１に接続される単位抵
抗Ｒ１１、左上の単位抵抗３８は基準電圧ＲＥＦ２に接
続される単位抵抗Ｒ４１である。これらの接続はコンタ
クト３４とビアホール３７を介して行われる。単位抵抗
Ｒ１１の基準電圧ＲＥＦ１に接続された側と反対側は、
その上に配置されたスイッチＳＷ１１のソース電極Ｓ、
すなわちＰ型拡散電極３２に第１層金属配線３５を介し
て接続される。また、ビアホール３７を介して第２層金
属配線３６に取り出され、次の単位抵抗Ｒ１２に接続さ
れる。
【００３１】縦方向の４つのスイッチＳＷのゲート電極
Ｇ、すなわちゲート電極３０は、ビアホール３７を介し
て第２層金属配線３６に導かれ、そこからディジタル入
力信号Ｘが供給される。縦方向の４つのバックゲートＢ
Ｇに対するＮ型拡散層３３も同様にビアホール３７を介
して第２層金属配線３６に導かれる。横方向の４つのス
イッチＳＷのドレイン電極Ｄ、すなわちＰ型拡散電極３
１は、第１層金属配線３５に導かれ、そこからアナログ
出力電圧０１〜０４が取り出される。なお、図４でディ
ジタル入力信号Ｘとアナログ出力電圧０１〜０４とされ
た部分は、実際には導体であるが、便宜上、その導体上
の信号と電圧の名称をそのまま使用した。
Ｇ、すなわちゲート電極３０は、ビアホール３７を介し
て第２層金属配線３６に導かれ、そこからディジタル入
力信号Ｘが供給される。縦方向の４つのバックゲートＢ
Ｇに対するＮ型拡散層３３も同様にビアホール３７を介
して第２層金属配線３６に導かれる。横方向の４つのス
イッチＳＷのドレイン電極Ｄ、すなわちＰ型拡散電極３
１は、第１層金属配線３５に導かれ、そこからアナログ
出力電圧０１〜０４が取り出される。なお、図４でディ
ジタル入力信号Ｘとアナログ出力電圧０１〜０４とされ
た部分は、実際には導体であるが、便宜上、その導体上
の信号と電圧の名称をそのまま使用した。
【００３２】このレイアウト方法で配線した場合でも、
図４に示すように、折返し部１と折返し部２は存在する
ことになる。折返し部１は単位抵抗Ｒ１４と単位抵抗Ｒ
２４、または単位抵抗Ｒ３４と単位抵抗Ｒ４４を接続す
るにあたり、単位抵抗の下側のビアホール３７間で第１
層金属配線３５の上を第２層金属配線３６で接続してい
る。これに対して、折返し部２は単位抵抗Ｒ３４と単位
抵抗Ｒ４４を接続するにあたり、単位抵抗Ｒ２１と単位
抵抗Ｒ３１の上側のビアホール３７間でスイッチＳＷ２
１とスイッチＳＷ３１の上を第２層金属配線３６で接続
している。しかし、折返し部１と２は配線長が異なる
が、この違いは配線幅を変えることにより解消できる。
そして、折返し部も単位抵抗間の接続と同じ素材である
第２層金属配線３６を使用しているため、折返し部の配
線抵抗を含めた全抵抗の抵抗値を要求値どおりに設計す
ることが可能である。その結果、所望の精度のアナログ
出力電圧を得ることができるようになる。
図４に示すように、折返し部１と折返し部２は存在する
ことになる。折返し部１は単位抵抗Ｒ１４と単位抵抗Ｒ
２４、または単位抵抗Ｒ３４と単位抵抗Ｒ４４を接続す
るにあたり、単位抵抗の下側のビアホール３７間で第１
層金属配線３５の上を第２層金属配線３６で接続してい
る。これに対して、折返し部２は単位抵抗Ｒ３４と単位
抵抗Ｒ４４を接続するにあたり、単位抵抗Ｒ２１と単位
抵抗Ｒ３１の上側のビアホール３７間でスイッチＳＷ２
１とスイッチＳＷ３１の上を第２層金属配線３６で接続
している。しかし、折返し部１と２は配線長が異なる
が、この違いは配線幅を変えることにより解消できる。
そして、折返し部も単位抵抗間の接続と同じ素材である
第２層金属配線３６を使用しているため、折返し部の配
線抵抗を含めた全抵抗の抵抗値を要求値どおりに設計す
ることが可能である。その結果、所望の精度のアナログ
出力電圧を得ることができるようになる。
【００３３】図５は、上述の各素子の配置配線方法をよ
り明確にするためのレイアウトパターン図である。図５
（Ａ）は、図４において４回繰返されているブロックの
一つのレイアウトパターン図を抽出したもの、図５
（Ｂ）は、図５（Ａ）から第２金属配線３６を削除した
場合のレイアウトパターン図、図５（Ｃ）は、図５
（Ｂ）から第１金属配線３５とビアホール３７を削除し
た場合のレイアウトパターン図をそれぞれ示す。
り明確にするためのレイアウトパターン図である。図５
（Ａ）は、図４において４回繰返されているブロックの
一つのレイアウトパターン図を抽出したもの、図５
（Ｂ）は、図５（Ａ）から第２金属配線３６を削除した
場合のレイアウトパターン図、図５（Ｃ）は、図５
（Ｂ）から第１金属配線３５とビアホール３７を削除し
た場合のレイアウトパターン図をそれぞれ示す。
【００３４】図５（Ｃ）を参照すると、Ｎ型ウェル層３
９にコンタクト３４を有するＰ型拡散電極３１，３２と
Ｎ型拡散電極３３とが形成され、Ｐ型拡散電極３１，３
２の上層にゲート電極３０が配されている。また、ゲー
ト電極３０と同じ層に単位抵抗領域３８が形成されてい
る。
９にコンタクト３４を有するＰ型拡散電極３１，３２と
Ｎ型拡散電極３３とが形成され、Ｐ型拡散電極３１，３
２の上層にゲート電極３０が配されている。また、ゲー
ト電極３０と同じ層に単位抵抗領域３８が形成されてい
る。
【００３５】図５（Ｂ）では、ゲート電極３０とＰ型拡
散電極３１，３２とＮ型拡散電極３３とコンタクト３４
とに第１層金属配線３５が施されている。これによっ
て、Ｐ型拡散電極３１（スイッチＳＷのドレイン端子
Ｄ）とアナログ出力電圧０１、およびＰ型拡散電極３２
（スイッチＳＷのソース端子Ｓ）と単位抵抗領域３８の
下方のコンタクト３４とがそれぞれ接続される。
散電極３１，３２とＮ型拡散電極３３とコンタクト３４
とに第１層金属配線３５が施されている。これによっ
て、Ｐ型拡散電極３１（スイッチＳＷのドレイン端子
Ｄ）とアナログ出力電圧０１、およびＰ型拡散電極３２
（スイッチＳＷのソース端子Ｓ）と単位抵抗領域３８の
下方のコンタクト３４とがそれぞれ接続される。
【００３６】図５（Ａ）では、ゲート電極３０に第２層
金属配線３６によってディジタル入力信号Ｘ０〜Ｘ４が
接続されている。また、単位抵抗領域３８に対する第１
基準電圧ＲＥＦ１，第２基準電圧ＲＥＦ２の接続、次の
単位抵抗領域３８への接続、抵抗ラダーの折返し部の接
続、Ｎ型拡散電極３３とバックゲートＢＧとの接続が第
２層金属配線３６によってされている。
金属配線３６によってディジタル入力信号Ｘ０〜Ｘ４が
接続されている。また、単位抵抗領域３８に対する第１
基準電圧ＲＥＦ１，第２基準電圧ＲＥＦ２の接続、次の
単位抵抗領域３８への接続、抵抗ラダーの折返し部の接
続、Ｎ型拡散電極３３とバックゲートＢＧとの接続が第
２層金属配線３６によってされている。
【００３７】図６は本発明の他の実施例である分解能４
ビットのＤ／Ａ変換器の回路図、図７はそのレイアウト
パターン図を示す。この実施例は、上述の実施例と同じ
分解能４ビットのＤ／Ａ変換器を２式提供するものであ
るが、抵抗ラダーを共用した点に特徴がある。図６，図
７において、図３，図４と共通する部分には同一の参照
番号を付している。このＤ／Ａ変換器は２式が独立して
動作する、つまり２チャンネルで動作する。ディジタル
入力信号Ｘとアナログ出力電圧０１〜０４は、チャンネ
ルを区別するために各記号の後に−１，−２を付した。
ビットのＤ／Ａ変換器の回路図、図７はそのレイアウト
パターン図を示す。この実施例は、上述の実施例と同じ
分解能４ビットのＤ／Ａ変換器を２式提供するものであ
るが、抵抗ラダーを共用した点に特徴がある。図６，図
７において、図３，図４と共通する部分には同一の参照
番号を付している。このＤ／Ａ変換器は２式が独立して
動作する、つまり２チャンネルで動作する。ディジタル
入力信号Ｘとアナログ出力電圧０１〜０４は、チャンネ
ルを区別するために各記号の後に−１，−２を付した。
【００３８】図７において、１つの単位抵抗を挟む形で
チャンネル１とチャンネル２のスイッチＳＷを配置し、
これを１組として図４におけるのと同様に繰返して接続
している。この結果、図６の回路図どおりに各素子を配
置するよりは、各チャンネルのスイッチＳＷと単位抵抗
との間を接続する配線を最短、かつ同一長とすることが
できる。図６の回路図どおりに配置すると、例えば、チ
ャンネル１のスイッチＳＷ１４から単位抵抗Ｒ１４への
配線長とチャンネル２のスイッチＳＷ１４から単位抵抗
Ｒ１４への配線長とでは明かに差がある。また、チャン
ネル１のスイッチＳＷ１１から単位抵抗Ｒ１１への配線
長とチャンネル１のスイッチＳＷ１４から単位抵抗Ｒ１
４への配線長とでも同様である。図７を参照すれば、こ
のような差は無くなっていることが分かる。
チャンネル１とチャンネル２のスイッチＳＷを配置し、
これを１組として図４におけるのと同様に繰返して接続
している。この結果、図６の回路図どおりに各素子を配
置するよりは、各チャンネルのスイッチＳＷと単位抵抗
との間を接続する配線を最短、かつ同一長とすることが
できる。図６の回路図どおりに配置すると、例えば、チ
ャンネル１のスイッチＳＷ１４から単位抵抗Ｒ１４への
配線長とチャンネル２のスイッチＳＷ１４から単位抵抗
Ｒ１４への配線長とでは明かに差がある。また、チャン
ネル１のスイッチＳＷ１１から単位抵抗Ｒ１１への配線
長とチャンネル１のスイッチＳＷ１４から単位抵抗Ｒ１
４への配線長とでも同様である。図７を参照すれば、こ
のような差は無くなっていることが分かる。
【００３９】ただ、各単位抵抗間を接続する第２層金属
配線３６の長さは、１チャンネル分のスイッチＳＷが４
つ増えた分長くなる。そこで、この部分の配線抵抗を小
さくするために配線幅を太くし、折返し部１の配線幅を
細くすることによって配線抵抗を同一にしている。この
結果、チャンネル１とチャンネル２のアナログ出力電圧
は全く同一になり、チャンネル間のバラツキを最小に押
さえることができる。
配線３６の長さは、１チャンネル分のスイッチＳＷが４
つ増えた分長くなる。そこで、この部分の配線抵抗を小
さくするために配線幅を太くし、折返し部１の配線幅を
細くすることによって配線抵抗を同一にしている。この
結果、チャンネル１とチャンネル２のアナログ出力電圧
は全く同一になり、チャンネル間のバラツキを最小に押
さえることができる。
【００４０】
【発明の効果】本発明の第１の効果は、単位抵抗とスイ
ッチとを同一ライン上で交互に配置し、単位抵抗の間を
金属配線により接続することとしたため、抵抗ラダーが
折り返される場合には、単位抵抗と金属配線との合計の
抵抗値について折返し部をも含めて抵抗ラダーの全長で
同一化が容易に実現できるので、構成がシンプルで高精
度の抵抗ラダー型Ｄ／Ａ変換器を提供することができる
ということにある。
ッチとを同一ライン上で交互に配置し、単位抵抗の間を
金属配線により接続することとしたため、抵抗ラダーが
折り返される場合には、単位抵抗と金属配線との合計の
抵抗値について折返し部をも含めて抵抗ラダーの全長で
同一化が容易に実現できるので、構成がシンプルで高精
度の抵抗ラダー型Ｄ／Ａ変換器を提供することができる
ということにある。
【００４１】また、本発明の第２の効果は、単位抵抗と
スイッチを接続する金属配線をスイッチとは異なる層、
例えばスイッチ層の上層に形成できるため、、金属配線
のスペースを広くとれるため、金属配線の配線抵抗を小
さくすることができるので、Ｄ／Ａ変換器の多ビット化
につれて低抵抗化が要請される単位抵抗に対応して配線
抵抗を低くさせる抵抗ラダー型Ｄ／Ａ変換器を提供する
ことにある。
スイッチを接続する金属配線をスイッチとは異なる層、
例えばスイッチ層の上層に形成できるため、、金属配線
のスペースを広くとれるため、金属配線の配線抵抗を小
さくすることができるので、Ｄ／Ａ変換器の多ビット化
につれて低抵抗化が要請される単位抵抗に対応して配線
抵抗を低くさせる抵抗ラダー型Ｄ／Ａ変換器を提供する
ことにある。
【００４２】更に、本発明の第３の効果は、複数チャン
ネルで１つの抵抗ラダーを共用する抵抗ラダー型Ｄ／Ａ
変換器では、各チャンネルのスイッチが共用する単位抵
抗を挟む形で単位抵抗とスイッチとを同一ライン上で交
互に配置できるため、回路図どおりに各素子を配置する
よりは、各チャンネルのスイッチと単位抵抗との間を接
続する配線を最短、かつ同一長とすることができるとい
うことである。
ネルで１つの抵抗ラダーを共用する抵抗ラダー型Ｄ／Ａ
変換器では、各チャンネルのスイッチが共用する単位抵
抗を挟む形で単位抵抗とスイッチとを同一ライン上で交
互に配置できるため、回路図どおりに各素子を配置する
よりは、各チャンネルのスイッチと単位抵抗との間を接
続する配線を最短、かつ同一長とすることができるとい
うことである。
【図１】本発明の基本構成を説明するためのＤ／Ａ変換
器における素子配置略図
器における素子配置略図
【図２】図１の素子配置に対する抵抗の配置図
【図３】本発明の一実施例である分解能４ビットのＤ／
Ａ変換器の回路図
Ａ変換器の回路図
【図４】図３の回路図に対応したレイアウトパターン図
【図５】図４のレイアウトパターン図の詳細図
【図６】本発明の他の実施例である分解能４ビットの２
チャンネルＤ／Ａ変換器の回路図
チャンネルＤ／Ａ変換器の回路図
【図７】図６の回路図に対応したレイアウトパターン図
【図８】従来技術のＤ／Ａ変換器における素子配置略図
【図９】図８の素子配置に対する抵抗の配置図
【図１０】従来例のＤ／Ａ変換器におけるレイアウトパ
ターン図
ターン図
０１〜０４ アナログ出力電圧
１０ 単位抵抗
１１，１３ 金属配線
１２，３４ コンタクト
１４ スイッチ
３０ ゲート電極
３１，３２ Ｐ型拡散電極
３３ Ｎ型拡散層
３５ 第１層金属配線
３６ 第２層金属配線
３７ ビアホール
３８ 単位抵抗領域
３９ Ｎ型ウェル層
01-1〜04-1 アナログ出力電圧
01-2〜04-2 アナログ出力電圧
Ｒ 単位抵抗
REF1，REF2 基準電圧
ＳＷ スイッチ
X1〜X4 ディジタル入力信号
X1-1〜X4-1 ディジタル入力信号
X1-2〜X4-2 ディジタル入力信号
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
H01L 27/04
Claims (6)
- 【請求項１】 単位抵抗を直列接続した抵抗ラダーと、
該抵抗ラダーにより基準電圧が分割された抵抗分圧を選
択する前記単位抵抗対応のスイッチとを備え、ディジタ
ル入力信号により前記抵抗分圧の一つをアナログ出力電
圧として取り出す抵抗ラダー型ディジタル／アナログ変
換器において、 該抵抗ラダー型ディジタル／アナログ変換器を半導体集
積回路チップにレイアウトする上で、前記単位抵抗と前
記スイッチとを同一ライン上で交互に配置し、前記単位
抵抗の間を金属配線により接続して前記抵抗ラダーを構
成すると共に、前記単位抵抗と前記金属配線との合計の
抵抗値について前記抵抗ラダーの全長で同一化を図った
ことを特徴とする抵抗ラダー型ディジタル／アナログ変
換器。 - 【請求項２】 単位抵抗を直列接続した抵抗ラダーと、
該抵抗ラダーにより基準電圧が分割された抵抗分圧を独
立に選択する複数チャンネルの前記単位抵抗対応のスイ
ッチとを備え、各チャンネルの一つのスイッチからディ
ジタル入力信号により前記抵抗分圧の一つをアナログ出
力電圧として取り出す抵抗ラダー型ディジタル／アナロ
グ変換器であって、 該抵抗ラダー型ディジタル／アナログ変換器を半導体集
積回路チップにレイアウトする上で、前記各チャンネル
のスイッチが共用する単位抵抗を挟む形で前記単位抵抗
と前記スイッチとを同一ライン上で交互に配置し、前記
単位抵抗の間を金属配線により接続して前記抵抗ラダー
を構成すると共に、前記単位抵抗と前記金属配線との合
計の抵抗値について前記抵抗ラダーの全長で同一化を図
ったことを特徴とする抵抗ラダー型ディジタル／アナロ
グ変換器。 - 【請求項３】 前記抵抗ラダーが折り返される場合に、
前記単位抵抗と前記金属配線との合計の抵抗値について
前記折返し部を含めて前記抵抗ラダーの全長で同一化を
図った請求項１または請求項２に記載の抵抗ラダー型デ
ィジタル／アナログ変換器。 - 【請求項４】 前記金属配線は前記スイッチとは異なる
層に形成される請求項１ないし請求項３のいずれかに記
載の抵抗ラダー型ディジタル／アナログ変換器。 - 【請求項５】 前記金属配線は前記スイッチの上層に形
成される請求項４に記載の抵抗ラダー型ディジタル／ア
ナログ変換器。 - 【請求項６】 第１極性のウェル層に形成された第２極
性の拡散層をソース電極およびドレイン電極として前記
第１極性のウェル層の上層に形成されたゲート電極を有
し、前記スイッチとして機能する第２極性のＭＯＳＦＥ
Ｔと、 前記ゲート電極の層と同層に形成された単位抵抗領域
と、 前記ソース電極と前記単位抵抗領域の第１端子、および
前記ドレイン電極と前記アナログ出力信号とを接続し、
前記単位抵抗領域の上層に形成された第１層金属配線
と、 前記単位抵抗領域の第１端子，第２端子を隣り合う単位
抵抗の第２端子，第１端子、前記ゲート電極を前記ディ
ジタル入力信号と接続し、前記第１層金属配線の上層に
形成された第２層金属配線とから成る請求項５に記載の
抵抗ラダー型ディジタル／アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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