KR20030038492A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR20030038492A
KR20030038492A KR1020020068753A KR20020068753A KR20030038492A KR 20030038492 A KR20030038492 A KR 20030038492A KR 1020020068753 A KR1020020068753 A KR 1020020068753A KR 20020068753 A KR20020068753 A KR 20020068753A KR 20030038492 A KR20030038492 A KR 20030038492A
Authority
KR
South Korea
Prior art keywords
terminal
constant current
branched
channel
drain
Prior art date
Application number
KR1020020068753A
Other languages
English (en)
Other versions
KR100898211B1 (ko
Inventor
이시이도시키
Original Assignee
세이코 인스트루먼트 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 인스트루먼트 가부시키가이샤 filed Critical 세이코 인스트루먼트 가부시키가이샤
Publication of KR20030038492A publication Critical patent/KR20030038492A/ko
Application granted granted Critical
Publication of KR100898211B1 publication Critical patent/KR100898211B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Control Of Electrical Variables (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 정확한 전류값의 제어가 가능한 반도체 장치를 제공한다.
정전류 회로를 구비한 반도체 집적회로에서, 상기 정전류 회로는, 게이트 단자와 소스 단자를 공통하는 다수의 정전류 소자를 구비한다. 상기 게이트 단자 및 상기 소스 단자의 한쪽의 단에 배치된 상기 정전류 소자의 분기한 드레인 단자가, 상기 게이트 단자 및 소스 단자의 양단에 배치되어 있다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 다수의 소망의 전류비를 출력하는 정전류 소자를 이용한 정전류 회로에서, 각 채널의 전류값을 균일하게 제어하는 회로 구성에 관한 것이다.
도 3에 종래의 동일 전류를 출력하는 정전류 회로의 N개의 정전류 소자의 배열을 도시하는 구성도를 도시한다. 종래, 다수의 소망의 전류비를 출력하는 정전류 소자인 P형 또는 N형의 MOS 트랜지스터를 이용한 정전류 회로에 있어서, 도 3에 도시하는 바와 같이 각 채널의 정전류 소자는, 소자마다 레이아웃을 완결하는 구성으로 되어 있다. 그리고, 게이트 단자(1)와 소스 단자(2)는, 각 정전류 소자에 공통이다. 또, 게이트 단자(1) 및 소스 단자(2)의 한쪽의 단으로부터 순서대로, 제1 출력 단자 채널(3)에 대응하는 제1 드레인 단자(6), 제2 출력 단자 채널(4)에 대응하는 제2 드레인 단자(7), 제N 출력 단자 채널(5)에 대응하는 제N 드레인 단자(8)가 각각 분기하여 배치되어 있다. 12는 배선을 위한 콘택트 홀이다.
도 4는 종래의 N개의 동일 전류를 출력하는 정전류 회로의 개략 구성을 도시하는 도면이다. 도 4에서는, 배치도를 보다 알기 쉽게 하기 위해서, 도 3의 구성도로부터 게이트 단자(1)와 소스 단자(2)를 삭제하여 드레인 단자의 접속만을 도시하고 있다. 이와 같이, 제1 출력 단자 채널(3), 제1 드레인 단자(6)를 갖는 정전류 소자의 레이아웃을 완결한 것 옆에, 제2 출력 단자 채널(4), 제2 출력 단자 채널(5)을 갖는 정전류 소자를 배치하고, 이하, 제N번째의 정전류 소자까지 동일하게 배치되어 있다. 또, 종래의 구성예로서는 드레인 단자가 분기하고 있지 않은 정전류 소자를 병렬로 배열하고 있다.(일본국 특개평 제 9-73331호 참조)
그러나, 상기와 같은 종래의 구성에 있어서, 게이트 단자(1) 및 소스 단자(2)에 대응하는 부분에, 각 정전류 소자의 배치에 의한 정전류원으로부터의 거리의 차이가 있기 때문에 배선 저항값에 차이가 생긴다. 이것에 의해, 게이트 단자(1), 소스 단자(2)로부터 공급되는 전류, 전압이, 정전류 소자마다 다르다고 하는 문제가 생길 수 있다. 또한, 다른 구성 요소 등에 의한 온도의 영향이 정전류 소자가 배치된 장소에 따라서 다르기 때문에, 이 배선 저항값과 온도에 의한 영향으로 각 채널의 전류값에 차이가 생겨, 정확한 전류값의 제어가 곤란해지는 문제가 있다.
상기 과제를 해결하기 위해서, 본 발명은 정전류 회로의 정전류 소자인 P형또는 N형의 MOS 트랜지스터의 분기한 각 드레인 단자가, 레이아웃 패턴의 양단으로부터 다수개분 교대로 배치되도록 레이아웃한다. 즉, 정전류 회로에서 N개의 정전류 소자가 있는 경우에는, 한쪽의 단으로부터 1채널째의 드레인 단자, 2채널째의 드레인 단자의 순으로 N채널째까지 배치하고, 좌단에서도 1채널째의 드레인 단자, 2채널째의 드레인 단자의 순으로 N채널째까지 배치하여, N채널째의 분기한 드레인 단자가 중앙에서 이웃하게 되도록 배치한다.
또, 또 하나의 수단으로서, 정전류 회로의 정전류 소자인 P형 또는 N형의 MOS 트랜지스터의 분기한 각 드레인 단자가, 레이아웃 패턴의 한쪽의 단으로부터 다수개분 교대로 배치되도록 레이아웃한다. 즉, 정전류 회로에서 N개의 정전류 소자가 있는 경우에는, 한쪽의 단으로부터 1채널째의 드레인 단자, 2채널째의 드레인 단자의 순으로 N채널째까지 배치하고, N채널째의 다음에 다시 1채널째의 드레인 단자, 2채널째의 드레인 단자의 순으로 N채널째까지 배치하여, 분기한 각 드레인 단자의 수가 M개였던 경우, M개분 반복하여 교대가 되도록 배치한다.
이와 같은 배치로 함으로써, 각 정전류 소자인 P형 또는 N형의 MOS 트랜지스터의 소자 단위로, 소스 단자 및 게이트 단자에 부가되는 배선 저항의 영향의 균일화를 도모할 수 있다. 또한, 온도 변화에 의한 정전류의 영향을 균등하게 할 수 있다. 따라서, 다수개의 소망의 전류비를 출력하는 정전류 회로에 있어서, 각 채널의 전류값 제어의 정밀도를 향상할 수 있다.
도 1은 본 실시 형태에 관한 정전류 회로의 정전류 소자의 배열을 도시하는 구성도,
도 2는 본 실시 형태에 관한 정전류 회로의 개략 구성을 도시하는 도면,
도 3은 종래의 정전류 회로의 배열을 도시하는 구성도,
도 4는 종래의 정전류 회로의 개략 구성을 도시하는 도면,
도 5는 본 발명의 실시 형태의 정전류 소자를 이용한 정전류 회로의 회로 구성도,
도 6은 본 발명의 실시 형태의 정전류 소자를 이용한 정전류 회로의 회로 구성도,
도 7은 본 실시 형태에 관한 정전류 회로의 정전류 소자의 배열을 도시하는 구성도,
도 8은 본 실시 형태에 관한 정전류 회로의 개략 구성을 도시하는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 게이트 단자2 : 소스 단자
3 : 제1 출력 단자 채널4 : 제2 출력 단자 채널
5 : 제N 출력 단자 채널6 : 제1 드레인 단자
7 : 제2 드레인 단자8 : 제N 드레인 단자
9 : 정전류원10 : 정전류 소자 P형 MOS 트랜지스터
11 : 정전류 소자 N형 MOS 트랜지스터
12 : 콘택트 홀
13 : 비아홀
14 : M개의 분기를 갖는 제1 드레인 단자
15 : M개의 분기를 갖는 제2 드레인 단자
16 : M개의 분기를 갖는 제N 드레인 단자
이하에, 본 발명의 실시 형태를 도면에 기초하여 설명한다. 도 1은 본 실시형태에 관한 정전류 회로의 정전류 소자의 배열을 도시하는 구성도이다. N형 MOS 트랜지스터 또는 P형 MOS 트랜지스터인 정전류 소자에서의 게이트 단자(1)와 소스 단자(2)가 모든 채널에서 공통으로 되어 있다. 분기한 각 드레인 단자가, 게이트 단자(1) 및 소스 단자(2)의 좌단과 우단으로부터 각각, 제1 드레인 단자(6), 제2 드레인 단자(7), 그리고 제n 드레인 단자의 순으로 중앙을 향해서 순서대로 배열되어 있다. 이와 같이 하여, 중앙에서 제N번째의 채널에 대응한 분기한 제N의 드레인 단자(8)가 이웃하게 된다. 그리고, 각 채널의 출력 단자인, 제1 출력 단자 채널(3), 제2 출력 단자 채널(4) 및 제N 출력 단자 채널(5)에 접속되도록 구성되어 있다.
이 배치도를 간략화하여 도시한 것이 도 2에 도시하는 구성도가 된다. 도 2는 도 1의 구성도로부터 소스 단자(1)와 게이트 단자(2)를 삭제하여 드레인 단자의 접속만을 도시한 것이다.
공통화된 소스 단자(1) 및 게이트 단자(2)의 배선 저항 등에 의한 각 정전류 소자에 인가되는 전류, 전압의 값의 편차가 생기고 있는 경우에도, 각각의 정전류 소자에서, 소스 단자(1) 및 게이트 단자(2)의 전류값, 전압값의 편차의 영향의 균일화를 도모할 수 있다. 본 실시 형태에서는 이상적으로 제N 드레인 단자(8)에 소스 단자(1) 및 게이트 단자(2)로부터 인가되는 전류, 전압의 값에 균일화된다. 이와 같이 하여, 채널 사이의 전류값의 편차를 억제할 수 있다. 또, 각 정전류 소자의 배치의 차이에 의한 다른 구성 요소에 의해서 발생한 온도 영향의 편차도 저감할 수 있다. 즉, 온도 변화에 의한 채널 사이의 전류값의 편차도 억제할 수 있다.
도 7은 본 실시 형태에 관한 정전류 회로의 정전류 소자의 배열을 도시하는 구성도이다. N형 MOS 트랜지스터 또는 P형 MOS 트랜지스터인 정전류 소자에서의 게이트 단자(1)와 소스 단자(2)가 모든 채널에서 공통으로 되어 있다. M개로 분기한 각 드레인 단자가, 게이트 단자(1) 및 소스 단자(2)의 좌단으로부터 각각, 제1 드레인 단자(14), 제2 드레인 단자(15), 그리고 제n 드레인 단자의 순으로 우단을 향해서 순서대로 배열되어 있다. 이와 같이 하여, 제N번째의 채널에 대응한 제1의 분기한 제N 드레인 단자(16)와 제2의 분기한 제1 드레인 단자(14)가 이웃하게 되도록 하고, 제M의 분기한 각 드레인 단자까지 순서대로 배열된다. 그리고, 각 채널의 출력 단자인, 제1 출력 단자 채널(3), 제2 출력 단자 채널(4) 및 제N 출력 단자 채널(5)에 접속되도록 구성되어 있다.
이 배치도를 간략화하여 도시한 것이 도 8에 도시하는 구성도가 된다. 도 8은 도 7의 구성도로부터 소스 단자(1)와 게이트 단자(2)를 삭제하여 드레인 단자의 접속만을 도시한 것이다.
공통화된 소스 단자(1) 및 게이트 단자(2)의 배선 저항 등에 의한 각 정전류 소자에 인가되는 전류, 전압의 값의 편차가 생기고 있는 경우에도, 각각의 정전류 소자에서, 소스 단자(1) 및 게이트 단자(2)의 전류값, 전압값의 편차의 영향의 균일화를 도모할 수 있다. 본 실시 형태에서는, 이상적으로 제N 드레인 단자(8)에 소스 단자(1) 및 게이트 단자(2)로부터 인가되는 전류, 전압의 값에 균일화된다. 이와 같이 하여, 채널 사이의 전류값의 편차를 억제할 수 있다. 또, 각 정전류 소자의 배치의 차이에 의한 다른 구성 요소에 의해서 발생한 온도의 영향의 편차도저감할 수 있다. 즉, 온도 변화에 의한 채널 사이의 전류값의 편차도 억제할 수 있다.
상기와 같이 하여 구성된 정전류 소자를 이용한 정전류 회로의 실시예를 도 5, 도 6에 도시한다. 도 5는 정전류 소자에 P형 MOS 트랜지스터를 이용한 정전류 회로의 실시예이다. 도 6은 N형 MOS 트랜지스터를 이용한 정전류 회로의 실시예이다.
도 5 및 도 6에서, 9는 정전류원이고, 10은 정전류 소자 P형 MOS 트랜지스터이며, 11은 정전류 소자 N형 MOS 트랜지스터이다. 또한, 12는 배선을 행하기 위한 콘택트 홀이고, 13은 배선을 행하기 위한 비아홀이다. 도면에 도시하는 바와 같이, 정전류 회로의 정전류 소자를 구성함으로써, 고정밀도의 정전류 회로를 구비한 반도체 장치를 제공할 수 있다.
본 발명에 의하면, 각 정전류 소자인 P형 또는 N형의 MOS 트랜지스터의 소자 단위에서의 소스 단자에 부가되는 배선 저항값과 게이트 단자에 부가되는 배선 저항값의 분기에 의한 전류, 전압값의 균일화를 도모할 수 있다. 또한, 온도 변화에 의한 전류값의 영향을 균일화할 수 있다. 따라서, 각 채널의 전류값을 보다 정확하게 제어할 수 있고, 고정밀도인 채널 사이의 매칭을 갖는 일정 전류의 공급을 하는 것이 가능하게 된다.

Claims (3)

  1. 반도체 집적회로에 있어서,
    다수로 분기한 게이트 단자와, 다수로 분기한 소스 단자와, 상기 게이트 단자 및 상기 소스 단자를 공통하는 다수의 정전류 소자를 구비한 정전류 회로를 갖고,
    상기 게이트 단자 및 상기 소스 단자의 분기한 부분에 상기 정전류 소자의 분기한 드레인 단자가 대응하여 배치되어 있으며, 상기 게이트 단자 및 소스 단자의 다수의 분기 내의 양단에 위치하는 분기에 대응하도록 배치되어 있는 것을 특징으로 하는 반도체 집적회로.
  2. 반도체 집적회로에 있어서,
    분기한 게이트 단자와, 상기 게이트 단자에 대응하도록 분기한 소스 단자와, 상기 게이트 단자 및 소스 단자를 공통으로 하고, 분기한 상기 게이트 단자와 상기 소스 단자에 대응하여 배치된 분기한 드레인 단자를 갖는 N(2 ≤N)개의 정전류 소자를 구비한 정전류 회로를 갖고,
    제n(1 ≤n ≤N)번째에 배치된 상기 정전류 소자의 상기 드레인 단자는, 다수의 드레인 단자가 배열된 양단으로부터 제n번째에 대응하도록 배치되어 있는 것을 특징으로 하는 반도체 집적회로.
  3. 반도체 집적회로에 있어서,
    분기한 게이트 단자와,
    상기 게이트 단자에 대응하도록 분기한 소스 단자와,
    상기 게이트 단자 및 소스 단자를 공통으로 하고, 분기한 상기 게이트 단자와 상기 소스 단자에 대응하여 배치된 분기한 드레인 단자를 갖는 N(2 ≤N)개의 정전류 소자를 갖고,
    n번째에 배치된 상기 정전류 소자는 M(2 ≤M)개로 분기한 드레인 단자를 갖고 있으며,
    분기한 m(1 ≤m ≤M)번째의 상기 드레인 단자가, 다수의 드레인 단자가 배열된 단으로부터 제(m-1) ×n + n번째에 배치되어 있는 것을 특징으로 하는 반도체 집적회로.
KR1020020068753A 2001-11-09 2002-11-07 반도체 집적회로 KR100898211B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00345241 2001-11-09
JP2001345241 2001-11-09
JP2002297691A JP4245124B2 (ja) 2001-11-09 2002-10-10 半導体集積回路
JPJP-P-2002-00297691 2002-10-10

Publications (2)

Publication Number Publication Date
KR20030038492A true KR20030038492A (ko) 2003-05-16
KR100898211B1 KR100898211B1 (ko) 2009-05-18

Family

ID=26624454

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020068753A KR100898211B1 (ko) 2001-11-09 2002-11-07 반도체 집적회로

Country Status (5)

Country Link
US (1) US6831336B2 (ko)
JP (1) JP4245124B2 (ko)
KR (1) KR100898211B1 (ko)
CN (1) CN100481450C (ko)
TW (1) TWI244752B (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900002664B1 (ko) * 1985-08-16 1990-04-21 가부시끼가이샤 히다찌세이사꾸쇼 시리얼 데이터 기억 반도체 메모리
US5721144A (en) * 1995-04-27 1998-02-24 International Business Machines Corporation Method of making trimmable modular MOSFETs for high aspect ratio applications
DE19516338C1 (de) * 1995-05-04 1996-08-22 Vera Feistkorn Verbindungsklemme für elektrische Leiter
JPH0973331A (ja) * 1995-06-30 1997-03-18 Seiko Instr Inc 半導体集積回路装置
US5828102A (en) * 1996-08-27 1998-10-27 National Semiconductor Corporation Multiple finger polysilicon gate structure and method of making
US6002156A (en) * 1997-09-16 1999-12-14 Winbond Electronics Corp. Distributed MOSFET structure with enclosed gate for improved transistor size/layout area ratio and uniform ESD triggering
US5990504A (en) * 1999-05-18 1999-11-23 Kabushiki Kaisha Toshiba Finger structured MOSFET

Also Published As

Publication number Publication date
TWI244752B (en) 2005-12-01
US6831336B2 (en) 2004-12-14
JP2003209182A (ja) 2003-07-25
JP4245124B2 (ja) 2009-03-25
CN100481450C (zh) 2009-04-22
US20030089955A1 (en) 2003-05-15
KR100898211B1 (ko) 2009-05-18
CN1417860A (zh) 2003-05-14
TW200300602A (en) 2003-06-01

Similar Documents

Publication Publication Date Title
KR100395880B1 (ko) 테스트 소자 그룹 구조
US20050189595A1 (en) Semiconductor device comprising transistor pair isolated by trench isolation
KR940009253B1 (ko) 바이어스 공급전류를 가진 반도체 집적회로장치
US4352092A (en) Digital to analog converter
JP2576253B2 (ja) Ｄ／ａ変換装置
US8502604B2 (en) Layout method for differential amplifier and layout using the same
US7868694B2 (en) Variable resistor array and amplifier circuit
US20030154456A1 (en) Resistor circuit
US20050140534A1 (en) Resistance voltage divider circuit, liquid crystal display driving apparatus using resistance voltage divider circuit, and liquid crystal display apparatus
US10725489B2 (en) Semiconductor device
KR100898211B1 (ko) 반도체 집적회로
US20010052867A1 (en) Digital-to-analog converter
JP2007201882A (ja) 半導体集積回路
KR101783484B1 (ko) 가변 저항 회로를 구비한 반도체 집적 회로
US5892471A (en) Apparatus and method for current steering digital-to-analog converter units
US6825718B2 (en) Impedance matching circuit
US7439765B2 (en) Mask-programmable logic macro and method for programming a logic macro
KR100231806B1 (ko) 출력 지연 균일화 논리 회로 및 이를 구비한 반도체 집적 회로 배열
KR101042255B1 (ko) 반도체 소자
JP2004327540A (ja) 半導体装置及びその製造方法
RU2025829C1 (ru) Интегральная схема на комплементарных моп-транзисторах
KR100431316B1 (ko) 디램패키지및그의어드레스라인및데이터라인폭변화방법
KR19990041977U (ko) 반도체 회로
JPH06151739A (ja) 半導体装置
JP2010103509A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130419

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140422

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170421

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180418

Year of fee payment: 10