KR100326693B1 - 전력금속산화막반도체(mos)트랜지스터 - Google Patents
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Abstract
입력 단자로부터 입력된 신호의 각 게이트로의 전달 지연 시간이 복수의 트랜지스터 블록들을 포함하는 전력 MOS 트랜지스터에 의해 균일하게 되고 단축된다. 트랜지스터 블럭은 제 1 도전층(82, 84, 86및 810)에 의해 서로 연결된 소스와, 제 2 도전층(81, 83, 85및 89)에 의해 서로 연결된 드레인과, 연속적인 반도체층으로 이루어진 게이트(6)에 의해 형성된다. 상기 트랜지스터는 게이트 단자 Gin에 연결되고 게이트상에 적층된 제 3 도전층(11)을 갖는다. 게이트상에 적층된 제 3 도전층은 입력 단자로부터 입력된 신호의 각 게이트로의 전달 지연 시간을 균일하게 하고 줄여주도록 작용한다. 상기 도전층을 게이트의 주면 중심 근처까지 확장시킴으로써, 반도체 칩 중심에 위치한 트랜지스터 블럭까지의 게이트 입력 신호의 지연시간은 상당히 감소될 수 있다.
Description
발명의 분야
본 발명은 MOS 전계 효과 트랜지스터(MOS-FET)에 관한 것이다. 특히, 본 발명은 출력 단자에 큰 전류를 공급하는 전력 트랜지스터에 관한 것이다. 또한 본 발명은 상대적으로 큰 부하를 구동시키는 트랜지스터에 관한 것이며, 보다 구체적으로는 스위칭 시에 모터를 포함하는 유도 부하를 구동하는 트랜지스터에 관한 것이다.
발명의 배경
제 1 도는 한 반도체 칩 위에 다수의 MOS 트랜지스터 블록들이 형성되고 서로 연결되어 단일의 전력 IC(집적 회로)를 형성하는 한 예를 도시한다.
제 1 도에 있어서, 트랜지스터 블럭들인 MOS 트랜지스터 Q1내지 Qn은 서로 병렬로 연결되고, 각 트랜지스터의 게이트끼리 연결되어 단자 G에, 드레인끼리 연결되어 단자 D에, 소스끼리 연결되어 단자 S에 각각 이르게 된다. 이와 같이 구성된 전력 IC(1)은 단자 D에 연결된 전원과 단자 S에 연결된 모터(2)를 갖고, 트랜지스터 Q1내지 Qn을 도통시킬 수 있는 레벨을 갖는 입력 신호가 단자 G에 공급되었을 때 각 트랜지스터는 도통되어 단자 D로부터의 전원 전류는 각 트랜지스터를 통해 단자 S에 유도된다. 그리고 단자 S에 공급된 전류는 모터 구동 전류로서 모터(2)에 공급된다.
이 전력 IC(1) 내의 트랜지스터 블럭들 사이의 연결은 일반적으로 제 2 도에 개략적으로 도시된 구성도로 설명된다.
제 2 도에 있어서, 각 트랜지스터 블럭에 대해 반도체 기판(11)상에 소스(s)와 드레인(d)이 형성되고 폴리실리콘으로 이루어진 게이트(g)가 실리콘 산화막 등을 통해 거기에 적층된다. 반도체 기판(11)을 기초하여 형성된 트랜지스터 블록들을 전부 전체적으로 연결하기 위해 소위 단일층의 알루미늄 배선 공정이 사용되는 경우에, Qm과 Qm+1등과 같이 도시된 두개의 인접 트랜지스터 블럭에서의 소스 사이 및 드레인 사이의 배선에는 알루미늄이 사용되고, 게이트 사이의 배선에는 게이트와 동일한(혹은 공통) 폴리실리콘이 사용된다.
그러나, 게이트 배선에 사용된 폴리실리콘은 대체적으로 알루미늄보다 큰 저항값을 갖기 때문에, 단자(G)로부터의 입력 신호를, 칩 위의 단자(G)와 비교적 근처에 위치한 게이트에서 멀리 떨어진 게이트로 전달하는데, 상당한 시간이 소요된다. 이와 같이, 트랜지스터 블럭이 칩 위의 단자(G)로부터 멀리 떨어질수록, 레벨변화에 응답하여 "온" 혹은 "오프"로 절환시키는데 입력 신호에 요구되는 시간은 더 걸린다. 특히 10,000㎛ 이상의 게이트 폭을 갖는 트랜지스터 블럭의 전력 IC의 경우에는, 1A 정도의 큰 부하를 갖는 모터 구동 전류를 출력할 때 스위칭 속도는 현저히 떨어진다.
따라서, 입력 단자로부터의 입력 신호를 각 게이트에 전달하는데 따른 지연시간을 균등화하고 빠르게 하는 MOS 트랜지스터를 제공하는 것이 본 발명의 목적이다.
발명의 개요
본 발명에 따른 MOS 트랜지스터는, 제 1 도전층에 의해 서로 연결된 소스, 제 2 도전층에 의해 서로 연결된 드레인과, 연속적인 반도체층으로 이루어진 게이트로 이루어진 다수의 트랜지스터 블럭을 포함하고, 게이트 단자에 연결되고 상기 게이트 위에 적층되는 제 3 도전층을 포함한다.
본 발명의 MOS 트랜지스터에 따르면, 연속된 반도체층으로 이루어진 게이트 위에 적층되는 도전층은 입력 신호를 각 트랜지스터 블럭의 게이트에 비교적 짧은 지연 시간으로 전달한다.
양호한 실시예들의 설명
이하에서는 첨부 도면을 참조하여 본 발명에 대해 상세히 기술한다.
제 3 도는 본 발명의 한 실시예에 따른 MOS 트랜지스터의 구조를 도시한 평면 투시도, 제 4 도는 제 3 도의 X-X의 단면도, 제 5 도는 제 3 도의 Y-Y의 단면도이다. 제 6 내지 제 8 도는 제 3 도의 부분 평면 투시도이다.
제 3 도 내지 제 8 도에 있어서, P 형 폴리실리콘으로 형성된 반도체 기판(3)(두꺼운 실선으로 표시)에 소위 확산으로 형성된 다수의 드레인과 대응하는 소스가 배치되어 있다. 이들 드레인과 소스의 구성을 보다 구체적으로 설명하면, 제 6 도에 도시된 바와 같이, 수직 방향으로 연장되는 드레인 및 소스 영역은 반도체 칩(3)상에서 수평 방향으로 서로 배치된다. 드레인 411-441, 412-442및 413-443은 제 1, 제 2 및 제 3 드레인 영역에 각각 수직으로 배치된다. 소스 511-541, 512-542및 513-543은 제 1, 제 2 및 제 3 소스 영역에 수직으로 각각 배치된다.
예를 들어 폴리실리콘으로 형성된 게이트(6)(가는 실선으로 표시된다)는 SiO2등의 산화막(7)을 통해 소스들 사이, 드레인들 사이, 그리고 소스와 드레인 사이에 적층된다. 즉, 제 7 도에 도시한 바와 같이, 게이트(6)는 정면에서 보았을 때 드레인들과 소스들 사이의 간극을 덮는 격자 모양의 형태를 취한다. 바꾸어 말하면, 게이트(6)는 반도체 기판(3)의 주면을 따라 수직 방향으로 확장되는 부분 611-615과 수평 방향으로 확장되는 부분 621-623을 갖는다. 따라서 반도체 기판(3)에서, 게이트(6)의 수직 방향의 확장부 611-615에 의해 분리된 영역(제 1 내지 제 3 드레인및 소스 영역)에 소스 411-443및 드레인 511-543이 형성되고, 상기 수직 방향의 확장부들은 산화막(7)을 통해 소스와 드레인 사이에 적층된다. 또한 게이트(6)는 수직 및 수평으로 확장된 부분을 서로 연결시키는 주변부(630)를 갖는다.
상기와 같이 배치된 드레인, 소스 및 게이트와 함께, 일반적으로 제 8 도의 음영 영역으로 표시된 채널들이 반도체 기판(3) 위에 형성된다. 이러한 채널은 또한 제 5 도에서 참조 기호 "CH"로 표시되어 있다. 제 8 도에서는, 20개의 채널이 반도체 기판 위에 생성되고 이는 20개의 반도체 블럭이 형성됨을 나타낸다.
드레인과 소스는 가는 일점 쇄선으로 표시된 알루미늄 등의 도체로 된 단일방향 연결부(층)(81∼86)에 의해 각 영역마다 연결된다. 보다 상세하게는, 드레인 411∼441, 소스 511-541, 드레인 412-442, 소스 512-542, 드레인 413-443, 소스 513-543은 각각 연결부 82, 83, 84, 85및 86에 의해 서로 연결된다. 단일 방향 연결부와 드레인 및 소스 사이의 연결점인 콘택트홀은 제 3 도에서 기호 "■"로 표시된다. 또한 이들 단일 방향 연결부중에, 드레인에 연결된 단일 방향 연결부(81, 83및 85)를 공통으로 연결하기 위한 타방향 연결부(9)와, 소스에 연결된 단일 방향 연결부(82, 84 및 86)를 공통으로 연결하기 위한 타방향 연결부(10)가 제공된다. 이들 타방향 연결부는 두꺼운 일점 쇄선으로 각 도면에서 표시되고, 알루미늄과 같은 도체로 형성된다. 타방향 연결부(9 및 10)와 단일 방향 연결부 사이의 연결점, 즉 소위 "비아홀(via holes)"이 "X"로 중첩된 "□"로 표시된다.
이와 같은 단일 방향 및 타방향 연결부에 의해, 반도체 기판(3)상에 형성된 모든 드레인과 소스의 공통 연결이 달성된다.
게이트(6)의 주변부(630)상에는, 가는 이점 쇄선으로 표시되는 알루미늄과 같은 도체(11)가 접촉되게 적층되고, 도체(11)의 한 끝과 전체 MOS 트랜지스터의 게이트 단자가 서로 연결된다. 도체(11)와 게이트(6) 사이의 연결점, 즉 콘택트홀 역시 제 3 도에서 "■"로 표시된다. 또한, 절연막(12)은 도체(11)의 콘택트홀 주변에 형성된다.
게이트(6)상에 증착된 도체(11)에 의해 게이트(6)의 신호 전달 시간은 단축된다. 제 3 도에서, 예를 들면 직사각형 도체(11)의 한 코너에 위치한 단자(Gin)로부터 게이트상의 P점까지의 입력 신호의 전달은, 도체(11)가 P점 주변까지 확장되기 때문에 실질적으로 저항을 무시할 수 있을 정도로 충분히 빠른 시간내에 이루어지므로, P점을 포함하는 트랜지스터 블럭은 입력 신호에 대해 양호한 응답을 제공한다. 한편, P 점 주변까지 확장되는 도체(11)가 없는 종래의 구성으로는, 게이트(6)의 폴리실리콘을 통한 전달만이 유효하여, 본 발명이 제공하는 상기와 같은 응답성은 달성되지 않는다.
또한, 단일 방향으로 드레인과 소스를 연결하기 위한 도체(81내지 86)와, 게이트 적층된 도체(11)를 제 1 층 알루미늄 배선 공정 단계에서 조립함으로써, 그리고 타방향으로 드레인과 소스를 연결하기 위한 도체(9 와 10)를 제 2 층 알루미늄 배선 공정 단계에서 조립함으로써, 상당히 효율적으로 본 실시예의 MOS 트랜지스터를 제조할 수 있다. 한편, 반도체 기판상에 레이아웃이 얼마나 잘되었느냐에 따라서 전체 도체들이 단일층의 배선 공정 단계에서 형성될 수도 있다. 이는 2층 알루미늄 배선 공정과 비교하여, 레이아웃에 요구되는 반도체 칩의 전체 면적을 증가시키거나, 보다 더 정밀한 미세 가공 기술을 요구하거나 한다.
도체가 격자형 게이트의 수평 또는 수직 확장부 근처에도 적층될 수 있지만, 상기의 실시예에 있어서는 게이트(6)의 주변부(630) 주위에만 도체(11)가 적층된 구조에 대해 기술하였다.
제 9 도는 본 발명의 다른 실시예에 따른 MOS 트랜지스터의 구조를 도시한 평면 투시도이고, 제 10 도는 제 9 도의 X-X의 단면도, 제 11 도는 제 9 도의 Y-Y의 단면도, 제 12 내지 제 14 도는 제 9 도의 부분 투시도이다.
제 9 도 내지 제 14 도에 있어서, 제 3 도 내지 제 8 도에 표시된 것과 동일하거나 동등한 부분은 동일한 참조 기호를 사용하여 표시하였고, 따라서 이에 대해서는 자세히 기술하지 않는다. 이 실시예에 있어서, 수직 확장부(613)를 빼고 일부 확장부를 제외하면, 게이트(6)는 제 13 도에 도시한 것과 같이 도체(11)를 게이트면의 중앙 근처까지 확장시키기 위한 안내부(guide)(641및 642)를 갖는다. 안내부(641과 642)는 소스 측부와 드레인 측부로 각각 작용한다. 제 12 도에 도시된 것과 같이 이들 안내부 아래에 두개의 소스와 두개의 드레인은 형성되지 않는다. 따라서 이와 같이 구성된 MOS 트랜지스터에 있어서는, 제 14 도에 도시한 바와 같이 12개의 채널이 형성되므로, 제 8 도에 도시된 것과 비교하면 사용된 트랜지스터블럭의 숫자는 4개가 감소하였다.
도체(11)는 제 9 도에 도시한 바와 같이 주변부(630)로부터 수평 확장부(622)까지 확장된다. 이는 입력 신호가, 단자(Gin)로부터 비교적 짧은 지연 시간으로 내부로 확장되는 도체 근처의 게이트까지 전달되게 함으로써, 그 게이트에 의해 채널이 형성되는 트랜지스터 블럭은 상기의 실시예보다 더 양호한 응답성을 제공한다. 따라서 트랜지스터 블럭의 숫자는 줄었지만, 본 실시예는 반도체 기판(3)상에 형성된 전체 트랜지스터 블럭에 대해 입력 신호가 비교적 균일한 지연 시간을 갖고 게이트에 전달될 수 있게 한다. 또한 전체 반도체 칩의 면적을 변화시킬 필요가 없다는 장점이 있다.
본 실시예에 있어서 안내부(641과 642)가 수직 확장부로 간주된다면, 본 예의 구조는 도체(11)가 격자 형태의 게이트(6)의 수직 확장부 일부에 적층되는 구조와 동일 또는 동등하다는 것을 이해해야 한다. 또한, 본 예에 있어서, 도체(11)가 주변부로부터 안쪽으로 수직 확장되는 것으로 설명하였지만, 안쪽으로 수평 확장될 수도 있다.
상기 또다른 실시예에 있어서, 입력 신호의 각 트랜지스터 블럭 게이트까지의 전달 지연 시간은 도체를 게이트(6)의 주변부 주위뿐만 아니라 내측 확장부에도 배치함으로써 동일하게 됨을 설명하였다. 이하에서는 지연 시간을 효율적으로 균일화하는 방법을 설명한다.
제 15 도는 격자형 폴리실리콘 게이트(6)를 한 면으로 도시한 구성도이고,게이트의 종횡비(aspect ratio)는 1:3이며, 제 1 및 제 2 실시예의 어느 것도 적용할 수 없는 것을 도시하였다.
이 경우에 있어서, GIN1에 입력된 게이트 신호가 점 X'까지 전달되는 거리는, 다음과 같이 주어진다.
[식 1]
한편, GIN2에 입력된 게이트 신호가 점 X 혹은 X'까지 전달되는 거리는, 다음과 같이 주어진다.
[식 2]
제 15 도와 비슷한 구성도는 상기의 제 1 실시예가 적용 가능한 제 16 도에 도시되어 있다.
이 경우에 있어서, 도체(11)가 게이트(6)의 주변부상에 적층되어 접촉하고 있기 때문에, GIN1으로부터 점 X 와 X'까지의 신호의 전달 지연은 대체로 무시될 수 있다.
GIN1에 입력된 게이트 신호가 일점 쇄선으로 표시된 게이트(6)의 중심 근처(게이트 주변부상에 적층된 도체로부터 최고 먼 위치)까지 전달되는 거리는, 다음과 같이 주어진다.
[식 3]
a/2 (3)
또한, 상기 제 2 실시예가 적용 가능한 것으로, 제 15 도 및 제 16 도와 비슷한 구성도가 제 17 도에 도시되어 있다.
이 경우에 있어서, 도체(11)는 게이트(6)의 주변부에 적층되고, 도체로부터의 리드(lead)들은 5개의 장소("□"로 표시)에서 게이트에 대해 내측으로 확장된다. 즉, 도체(11)는 주변부 뿐만 아니라 상기와 같은 위치들에서도 게이트(6)와 연결된다.
이 경우에 있어서, GIN1에 입력된 게이트 신호가 지연 시간이 가장 긴 위치(일점 쇄선으로 표시)까지 전달되는 거리는, 다음과 같이 주어진다.
[식 4]
a/4 (4)
따라서, 제 15 도 내지 제 17 도로부터 도출된 결과에 따라, 지연 시간이 다음과 같이 제 1 및 제 2 실시예에 의해 얼마만큼 감소하는지 파악할 수 있다.
즉, 제 15 도의 식 (1)과 비교해서 제 16 도의 경우는 지연 시간이 0.15 배로 되고, 제 17 도의 경우는 지연 시간이 0.08배가 된다. 또, 제 15 도의 식 (2)와 비교하여 제 16 도의 경우 지연 시간이 0.28배가 되고, 제 17 도의 경우는 지연시간이 0.14 배가 된다.
이와 같은 시험적인 계산을 통해서, 특정의 게이트 지연 시간을 설정하는 것이 가능하다. 예를 들면, 제 15 도에 구성된 MOS 트랜지스터의 200msec 가 되는 스위칭 시간에 비교하여, 상기 방법은 20nsec의 스위칭 시간을 정확히 설정할 수 있게 한다.
게이트 주변부를 완전히 둘러싸는 패턴에 적층된 도전층을 갖는 구조에 대해 설명되었지만, 본 발명은 게이트에 적층된 도전층의 그러한 패턴에 국한되지 않는다. 즉, 상기의 설명에 있어서, 게이트에 적층된 도전층은 게이트의 분포 영역(일반적으로 제 3 내지 제 14 도에서 활성 영역으로 표시된다)의 주변부를 따라 확장되는 도전성 주변부로 이루어져 있고, 제 15 내지 제 17 도를 참조하여 설명한 방법은 주변 확장부가 직사각형의 4개의 변으로 이루어져 있다는 가정에 기초하여 게이트 지연 시간을 최선의 방법으로 균일하게 하는 것을 설명하였다. 그러나, 도전성 주변 확장부는 직사각형의 세개의 변으로 이루어질 수도 있다. 제 18 도를 참조하면, 도체(11)는 이들 3개의 변으로부터 게이트(6)의 주변부를 따라 확장되고, 분포 영역의 중심점에 또는 그 근처에 위치한 중간점("□"로 표시됨)과 도전성 주변 확장부를 연결하기 위한 연결부로 이루어진다. 이와 같은 연결부는 도전성 주변 확장부로부터 수직으로 확장되는 직선 형태로 되고, 도전성 주변 확장부에 의해 둘러싸이고 이로부터 a/2 거리만큼 떨어져 분리되어 있는 직선 선분(점선으로 표시)상에 등거리 a/2의 간격으로 분포된 중간점과, 도전성 주변 확장부를 연결한다. 중간점들 사이의 거리는 중간점과 도전성 주변 확장부 사이의 거리 a/2 와 동일하다. 게이트 주변부에서 도체가 존재하지 않는 나머지 한 변 S에 근접한 직선 선분의 끝과 그 변 S와의 거리는, 중간점과 도전성 주변부 사이의 거리 a/2의 반이 되어 a/4가 된다.
도체의 이와 같은 구성을 채용함으로써, 제 17 도에 도시된 방법과 비슷하게 지연 시간을 균일하게 할 수 있다. 또한 게이트상의 다양한 형태의 도체 패턴이 가능하고, MOS 트랜지스터에서 요구되는 스위칭 시간에 따라 적절하게 설계될 수도 있다.
한편, 소정의 반도체, 즉 폴리실리콘이 트랜지스터 블럭의 각 게이트에 사용되는 이유는, 알루미늄으로 된 게이트(소위 금속 게이트)로 형성된 트랜지스터 블럭과 비교하여 다음과 같이 설명될 수 있다.
제 1 이유는 폴리실리콘이 게이트 길이 레이아웃에 입각해서 쉽게 안정화될 수 있다는 점이다.
즉, 제 19A 도에 도시한 바와 같이, 금속 게이트 구조의 트랜지스터 블럭에서는, 게이트 산화막을 형성하기 위한 마스크가 필요하므로, 소스 및 드레인 영역과 알루미늄 게이트 사이의 중첩(overlap)을 어느 정도 고려하지 않으면, 그 중첩은 마스크 부정합으로 인해 존재하지 않게 되어 오동작을 초래할 수도 있다. 또한, 중첩 자체가 용량성 부하를 나타내게 되어 트랜지스터 블럭의 불안정한 동작을 야기한다. 대조적으로, 제 19B 도에 도시한 것과 같은 폴리실리콘 구조의 트랜지스터 블럭에 있어서는, 게이트 산화막을 형성하기 위한 마스크는 필요하지 않고, 폴리실리콘 게이트가 형성된 후, 게이트 자체를 소위 자기정합(Self-Aligned)식의 이온 주입을 행하기 위해 마스크로 이용함으로써, 소스와 드레인을 형성한다. 따라서, 폴리실리콘 게이트의 길이 L"에 비례하는 채널이 형성되고, 소스 및 드레인 영역과폴리실리콘 게이트 사이의 중첩에 따른 용량성 부하가 오직 소스와 드레인에서의 횡방향 확산에 의해서만 결정되기 때문에, 중첩에 대해서는 고려하지 않아도 된다.
제 2 이유는 폴리실리콘이 소스와 드레인을 형성하는 고온 공정에 적합하다는 것이다.
즉, 이와 같은 고온 공정 동안에 소스층과 드레인층을 900∼950℃의 고온에 노출시필 필요가 있다. 알루미늄은 400℃ 정도의 용융점을 갖기 때문에, 알루미늄 게이트는 제 19B 도에 도시한대로 자기정합 마스크로서 사용될 수 없으므로, 알루미늄 게이트의 적층 후에 소스와 드레인이 형성될 수 없다. 즉, 소스와 드레인이 알루미늄의 용융점을 초과하는 온도에서 형성되는 고온 공정 동안에, 알루미늄 게이트의 적층 이전에 소스와 드레인을 형성해야 한다. 대조적으로, 폴리실리콘은 1300℃의 용융점을 갖기 때문에, 이와 같은 자기정합의 고온 공정을 충분히 견딜 수 있다.
각각의 상기 실시예들에 있어서, 비록 반도체 기판(1)은 p형의 실리콘으로 설명되었지만, 이에 국한되지 않고 n형이나 다른 반도체로 될 수 있다. 또한, 도체, 산화막 및 절연막과 마찬가지로 소스와 드레인도 다양한 종류의 재질로 또한 다양한 형태로 형성될 수 있다. 트랜지스터의 숫자에 있어서도 실시예들에서 기술된 것은 예에 불과하고, 그 숫자보다 물론 많거나 적게도 될 수 있다. 상기의 각 실시예에 있어서, 소스와 드레인은 질서 정연하게 수직 및 수평적으로 배치되었지만, 이에 국한되지 않고, 공통으로 형성된(또는 연속된 반도체층으로 형성된) 게이트를 게이트 산화막(또는 절연체)을 통해 소스와 드레인 사이에 배치시키는 경우에, 본 발명은 수평 또는 수직 방향과는 무관하게 응용될 수 있다.
따라서 본 발명은 본 명세서에 따라서 당업자의 실시 가능한 범위내에서 적절히 수정될 수 있다.
위에서 상세히 기술된 바와 같이, 본 발명의 MOS 트랜지스터에 따라, 각 트랜지스터 블럭의 게이트에 대한 입력 신호는, 연속된 반도체층으로 된 게이트에 적층된 도전층에 의해 비교적 지연이 없이 전달되므로, 각 게이트에 대한 입력 신호의 지연 시간은 균일해진다.
특히, 그 위에 적층된 도체를 게이트 주면의 중앙부 근처까지 확장함으로써, 반도체 칩의 중앙부에 위치한 트랜지스터 블록에 대한 게이트 입력 신호의 지연 시간이 상당히 단축될 수 있다. 또한, MOS 트랜지스터의 칩 면적이 커질수록, 본 발명은 특유의 효과를 발휘할 수 있다.
또한, 본 발명에 의하면, 10,000㎛ 이상인 게이트 폭의 트랜지스터 블럭을 갖는 전력 IC가 채용되더라도 1A의 큰 부하를 갖는 모터 구동 전류 출력과 관련하는 스위칭 속도가 향상된다.
제 1 도는 다수의 금속 산화막 반도체(MOS) 트랜지스터 블럭이 서로 접속된 종래의 전력 IC를 도시한 회로도.
제 2 도는 제 1 도의 전력 IC의 각 전극에 대한 배선 구성을 개략적으로 도시한 구성도.
제 3 도는 본 발명의 제 1 실시예에 따른 MOS 트랜지스터의 구조를 도시한 평면 투시도.
제 4 도는 제 3 도의 MOS 트랜지스터에서 X-X의 단면도.
제 5 도는 제 3 도의 MOS 트랜지스터에서 Y-Y의 단면도.
제 6 도는 제 3 도의 MOS 트랜지스터에서 드레인과 소스의 배열을 도시한 부분 평면 투시도.
제 7 도는 제 3 도의 MOS 트랜지스터에서 게이트의 모양을 도시한 부분 평면투시도.
제 8 도는 제 3 도의 MOS 트랜지스터에서 형성된 채널을 도시한 부분 평면 투시도.
제 9 도는 본 발명의 제 2 실시예에 따른 MOS 트랜지스터의 구조를 도시한 평면 투시도.
제 10 도는 제 9 도의 MOS 트랜지스터에서 X-X의 단면도.
제 11 도는 제 9 도의 MOS 트랜지스터에서 Y-Y의 단면도.
제 12 도는 제 9 도의 MOS 트랜지스터에서 드레인과 소스의 배열을 도시한 부분 평면 투시도.
제 13 도는 제 9 도의 MOS 트랜지스터에서 게이트의 모양을 도시한 부분 평면 투시도.
제 14 도는 제 9 도의 MOS 트랜지스터에서 형성된 채널을 도시한 부분 평면 투시도.
제 15 도는 게이트 입력 신호의 지연 시간을 균일하게 하는 방법을 개략적으로 설명하기 위한 구성도(제 1 및 제 2 실시예의 어느 것도 적용할 수 없는 경우).
제 16 도는 게이트 입력 신호의 지연 시간을 균일하게 하는 방법을 설명하기 위한 개략 구성도(제 1 실시예를 적용할 수 있는 경우).
제 17 도는 게이트 입력 신호의 지연 시간을 균일하게 하는 방법을 설명하기 위한 개략 구성도(제 2 실시예를 적용할 수 있는 경우).
제 18 도는 게이트 입력 신호의 지연 시간을 균일하게 하는 방법을 설명하기 위한 개략 구성도(제 2 실시예가 수정된 경우).
제 19A 도 및 제 19B 도는 각 트랜지스터 블럭의 각 게이트에 대해 폴리실리콘이 왜 사용되는지 설명하고, 금속 게이트 트랜지스터와 폴리실리콘 게이트 트랜지스터의 구조를 도시하는 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
3 : 반도체 기판 411∼443: 드레인
511∼543: 소스 6 : 게이트
611∼615: 수직 방향 확장부 621∼623: 수평 방향 확장부
630: 주변부 641∼642: 안내부
81∼86: 단일 방향 연결부
9 : 드레인측 타방향 연결부 10 : 소스측 타방향 연결부
11 :도체 12 : 절연막
Gin : 게이트 단자
Claims (1)
- 제 1 도전층(82, 84, 86)에 의해 서로 연결되는 소스들(511, 512, 513)과, 제 2 도전층(81, 83, 85)에 의해 서로 연결되는 드레인들(411, 412, 413)과, 그리드형 연속 반도체층(6)으로 만들어진 게이트들(611, 612, 613, 614, 615)에 의해 형성된 다수의 트랜지스터 블럭들을 포함하는 금속 산화막 반도체(MOS) 트랜지스터에 있어서,상기 제 1 도전층은 알루미늄 합금을 포함하고,상기 제 2 도전층은 알루미늄 합금을 포함하고,상기 그리드형 연속 반도체층(6)은 상기 게이트들의 분포 영역의 중심 가까이 확장되는 적어도 하나의 가이드부(제 13 도의 641, 642)를 포함하고,상기 트랜지스터는 상기 그리드형 연속 반도체층(6) 게이트들에 연결되고 그위에 적층되는 알루미늄 합금을 포함하는 제 3 도전층(제 9 도의 11)을 포함하고,상기 제 3 도전층은 상기 게이트들의 분포 영역의 주변부를 따라 확장되는 주변 확장부와, 상기 가이드부에 연결된 적어도 하나의 내측으로 확장되는 부분(제 9 도)을 포함하고,상기 연속 반도체층은 폴리실리콘을 포함하는, 금속 산화막 반도체(MOS) 트랜지스터.
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