JP4209430B2

JP4209430B2 - ドライバ制御装置

Info

Publication number: JP4209430B2
Application number: JP2006145748A
Authority: JP
Inventors: 義浩岸本; 武山下; 寛之柿沼; 将之田上; 輝明武内
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2006-05-25
Filing date: 2006-05-25
Publication date: 2009-01-14
Anticipated expiration: 2026-05-25
Also published as: US20070273632A1; JP2007316331A; US8081151B2; CN101079229A; CN101079229B

Description

本発明は、ＰＤＰ（プラズマディスプレイパネル）、ＬＣＤ（液晶ディスプレイ）等の表示パネルにおいて、複数のデータドライバを制御するドライバ制御装置に関するものである。

近年、ＰＤＰ、ＬＣＤ等の表示パネルの普及が拡大し、その大画面化や高精細化が加速している。これらの表示パネルは、水平方向及び垂直方向に数百本から数千本もの信号線を持ち、これらを対応する複数のデータドライバ及び走査ドライバで駆動することで、パネル表示を実現している。

一般的に、データドライバは複数をカスケード接続してデータドライバモジュールを構成しており、これらは対応するドライバ制御装置で駆動制御される。カスケード接続されることで並列に駆動する本数は圧縮されるが、高精細な表示パネルにおいて、ドライバ制御装置は数十本から百本以上の信号を駆動する必要がある。加えて、表示パネルの大画面化に伴い、ドライバ制御装置とデータドライバモジュールとの間の負荷容量が増大し、ドライバ制御装置には高い出力駆動能力が要求される。

しかし、高い出力駆動能力で百本以上もの信号を駆動する際、表示データに依存してこれらの信号線が同方向に同時変化した場合、ドライバ制御装置の出力バッファで膨大な過渡電流が流れることで、ドライバ制御装置に供給される電源電圧及びグランドが大きく変動し、自身及び周辺の装置にノイズの悪影響を及ぼすことになる。

そこで、ある従来技術によれば、出力ビット毎に遅延回路を挿入して出力データの変化タイミングを個々にずらし、出力バッファで瞬間的に流れる過渡電流のピークタイミングをずらすことにより、装置内部の電源電圧及びグランドの変動によるノイズを低減させる（特許文献１参照）。
特開２００３−８４２４号公報

ところで、表示パネルの大画面化に伴い、ドライバ制御装置とデータドライバモジュールとの間の負荷容量増大に伴う信号線スキューが増加する一方、高性能化に伴い、動作周波数が上がってきており、データドライバモジュールのＡＣタイミングを満足することが困難となってきている。

しかしながら、上記従来技術では、複数の遅延回路によってデータ変化のタイミングをずらしているため、周囲温度や電圧変動等の条件によって高精度な位相制御を実現することが困難である。また、ＡＣタイミングを調整する機構がないという欠点がある。

本発明は、上記問題点を解決するためになされたものであり、その目的は、出力同時変化に伴う電源電圧変動によるノイズを低減するとともに、表示パネルの大型化に伴いデータドライバモジュール間の伝播スキューが増大した場合にもＡＣタイミングの最適化が可能なドライバ制御装置を提供することにある。

上記目的を達成するため、本発明では、接続されるデータドライバモジュールの個数だけ備えられたドライバデータ出力用クロック選択部及びドライバデータ制御部において、データドライバモジュール単位でのドライバデータの位相を調整する一方、ドライバクロック出力用クロック選択部及びドライバクロック制御部において、各ドライバクロックの位相を調整することで、対応するデータドライバモジュール間での出力変化を分散するとともに、データドライバモジュール間の伝播スキューを各ドライバデータ制御部の位相差としてドライバデータ出力用クロックを選択することで、全データドライバモジュールにおけるＡＣタイミングを最適化するものである。

すなわち、請求項１記載の発明のドライバ制御装置は、複数のデータドライバモジュールを含む表示パネルの前記データドライバモジュールを制御するためのドライバ制御装置であって、信号処理部に供給するシステムクロック及び複数の異なる位相のクロックを出力するクロック生成部と、前記クロック生成部からの前記複数の異なる位相のクロックからいずれか１つを選択してドライバデータ出力用クロックを出力するドライバデータ出力用クロック選択部と、前記クロック生成部からの前記複数の異なる位相のクロックからいずれか１つを選択してドライバクロック出力用クロックを出力するドライバクロック出力用クロック選択部と、前記信号処理部からのデータ信号と前記データ信号を前記ドライバデータ出力用クロックでラッチしたラッチデータとのいずれか１つを選択してドライバデータとして対応する前記データドライバモジュールに出力するドライバデータ制御部と、前記信号処理部からの出力イネーブル信号がアクティブ状態を示す期間に、前記システムクロックと前記ドライバクロック出力用クロックとのいずれか１つに同期してドライバクロックを出力するドライバクロック制御部と、前記ドライバデータ出力用クロックを選択するためのドライバデータ出力用クロック選択信号と、前記ドライバクロック出力用クロックを選択するためのドライバクロック出力用クロック選択信号とを制御するレジスタ制御部とを備えたことを特徴とする。

請求項２記載の発明は、請求項１記載のドライバ制御装置において、前記クロック生成部は、前記システムクロックを基準位相として、１クロック周期内で複数の異なる位相のクロックを固定遅延で生成することを特徴とする。

請求項３記載の発明は、請求項１記載のドライバ制御装置において、前記ドライバデータ制御部は、前記データ信号を前記ドライバデータ出力用クロックでラッチするデータラッチ部と、前記データ信号と前記データラッチ部の出力信号とのいずれか１つを選択して選択データ信号を出力する出力データ選択部と、前記選択データ信号の出力駆動能力を制御して前記ドライバデータを出力するドライバデータ駆動制御部とを備えたことを特徴とする。

請求項４記載の発明は、請求項３記載のドライバ制御装置において、前記ドライバデータ駆動制御部は、複数の異なる駆動能力からいずれか１つを選択して、前記選択データ信号の出力駆動能力を制御することを特徴とする。

請求項５記載の発明は、請求項１記載のドライバ制御装置において、前記ドライバクロック制御部は、前記システムクロックと前記ドライバクロック出力用クロックとのいずれか１つを選択してベースドライバクロックを出力するベースクロック選択部と、前記出力イネーブル信号がアクティブ状態を示す期間に、前記ベースドライバクロックのポジティブエッジあるいはネガティブエッジに同期してドライバクロックを生成するドライバクロック生成部と、前記ドライバクロックの出力駆動能力を制御するドライバクロック駆動制御部とを備えたことを特徴とする。

請求項６記載の発明は、請求項５記載のドライバ制御装置において、前記ドライバクロック駆動制御部は、複数の異なる駆動能力からいずれか１つを選択して、前記ドライバクロックの出力駆動能力を制御することを特徴とする。

請求項７記載の発明は、請求項５記載のドライバ制御装置において、前記ドライバクロック制御部は、前記ドライバクロック生成部の代用として、前記出力イネーブル信号がアクティブ状態を示す期間に、前記ベースドライバクロックのポジティブエッジあるいはネガティブエッジに同期して、前記ベースドライバクロックの１／２周波数の差動ドライバクロックを生成する差動クロック生成部を備えたことを特徴とする。

請求項８記載の発明は、請求項１記載のドライバ制御装置において、接続される前記データドライバモジュールはｎ（ｎは２以上の整数）個以下であり、前記ドライバデータ制御部はｎ個備えられることを特徴とする。

請求項９記載の発明は、請求項１記載のドライバ制御装置において、接続される前記データドライバモジュールはｎ（ｎは２以上の整数）個以下であり、前記ドライバクロック制御部は任意の前記データドライバモジュールの組み合わせ分のｍ（ｍは１以上ｎ以下の整数）個備えられることを特徴とする。

請求項１０記載の発明は、請求項８記載のドライバ制御装置において、前記ドライバデータ出力用クロック選択部は、前記ドライバデータ制御部に対応してｎ個備えられることを特徴とする。

請求項１１記載の発明は、請求項９記載のドライバ制御装置において、前記ドライバクロック出力用クロック選択部は、前記ドライバクロック制御部に対応してｍ個備えられることを特徴とする。

請求項１２記載の発明は、請求項１記載のドライバ制御装置において、前記データドライバモジュール１個あたりの前記ドライバデータはｋ（ｋは２以上の整数）ビットであり、前記ドライバデータ出力用クロック選択部は前記ドライバデータ制御部１個あたり１〜ｋ個まで必要に応じて備えられ、前記ドライバデータ制御部は前記ドライバデータ出力用クロック選択部に対応するデータラッチ部を備えたことを特徴とする。

請求項１３記載の発明は、請求項１記載のドライバ制御装置において、前記データドライバモジュール１個あたりの前記ドライバデータはｋ（ｋは２以上の整数）ビットであり、前記ドライバデータ出力用クロック選択部は前記ドライバデータ制御部１個あたり１個備えられ、前記ドライバデータ制御部はｋビットの選択データ信号を１ビットずつ独立して遅延させることができるデータ遅延制御部を備えたことを特徴とする。

請求項１４記載の発明は、請求項１３記載のドライバ制御装置において、前記データ遅延制御部は、前記選択データ信号を複数の遅延量で遅延させて複数の遅延データを生成し、そのいずれか１つを選択して出力することを特徴とする。

請求項１５記載の発明は、請求項１４記載のドライバ制御装置において、前記データ遅延制御部は、前記クロック生成部の位相情報から前記遅延量を決定することを特徴とする。

請求項１６記載の発明は、請求項１記載のドライバ制御装置において、外部より前記レジスタ制御部を介して任意のテストデータ信号を生成し、前記信号処理部から出力される前記データ信号と前記テストデータ信号とのいずれか１つを選択して前記ドライバデータ制御部に供給するテストデータ制御部を更に備えたことを特徴とする。

請求項１７記載の発明は、請求項１６記載のドライバ制御装置において、前記テストデータ制御部は、前記データドライバモジュール単位で前記データ信号と前記テストデータ信号とのいずれか１つを選択することを特徴とする。

以上説明したように、請求項１〜１７記載の発明では、各データドライバモジュールのドライバデータとドライバクロックとの出力タイミングを独立して位相調整することで、ドライバデータの変化タイミングを分散してノイズの発生を低減するとともに、伝播スキューがあってもＡＣタイミングを最適化することが可能となる。

特に請求項１の発明によれば、各データドライバモジュールのドライバデータとドライバクロックとの出力タイミングを独立して位相調整することで、ドライバデータの変化タイミングを分散することでノイズの発生を低減するとともに、伝播スキューがあってもＡＣタイミングを最適化することが可能となる。

また、請求項２の発明によれば、周辺温度や電圧変動等に影響されず、精度の高い位相差を実現することが可能となる。

更に、請求項４の発明によれば、ドライバデータの駆動能力を表示パネルに応じて最適化することが可能となる。

加えて、請求項５の発明によれば、アクティブ時のみドライバクロックを出力することで、消費電流の低減が可能となり、ドライバクロックを反転することでＡＣタイミングの調整を容易化することができる。

また、請求項６の発明によれば、ドライバクロックの駆動能力を表示パネルに応じて最適化するとともに、複数のデータドライバモジュールを同じドライバクロックで駆動することが可能となり、外部駆動バッファ等の周辺部品点数を削減することもできる。

更に、請求項７の発明によれば、ドライバクロックの周波数を半分にして差動伝送することでデータドライバモジュールにおけるＡＣタイミングの調整を容易化することができる。

加えて、請求項９の発明によれば、複数のデータドライバモジュールでドライバクロックを共有することで、ドライバ制御装置の面積削減が可能となる。

また、請求項１２の発明によれば、データドライバモジュール内のビット間でも位相調整することができ、ノイズの低減効果を大きくすることができる。

更に、請求項１３〜１５の発明によれば、データドライバモジュール内のビット間における位相調整を高精度化することができる。

加えて、請求項１６の発明によれば、ドライバ制御装置の入力信号に限らず任意の出力データを生成することができ、ＡＣタイミング評価を容易化することができる。

そして、請求項１７の発明によれば、信号処理部からのデータ信号にかかわらず、表示パネルによっては使用しないドライバデータ出力を固定することで更なるノイズ低減ができる。

図１は、本発明のドライバ制御装置を備えた表示システムの一例である。図１の表示システムは、複数のデータドライバモジュール６０１１〜６０１ｎ（ｎは２以上の整数）と走査ドライバ６０２とを備えており、ドライバ制御装置６００は各データドライバモジュール６０１１〜６０１ｎに対してドライバデータ、ドライバクロック及びその他の制御信号を出力し、表示パネル６０３の駆動を行っている。また、データドライバモジュール６０１１〜６０１ｎは、Ｇ６０１１〜Ｇ６０１ｍが示すように同一のドライバクロックで駆動する任意の組み合わせｍ組（ｍは１以上の整数）を構成している。

以下、本発明の実施の形態のドライバ制御装置６００について、図２〜図４に基づいて詳細内容を説明する。

図２は、本発明の実施の形態のドライバ制御装置６００を示す。図２において、１００は信号処理部であって、入力される映像信号を処理して前記ｎ個のデータドライバモジュール６０１１〜６０１ｎを駆動する各々ｋ（ｋは２以上の整数）ビットのデータ信号ｓ１００ａ１〜ｓ１００ａｎに変換するとともに、ドライバデータの有効期間を示す出力イネーブル信号ｓ１００ｂを出力する。

１０１はクロック生成部であって、ドライバ制御装置６００のシステムクロックｓ１０１を生成するとともに、このシステムクロックｓ１０１を基準位相として、複数の異なる位相のクロックｓ１０１１〜ｓ１０１ｉ（ｉは２以上の整数）を生成する。これら複数の異なる位相のクロックは、例えばＰＬＬやＤＬＬで生成できる。

１０２はドライバデータ出力用クロック選択部であって、前記ｎ個のデータドライバモジュール６０１１〜６０１ｎに対応してｎ個備えられ、各ドライバデータ出力用クロック選択部１０２１〜１０２ｎは各々後述するレジスタ制御部１０６からの選択信号ｓ１０６ａ１〜ｓ１０６ａｎに基づいて前記クロック生成部１０１で生成された複数の異なる位相のクロックｓ１０１１〜ｓ１０１ｉからいずれか１つを選択し、ドライバデータ出力用クロックｓ１０２１〜ｓ１０２ｎを出力する。

１０３はドライバクロック出力用クロック選択部であって、前記ｎ個のデータドライバモジュール６０１１〜６０１ｎの組み合わせｍ組、すなわちＧ６０１１〜Ｇ６０１ｍに対応してｍ個備えられ、各ドライバクロック出力用クロック選択部１０３１〜１０３ｍはレジスタ制御部１０６からの選択信号ｓ１０６ｂ１〜ｓ１０６ｂｍに基づいて前記クロック生成部１０１で生成された複数の異なる位相のクロックｓ１０１１〜ｓ１０１ｉからいずれか１つを選択し、ドライバクロック出力用クロックｓ１０３１〜ｓ１０３ｍを出力する。

１０４はドライバデータ制御部であって、前記ｎ個のデータドライバモジュール６０１１〜６０１ｎに対応してｎ個備えられ、各ドライバデータ制御部１０４１〜１０４ｎは各々前記信号処理部１００からの前記データ信号ｓ１００ａ１〜ｓ１００ａｎを、前記ドライバデータ出力用クロック選択部１０２１〜１０２ｎからの前記ドライバデータ出力用クロックｓ１０２１〜ｓ１０２ｎでラッチし、レジスタ制御部１０６からの選択信号ｓ１０６ｃ１〜ｓ１０６ｃｎに基づいて前記データ信号ｓ１００ａ１〜ｓ１００ａｎとラッチ信号とのいずれか１つを選択した後、レジスタ制御部１０６からの選択信号ｓ１０６ｅ１〜ｓ１０６ｅｎに基づいて駆動能力を決定し、ドライバデータｓ１０４１〜ｓ１０４ｎとして出力ポートから対応するデータドライバモジュール６０１１〜６０１ｎに出力する。

１０５はドライバクロック制御部であって、前記ｎ個のデータドライバモジュール６０１１〜６０１ｎの組み合わせｍ組、すなわちＧ６０１１〜Ｇ６０１ｍに対応してｍ個備えられ、各ドライバクロック制御部１０５１〜１０５ｍは前記信号処理部１００からの出力イネーブル信号ｓ１００ｂがアクティブ状態を示す期間に、レジスタ制御部１０６からの選択信号ｓ１０６ｄ１〜ｓ１０６ｄｍに基づいて前記システムクロックｓ１０１と前記ドライバクロック出力用クロックｓ１０３１〜ｓ１０３ｍとのいずれか１つに同期したドライバクロックｓ１０５１〜ｓ１０５ｍを、レジスタ制御部１０６からの選択信号ｓ１０６ｆ１〜ｓ１０６ｆｍに基づいて駆動能力を決定した後、出力ポートから対応するデータドライバモジュールの組み合わせＧ６０１１〜Ｇ６０１ｍに出力する。

１０６はレジスタ制御部であって、外部ポート１０６ｉからの入力（例えばＩ²Ｃ準拠のシリアル入力）に応じて、先に述べた各種選択信号ｓ１０６ａ１〜ｓ１０６ａｎ、ｓ１０６ｂ１〜ｓ１０６ｂｍ、ｓ１０６ｃ１〜ｓ１０６ｃｎ、ｓ１０６ｄ１〜ｓ１０６ｄｍ、ｓ１０６ｅ１〜ｓ１０６ｅｎ、ｓ１０６ｆ１〜ｓ１０６ｆｍを出力する。

ここで、１つのドライバデータ制御部１０４ｎについて、図３に基づいて詳細に説明する。１０４ｎａはデータラッチ部であって、前記データ信号ｓ１００ａｎを前記ドライバデータ出力用クロックｓ１０２ｎでラッチし、ラッチデータを出力する。

１０４ｎｂは出力データ選択部であって、前記選択信号ｓ１０６ｃｎに基づいて前記データ信号ｓ１００ａｎと前記ラッチデータとのいずれか１つを選択し、選択データを出力する。

１０４ｎｃはドライバデータ駆動制御部であって、前記選択信号ｓ１０６ｅｎに基づいて前記選択データの駆動能力を決定し、ドライバデータｓ１０４ｎとして出力ポートから対応するデータドライバモジュール６０１ｎに出力する。

また、１つのドライバクロック制御部１０５ｍについて、図４に基づいて詳細に説明する。１０５ｍａはベースクロック選択部であって、前記選択信号ｓ１０６ｄｍに基づいて前記システムクロックｓ１０１と前記ドライバクロック出力用クロックｓ１０３ｍとのいずれか１つを選択し、ベースクロックを出力する。

１０５ｍｂはドライバクロック生成部であって、前記出力イネーブル信号ｓ１００ｂがアクティブ状態を示す期間（例えばＨ期間）に前記ベースクロックのポジティブエッジあるいはネガティブエッジに同期してプリドライバクロックを出力する。ポジティブエッジとネガティブエッジとのいずれに同期させるかは予め決定しておいてもよいし、レジスタ制御部１０６で決定してもよいのは勿論である。

１０５ｍｃはドライバクロック駆動制御部であって、前記選択信号ｓ１０６ｆｍに基づいて前記プリドライバクロックの駆動能力を決定し、ドライバクロックｓ１０５ｍとして出力ポートから対応するデータドライバモジュールの組み合わせＧ６０１ｍに出力する。

次に、上記ドライバ制御装置６００の動作について、図５〜図７に基づいて詳細内容を説明する。

図５は、前記クロック生成部１０１におけるタイミングチャートである。システムクロックｓ１０１は例えばＰＬＬを用いて生成するが、同時に前記ＰＬＬの位相制御された多段遅延線の各段の位相遅延を利用することで、遅延線の段数に応じて複数の異なる位相のクロックｓ１０１１〜ｓ１０１ｉを得ることができる。また、ＤＬＬでも同様に遅延線の段数に応じて複数の異なる位相のクロックを生成することができる。このとき、システムクロックｓ１０１の位相を０度としてクロックｓ１０１１の最小位相差ｄｌｙ１は少なくともシステムクロックｓ１０１からクロックｓ１０１１へのデータ伝播が可能な位相以上とし、最大位相差ｄｌｙｉは３６０度未満、すなわちシステムクロックｓ１０１の１周期未満とする。更に、ＰＬＬでシステムクロックｓ１０１のｊ倍（ｊは２以上の偶数）のクロックを発振することで、２ｊ本の異なる位相のクロックを得ることもできる。このように位相制御されたクロックを用いることで、周囲温度や電圧変動等の条件に影響されない高精度な位相差を実現することが可能となる。

図６は、前記ドライバデータ制御部１０４におけるタイミングチャートである。前記システムクロックｓ１０１に同期したデータ信号ｓ１００ａ１〜ｓ１００ａｎを、各々ドライバデータ出力用クロックｓ１０２１〜ｓ１０２ｎでラッチする。例えば、図６では先に述べたクロック生成部１０１からの複数の異なる位相のクロックから、前記クロックｓ１０２１は前記システムクロックｓ１０１と位相差ｄｌｙ２のクロックが選択され、前記クロックｓ１０２ｎは前記システムクロックｓ１０１と位相差ｄｌｙ３のクロックが選択された場合を示している。

ドライバデータ制御部１０４１では、前記ドライバデータ出力用クロックｓ１０２１でラッチしたデータを駆動してドライバデータｓ１０４１を出力し、ドライバデータ制御部１０４ｎでは、前記ドライバデータ出力用クロックｓ１０２ｎでラッチしたデータを駆動してドライバデータｓ１０４ｎを出力する。これにより、データドライバモジュール間で位相差をつけてドライバデータを出力することで、ドライバデータの変化タイミングを分散させ、過渡電流による電源電圧やグランドのノイズを低減することが可能となる。また、各ドライバデータの駆動能力を任意に設定できるようにすることで、ドライバデータ出力ポートの負荷容量に応じて駆動能力を最適化し、信号品質を向上させたり、不要な消費電流を削減することも可能となる。

なお、各ドライバデータ制御部１０４１〜１０４ｎでは、ラッチしたデータの代わりに前記システムクロックｓ１０１に同期したデータ信号ｓ１００ａ１〜ｓ１００ａｎを選択することも可能である。

図７は、前記ドライバクロック制御部１０５におけるタイミングチャートである。前記出力イネーブル信号ｓ１００ｂがアクティブ状態を示す期間（ここではＨ期間）、ドライバクロック出力用クロックｓ１０３１〜ｓ１０３ｍのネガティブエッジに同期したドライバクロックｓ１０５１〜ｓ１０５ｍを出力する。例えば、図７では先に述べたクロック生成部１０１からの複数の異なる位相のクロックから、前記ドライバクロック出力用クロックｓ１０３１は前記システムクロックｓ１０１と位相差ｄｌｙ２のクロックが選択され、前記ドライバクロック出力用クロックｓ１０３ｍは前記システムクロックｓ１０１と位相差ｄｌｙ３のクロックが選択された場合を示している。

前記ドライバクロック制御部１０５１では、ドライバクロック出力用クロックｓ１０３１のネガティブエッジに同期したドライバクロックｓ１０５１を出力し、前記ドライバクロック制御部１０５ｍでは、ドライバクロック出力用クロックｓ１０３ｍのネガティブエッジに同期したドライバクロックｓ１０５ｍを出力する。このとき、前記ドライバクロックｓ１０５１はドライバデータｓ１０４１，ｓ１０４２に対応しており、前記ドライバクロックｓ１０５ｍはドライバデータｓ１０４（ｎ−１），ｓ１０４ｎに対応している。このようにドライバクロックは任意の複数のドライバデータに対応させることができるため、データドライバモジュール６０１１〜６０１ｎに対して、少ない数で駆動することが可能である。また、データドライバモジュール間の伝播スキューが大きい場合も、スキューの近いデータドライバモジュールを組み合わせ、各データドライバモジュールの組み合わせＧ６０１１〜Ｇ６０１ｍの間で位相差をつけてドライバクロックを出力することで、ノイズの低減とＡＣタイミングの最適化を両立することができる。加えて、ドライバクロックの出力駆動能力を任意に設定できるようにすることで、ドライバクロック出力ポートの負荷容量に応じて駆動能力を最適化し、信号品質を向上させたり、多数のデータドライバモジュールを駆動する場合にも、外部に駆動バッファ等を付加することなく、少ない部品点数で駆動を実現することができる。

なお、各ドライバクロック制御部１０５１〜１０５ｍでは、各ドライバクロック出力用クロックｓ１０３１〜ｓ１０３ｍのポジティブエッジに同期したドライバクロックを出力できることは勿論である。

以上のとおり、本発明の実施の形態のドライバ制御装置６００によれば、複数のデータドライバモジュール６０１１〜６０１ｎのドライバデータとドライバクロックとの出力タイミングを各々独立して精度の高い位相調整をすることが可能となる。この結果、ドライバデータの変化タイミングを分散してノイズの発生を低減するとともに、伝播スキューが大きい場合でも、ドライバデータとドライバクロックとの組み合わせによりＡＣタイミングを最適化することができる。

《第１の変形例》
次に、前記実施の形態の第１の変形例を図８及び図９に基づいて説明する。本変形例では、ドライバクロック制御部２０５が差動ドライバクロックを生成するものである。

すなわち、図８において、２０５はドライバクロック制御部であって、前記ｎ個のデータドライバモジュール６０１１〜６０１ｎの組み合わせｍ組、すなわちＧ６０１１〜Ｇ６０１ｍに対応してｍ個備えられ、各ドライバクロック制御部２０５１〜２０５ｍは前記信号処理部１００からの出力イネーブル信号ｓ１００ｂがアクティブ状態を示す期間に、レジスタ制御部１０６からの選択信号ｓ１０６ｄ１〜ｓ１０６ｄｍに基づいて前記システムクロックｓ１０１と前記ドライバクロック出力用クロックｓ１０３１〜ｓ１０３ｍとのいずれか１つに同期して、前記システムクロックｓ１０１の１／２周波数の差動ドライバクロックｓ２０５１ｐ〜ｓ２０５ｍｐ及びｓ２０５１ｎ〜ｓ２０５ｍｎを、レジスタ制御部１０６からの選択信号ｓ１０６ｆ１〜ｓ１０６ｆｍに基づいて駆動能力を決定した後、出力ポートから対応するデータドライバモジュールの組み合わせＧ６０１１〜Ｇ６０１ｍに出力する。

ここで、１つのドライバクロック制御部２０５ｍについて、図９に基づいて説明する。２０５ｍｄは差動クロック生成部であって、前記出力イネーブル信号ｓ１００ｂがアクティブ状態を示す期間（例えばＨ期間）に前記ベースクロックのポジティブエッジあるいはネガティブエッジに同期して差動プリドライバクロックを出力する。ポジティブエッジとネガティブエッジとのいずれに同期させるかは予め決定しておいてもよいし、レジスタ制御部１０６で決定してもよいのは勿論である。

２０５ｍｃはドライバクロック駆動制御部であって、前記選択信号ｓ１０６ｆｍに基づいて前記差動プリドライバクロックの駆動能力を決定し、差動ドライバクロックｓ２０５ｍｐ及びｓ２０５ｍｎとして出力ポートから対応するデータドライバモジュールの組み合わせＧ６０１ｍに出力する。

図１０は、前記ドライバクロック制御部２０５におけるタイミングチャートである。前記出力イネーブル信号ｓ１００ｂがアクティブ状態を示す期間（ここではＨ期間）、ドライバクロック出力用クロックｓ１０３１〜ｓ１０３ｍのネガティブエッジに同期した差動ドライバクロックｓ２０５１ｐ〜ｓ２０５ｍｐ及びｓ２０５１ｎ〜ｓ２０５ｍｎを出力する。例えば、図１０では先に述べたクロック生成部１０１からの複数の異なる位相のクロックから、前記クロックｓ１０３ｍは前記システムクロックｓ１０１と位相差ｄｌｙ３のクロックが選択された場合を示している。

前記ドライバクロック制御部２０５ｍでは、ドライバクロック出力用クロックｓ１０３ｍのネガティブエッジに同期した１／２周波数の差動ドライバクロックｓ２０５ｍｐ及びｓ２０５ｍｎを出力する。このとき、差動ドライバクロックｓ２０５ｍｐ及びｓ２０５ｍｎはドライバデータｓ１０４（ｎ−１），ｓ１０４ｎに対応している。このようにドライバクロックが１／２周波数の差動クロックとなるため、ＡＣタイミングの調整が容易に行えるようになる。

なお、各ドライバクロック制御部２０５１〜２０５ｍでは、各ドライバクロック出力用クロックｓ１０３１〜ｓ１０３ｍのポジティブエッジに同期したドライバクロックを出力できることは勿論である。

《第２の変形例》
次に、前記実施の形態の第２の変形例を図１１及び図１２に基づいて説明する。本変形例では、ドライバデータ出力用クロック選択部３０２１〜３０２ｎが各々ｋ個と、ｋビットのデータ信号を独立して制御するドライバデータ制御部３０４１〜３０４ｎとで構成される場合の変形例を示す。

すなわち、図１１において、３０２はドライバデータ出力用クロック選択部であって、ｎ個のｋビットデータドライバモジュール６０１１〜６０１ｎに対応してｋ×ｎ個備えられ、各ドライバデータ出力用クロック選択部３０２１〜３０２ｎはレジスタ制御部３０６からの選択信号ｓ３０６ａ１〜ｓ３０６ａｎに基づいて前記クロック生成部１０１で生成された複数の異なる位相のクロックｓ１０１１〜ｓ１０１ｉからいずれか１つをビット毎に選択して、各々ｋ本のドライバデータ出力用クロックｓ３０２１〜ｓ３０２ｎを出力する。

３０４はドライバデータ制御部であって、前記ｎ個のデータドライバモジュール６０１１〜６０１ｎに対応してｎ個備えられ、各ドライバデータ制御部３０４１〜３０４ｎは前記信号処理部１００からの各々ｋビットのデータ信号ｓ１００ａ１〜ｓ１００ａｎを、前記ドライバデータ出力用クロック選択部３０２１〜３０２ｎからの各々ｋ本のドライバデータ出力用クロックｓ３０２１〜ｓ３０２ｎでビット毎にラッチし、レジスタ制御部３０６からの選択信号ｓ３０６ｃ１〜ｓ３０６ｃｎに基づいて前記データ信号ｓ１００ａ１〜ｓ１００ａｎとラッチ信号とのいずれか１つをビット毎に選択した後、レジスタ制御部３０６からの選択信号ｓ３０６ｅ１〜ｓ３０６ｅｎに基づいてビット毎に駆動能力を決定し、各々ｋビットのドライバデータｓ３０４１〜ｓ３０４ｎとして出力ポートから対応するデータドライバモジュール６０１１〜６０１ｎに出力する。

ここで、１つのドライバデータ制御部３０４ｎについて、図１２に基づいて説明する。３０４ｎａはｋビットのデータラッチ部であって、前記データ信号ｓ１００ａｎを前記ｋ本のドライバデータ出力用クロックｓ３０２ｎで各々ラッチし、ｋビットのラッチデータを出力する。

３０４ｎｂは出力データ選択部であって、前記選択信号ｓ３０６ｃｎに基づいて前記データ信号ｓ１００ａｎと前記ラッチデータとのいずれか１つをビット毎に選択し、選択データを出力する。

３０４ｎｃはドライバデータ駆動制御部であって、前記選択信号ｓ３０６ｅｎに基づいて前記選択データの駆動能力をビット毎に決定し、ｋビットのドライバデータｓ３０４ｎとして出力ポートから対応するデータドライバモジュール６０１ｎに出力する。

したがって、本変形例において、データドライバモジュール内の各ビットの位相制御及び駆動能力制御が可能となり、ノイズ削減の効果を上げることができる。

《第３の変形例》
次に、前記実施の形態の第３の変形例を図１３及び図１４に基づいて説明する。本変形例では、ｋビットのデータ信号を独立して遅延制御するドライバデータ制御部４０４１〜４０４ｎで構成される場合の変形例を示す。

すなわち、図１３において、４０１はクロック生成部であって、システムクロックｓ１０１と、このシステムクロックｓ１０１を基準位相とした複数の異なる位相のクロックｓ１０１１〜ｓ１０１ｉ（ｉは２以上の整数）とを生成するとともに、位相情報ｓ４０１ａ１〜ｓ４０１ａｎを出力する。位相情報は、ＤＬＬの遅延線のバイアス電圧等である。

４０４はドライバデータ制御部であって、前記ｎ個のデータドライバモジュール６０１１〜６０１ｎに対応してｎ個備えられ、各ドライバデータ制御部４０４１〜４０４ｎは前記信号処理部１００からのｋビットのデータ信号ｓ１００ａ１〜ｓ１００ａｎを、前記ドライバデータ出力用クロック選択部１０２１〜１０２ｎからのドライバデータ出力用クロックｓ１０２１〜ｓ１０２ｎでラッチし、レジスタ制御部４０６からの選択信号ｓ１０６ｃ１〜ｓ１０６ｃｎに基づいて前記データ信号ｓ１００ａ１〜ｓ１００ａｎとラッチ信号とのいずれか１つを選択し、レジスタ制御部４０６からの制御信号ｓ４０６ｇ１〜ｓ４０６ｇｎに基づいてビット毎に遅延制御した後、レジスタ制御部４０６からの選択信号ｓ３０６ｅ１〜ｓ３０６ｅｎに基づいてビット毎に駆動能力を決定し、ｋビットのドライバデータｓ４０４１〜ｓ４０４ｎとして出力ポートから対応するデータドライバモジュール６０１１〜６０１ｎに出力する。

ここで、１つのドライバデータ制御部４０４ｎについて、図１４に基づいて説明する。４０４ｎｃはｋビットのデータ遅延制御部であって、前記選択データを前記制御信号ｓ４０６ｇｎに基づいて各ビットの遅延を制御し、遅延データを出力する。ここで、各ビットの遅延は位相情報ｓ４０１ａｎを利用して生成することができる。

３０４ｎｃはドライバデータ駆動制御部であって、前記選択信号ｓ３０６ｅｎに基づいて前記遅延データの駆動能力をビット毎に決定し、ｋビットのドライバデータｓ４０４ｎとして出力ポートから対応するデータドライバモジュール６０１ｎに出力する。

したがって、本変形例において、データドライバモジュール内の各ビットの位相制御をラッチ後に行うため、より広範囲の位相制御が可能となり、粗調整を出力データ選択部で実施し、微調整をデータ遅延制御部で実施することができる。

《第４の変形例》
次に、前記実施の形態の第４の変形例を図１５に基づいて説明する。本変形例では、テストデータ制御部５０７を備えた場合の構成を示す。

すなわち、図１５において、５０７はテストデータ制御部であって、レジスタ制御部５０６からの制御信号ｓ５０６ｔに基づいて、任意のテストデータを生成し出力する。このとき、各データドライバモジュール６０１１〜６０１ｎに対応するデータ信号毎にデータ信号とテストデータ信号とのいずれか１つを選択し、出力することができる。

したがって、本変形例において、データ信号に係わらず任意のテストデータ信号を生成できることから、ＡＣタイミング評価の条件を容易に設定できる。また、表示パネルによっては使用しないドライバデータ出力を固定することで、更なるノイズ低減が可能となる。

以上説明したように、本発明は、各データドライバモジュールのドライバデータとドライバクロックとの出力タイミングを独立して位相調整することで、ドライバデータの変化タイミングを分散してノイズの発生を低減するとともに、伝播スキューがあってもＡＣタイミングを最適化することが可能であり、ＰＤＰ、ＬＣＤ等の表示パネルにおいて複数のデータドライバモジュールを制御するドライバ制御装置として有用である。

本発明のドライバ制御装置を備えた表示システムの構成を示すブロック図である。本発明の実施の形態のドライバ制御装置の構成を示すブロック図である。本発明の実施の形態のドライバ制御装置におけるドライバデータ制御部の構成を示すブロック図である。本発明の実施の形態のドライバ制御装置におけるドライバクロック制御部の構成を示すブロック図である。本発明の実施の形態のドライバ制御装置におけるクロック生成部のタイミングチャートである。本発明の実施の形態のドライバ制御装置におけるドライバデータ制御部のタイミングチャートである。本発明の実施の形態のドライバ制御装置におけるドライバクロック制御部のタイミングチャートである。本発明の実施の形態の第１の変形例のドライバ制御装置の構成を示すブロック図である。本発明の実施の形態の第１の変形例のドライバ制御装置におけるドライバクロック制御部の構成を示すブロック図である。本発明の実施の形態の第１の変形例のドライバ制御装置におけるドライバクロック制御部のタイミングチャートである。本発明の実施の形態の第２の変形例のドライバ制御装置の構成を示すブロック図である。本発明の実施の形態の第２の変形例のドライバ制御装置におけるドライバデータ制御部の構成を示すブロック図である。本発明の実施の形態の第３の変形例のドライバ制御装置の構成を示すブロック図である。本発明の実施の形態の第３の変形例のドライバ制御装置におけるドライバデータ制御部の構成を示すブロック図である。本発明の実施の形態の第４の変形例のドライバ制御装置の構成を示すブロック図である。

符号の説明

１００信号処理部
１０１クロック生成部
１０２，３０２ドライバデータ出力用クロック選択部
１０３ドライバクロック出力用クロック選択部
１０４ｎ，３０４ｎドライバデータ制御部
１０４ｎａ，３０４ｎａデータラッチ部
１０４ｎｂ，３０４ｎｂ出力データ選択部
１０４ｎｃ，３０４ｎｃドライバデータ駆動制御部
１０５ｍ，２０５ｍドライバクロック制御部
１０５ｍａベースクロック選択部
１０５ｍｂドライバクロック生成部
１０５ｍｃ，２０５ｍｃドライバクロック駆動制御部
１０６，２０６，３０６，４０６，５０６レジスタ制御部
２０５ｍｄ差動クロック生成部
４０４ｎｃデータ遅延制御部
５０７テストデータ制御部
ｓ１００ａ１〜ｓ１００ａｎデータ信号
ｓ１００ｂ出力イネーブル信号
ｓ４０１ａ１〜ｓ４０１ａｎ位相情報

Claims

複数のデータドライバモジュールを含む表示パネルの前記データドライバモジュールを制御するためのドライバ制御装置であって、
信号処理部に供給するシステムクロック及び複数の異なる位相のクロックを出力するクロック生成部と、
前記クロック生成部からの前記複数の異なる位相のクロックからいずれか１つを選択してドライバデータ出力用クロックを出力するドライバデータ出力用クロック選択部と、
前記クロック生成部からの前記複数の異なる位相のクロックからいずれか１つを選択してドライバクロック出力用クロックを出力するドライバクロック出力用クロック選択部と、
前記信号処理部からのデータ信号と前記データ信号を前記ドライバデータ出力用クロックでラッチしたラッチデータとのいずれか１つを選択してドライバデータとして対応する前記データドライバモジュールに出力するドライバデータ制御部と、
前記信号処理部からの出力イネーブル信号がアクティブ状態を示す期間に、前記システムクロックと前記ドライバクロック出力用クロックとのいずれか１つに同期してドライバクロックを出力するドライバクロック制御部と、
前記ドライバデータ出力用クロックを選択するためのドライバデータ出力用クロック選択信号と、前記ドライバクロック出力用クロックを選択するためのドライバクロック出力用クロック選択信号とを制御するレジスタ制御部とを備えたことを特徴とするドライバ制御装置。
請求項１記載のドライバ制御装置において、
前記クロック生成部は、
前記システムクロックを基準位相として、１クロック周期内で複数の異なる位相のクロックを固定遅延で生成することを特徴とするドライバ制御装置。
請求項１記載のドライバ制御装置において、
前記ドライバデータ制御部は、
前記データ信号を前記ドライバデータ出力用クロックでラッチするデータラッチ部と、
前記データ信号と前記データラッチ部の出力信号とのいずれか１つを選択して選択データ信号を出力する出力データ選択部と、
前記選択データ信号の出力駆動能力を制御して前記ドライバデータを出力するドライバデータ駆動制御部とを備えたことを特徴とするドライバ制御装置。
請求項３記載のドライバ制御装置において、
前記ドライバデータ駆動制御部は、複数の異なる駆動能力からいずれか１つを選択して、前記選択データ信号の出力駆動能力を制御することを特徴とするドライバ制御装置。
請求項１記載のドライバ制御装置において、
前記ドライバクロック制御部は、
前記システムクロックと前記ドライバクロック出力用クロックとのいずれか１つを選択してベースドライバクロックを出力するベースクロック選択部と、
前記出力イネーブル信号がアクティブ状態を示す期間に、前記ベースドライバクロックのポジティブエッジあるいはネガティブエッジに同期してドライバクロックを生成するドライバクロック生成部と、
前記ドライバクロックの出力駆動能力を制御するドライバクロック駆動制御部とを備えたことを特徴とするドライバ制御装置。
請求項５記載のドライバ制御装置において、
前記ドライバクロック駆動制御部は、複数の異なる駆動能力からいずれか１つを選択して、前記ドライバクロックの出力駆動能力を制御することを特徴とするドライバ制御装置。
請求項５記載のドライバ制御装置において、
前記ドライバクロック制御部は、前記ドライバクロック生成部の代用として、前記出力イネーブル信号がアクティブ状態を示す期間に、前記ベースドライバクロックのポジティブエッジあるいはネガティブエッジに同期して、前記ベースドライバクロックの１／２周波数の差動ドライバクロックを生成する差動クロック生成部を備えたことを特徴とするドライバ制御装置。
請求項１記載のドライバ制御装置において、
接続される前記データドライバモジュールはｎ（ｎは２以上の整数）個以下であり、前記ドライバデータ制御部はｎ個備えられることを特徴とするドライバ制御装置。
請求項１記載のドライバ制御装置において、
接続される前記データドライバモジュールはｎ（ｎは２以上の整数）個以下であり、前記ドライバクロック制御部は任意の前記データドライバモジュールの組み合わせ分のｍ（ｍは１以上ｎ以下の整数）個備えられることを特徴とするドライバ制御装置。
請求項８記載のドライバ制御装置において、
前記ドライバデータ出力用クロック選択部は、前記ドライバデータ制御部に対応してｎ個備えられることを特徴とするドライバ制御装置。
請求項９記載のドライバ制御装置において、
前記ドライバクロック出力用クロック選択部は、前記ドライバクロック制御部に対応してｍ個備えられることを特徴とするドライバ制御装置。
請求項１記載のドライバ制御装置において、
前記データドライバモジュール１個あたりの前記ドライバデータはｋ（ｋは２以上の整数）ビットであり、
前記ドライバデータ出力用クロック選択部は、前記ドライバデータ制御部１個あたり１〜ｋ個まで必要に応じて備えられ、
前記ドライバデータ制御部は、前記ドライバデータ出力用クロック選択部に対応するデータラッチ部を備えたことを特徴とするドライバ制御装置。
請求項１記載のドライバ制御装置において、
前記データドライバモジュール１個あたりの前記ドライバデータはｋ（ｋは２以上の整数）ビットであり、
前記ドライバデータ出力用クロック選択部は、前記ドライバデータ制御部１個あたり１個備えられ、
前記ドライバデータ制御部は、ｋビットの選択データ信号を１ビットずつ独立して遅延させることができるデータ遅延制御部を備えたことを特徴とするドライバ制御装置。
請求項１３記載のドライバ制御装置において、
前記データ遅延制御部は、前記選択データ信号を複数の遅延量で遅延させて複数の遅延データを生成し、そのいずれか１つを選択して出力することを特徴とするドライバ制御装置。
請求項１４記載のドライバ制御装置において、
前記データ遅延制御部は、前記クロック生成部の位相情報から前記遅延量を決定することを特徴とするドライバ制御装置。
請求項１記載のドライバ制御装置において、
外部より前記レジスタ制御部を介して任意のテストデータ信号を生成し、前記信号処理部から出力される前記データ信号と前記テストデータ信号とのいずれか１つを選択して前記ドライバデータ制御部に供給するテストデータ制御部を更に備えたことを特徴とするドライバ制御装置。
請求項１６記載のドライバ制御装置において、
前記テストデータ制御部は、前記データドライバモジュール単位で前記データ信号と前記テストデータ信号とのいずれか１つを選択することを特徴とするドライバ制御装置。