JP2003008424A - 半導体装置のノイズ低減回路 - Google Patents

半導体装置のノイズ低減回路

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JP2003008424A JP2001191789A JP2001191789A JP2003008424A JP 2003008424 A JP2003008424 A JP 2003008424A JP 2001191789 A JP2001191789 A JP 2001191789A JP 2001191789 A JP2001191789 A JP 2001191789A JP 2003008424 A JP2003008424 A JP 2003008424A
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Nobuko Fujita
暢子 藤田
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Abstract

(57)【要約】 【課題】 プラズマ表示や液晶表示のデータ制御回路の
ような複数ビットの出力をもち、出力電流能力の高いＩ
Ｏバッファを使用している半導体で出力の多数が反転し
た場合、出力ＩＯバッファで瞬間的な過渡電流(ピーク
電流)が電源線に集中的に流れることにより発生する大
きなノイズを低減する半導体装置のノイズ低減回路を提
供する。 【解決手段】 半導体の出力の各ビット毎に遅延回路を
挿入して出力データの反転のタイミングを個々にずら
し、出力ＩＯバッファで瞬間的に流れる過渡電流のピー
クタイミングをずらすことにより、半導体内部の電源電
圧およびＧＮＤ電圧の急変によるノイズを低減させるよ
うに構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置のノイズ
低減回路に関し、特に、大型パネルのPDP（プラズマデ
ィスプレイパネル）や液晶パネルの表示タイミング信号
に従って画像データを出力する、多ビットの出力で高外
部負荷がかかる表示データ制御回路のような半導体装置
の出力過渡電流が集中的に流れることにより生じるノイ
ズを低減するものに関する。
【０００２】
【従来の技術】従来、液晶表示パネルＬＣＤは、高精細
化や大画面化により水平方向に約６００本〜２０００
本、垂直方向に約５００本〜１０００本もの信号線をも
つのに対して、半導体集積回路で構成される液晶駆動回
路は８０ないし１６０本程度の出力端子しか持ち得な
い。そのため、１つの液晶表示パネルＬＣＤを駆動する
ためには液晶表示パネルの左右両極からそれぞれ多数個
の液晶駆動回路は用いて駆動されており、表示タイミン
グに従って画像データを出力する液晶表示データ制御回
路の出力は多数個の液晶駆動回路にパラレルに入力され
ている。
【０００３】
【発明が解決しようとする課題】液晶表示パネルＬＣＤ
の表示タイミングに従って画像データを出力する液晶表
示データ制御回路の出力は実装基板上に形成された信号
線を通して液晶表示パネルの左右両極の多数個の液晶駆
動回路に入力される。このため液晶表示データ制御回路
の出力にかかる外部負荷は、実装基板上に形成された信
号線の配線容量と、多数個の液晶駆動回路の入力容量と
の総和となる。通常の半導体の１端子の入力負荷容量は
１０pF〜１５pFであり、１つの液晶表示パネルＬＣＤに
１０個の液晶駆動半導体が搭載されていた場合、液晶表
示データ制御回路には１端子あたり１００pF〜１５０pF
の外部負荷容量がかかる。このように液晶表示データ制
御回路のような高外部負荷がかかる場合には信号のなま
りを押さえるため出力電流能力の高い出力ＩＯバッファ
を用いる必要があり、出力電流能力が高いため信号が反
転した場合には瞬間的に大きな過渡電流（ピーク電流）
が流れる。また液晶表示データ制御回路は複数ビットの
画像表示データを出力しているため、液晶表示データ制
御回路の出力の多数がＨ→Ｌ、またはＬ→Ｈに反転した
場合、クロックパルスに同期して多数の信号は同時に反
転する。クロックパルスの周期毎に反転した信号ビット
数の分だけ出力ＩＯバッファで瞬間的な過渡電流（ピー
ク電流）が流れ続ける。このため、液晶表示データ制御
回路の半導体内部では瞬間的な過渡電流（ピーク電流）
が電源線に集中的に流れることにより大きなノイズが発
生してしまうという問題があった。同時にクロックパル
スの周期毎にノイズが発生すると、液晶表示データ制御
回路のクロック周波数が高周波である場合、高周波のノ
イズは液晶表示パネルＬＣＤ内の表示データ制御回路以
外の半導体にも影響を与えてノイズを発生させるという
問題があった。
【０００４】このように、本発明は、上記のような問題
点を解決するためになされたもので、複数ビットの出力
をもち、出力電流能力の高い出力ＩＯバッファを使用し
ている半導体においても、出力ＩＯバッファに流れる瞬
間的な過渡電流（ピーク電流）のピークタイミングをず
らし、ノイズを低減させることを可能とする半導体装置
のノイズ低減回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記のような問題を解決
するためには、本発明の請求項１に係る半導体装置のノ
イズ低減回路は、半導体装置の複数の信号出力の過渡電
流が同時に流れることにより発生するノイズを低減する
半導体装置のノイズ低減回路であって、上記複数の信号
出力の位相を相互にずらす出力位相シフト手段を備えた
ことを特徴とするものである。
【０００６】また、請求項２に記載の半導体装置のノイ
ズ低減回路は、請求項１に記載の半導体装置のノイズ低
減回路において、上記出力位相シフト手段は、各データ
入力を受ける組み合わせ回路と、前記組み合わせ回路の
出力をデータ入力とし、所定周波数のクロックをクロッ
ク入力とするフリップフロップと、前記フリップフロッ
プの出力を入力とする遅延回路と、を有する回路セット
を、上記遅延回路による遅延量を異ならせてＮ個設けて
なるものである。
【０００７】また、請求項３に記載の半導体装置のノイ
ズ低減回路は、請求項１に記載の半導体装置のノイズ低
減回路において、上記出力位相シフト手段は、各データ
入力を受ける組み合わせ回路と、前記組み合わせ回路の
出力をデータ入力とし、所定周波数のクロックをクロッ
ク入力とするフリップフロップと、前記フリップフロッ
プの出力を入力及び出力とする、遅延量がゼロとなる１
個の遅延回路と、それぞれ異なった遅延値を持ち、前記
フリップフロップの出力をそれぞれの入力とする、遅延
量の相互に異なる（Ｍ-１）個の遅延回路と、前記フリ
ップフロップの入力と出力とを入力とし、前記フリップ
フロップの入出力の前後でデータがＨ→Ｌ、またはＬ→
Ｈへ反転しているかどうかを検出する反転検出回路と、
前記Ｍ個の遅延回路の出力を入力とし、上記Ｍ個の出力
のうち１個を選択するＭ入力セレクタと、を有する、回
路セットをＮ個備え、さらに、前記Ｎ個の反転検出回路
のそれぞれの出力を入力とし、上記各反転検出回路の検
出結果から前記Ｎ個の回路セット内のＭ種の遅延回路の
遅延量のうちの最適遅延値を算出して、前記Ｍ入力セレ
クタへセレクタ制御信号として出力する最適遅延値算出
回路と、を備えてなるものである。
【０００８】また、請求項４に記載の半導体装置のノイ
ズ低減回路は、請求項１に記載の半導体装置のノイズ低
減回路において、上記出力位相シフト手段は、クロック
の位相を各調整量だけ調整するクロック位相調整回路
と、各データ入力を受け、共通のクロックをクロック入
力とする第１のフリップフロップと、前記第１のフリッ
プフロップの出力を入力とする組み合わせ回路と、前記
クロック位相調整回路の出力をクロック入力とし、前記
組み合わせ回路の出力をデータ入力とする第２のフリッ
プフロップと、を有する、回路セットを、Ｎ個設けてな
るものである。
【０００９】
【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態１による半導体装置のノイズ低減回路につい
て、図面を参照しながら説明する。図１は本実施の形態
１による半導体装置のノイズ低減回路の構成を示すブロ
ック図である。
【００１０】図１において、１００は信号Ｓ１を入力と
し、信号Ｓ２を出力とする組み合わせ回路、１０１はＳ
２をデータ入力、周波数ｆｃｌｋのクロックＣＬＫ１を
クロック入力とし、信号Ｓ３をＱ出力とするフリップフ
ロップ、１０２はＳ３を入力とし、信号Ｓ４を出力とす
る遅延回路、１０３は信号Ｓ４を入力とし、半導体出力
信号Ａを出力とする出力ＩＯバッファである。この組み
合わせ回路１００と、フリップフロップ１０１と、遅延
回路１０２と、出力ＩＯバッファ１０３とを１つの回路
セットＸとし、上記回路セットＸをＮ個備える。また、
上記Ｎ個の回路セットＸにおいては、組み合わせ回路を
それぞれ１００、１１０、１２０、１３０・・・、組み
合わせ回路１００、１１０、１２０、１３０の入力をそ
れぞれＳ０１、Ｓ１１、Ｓ２１、Ｓ３１・・・、出力を
Ｓ０２、Ｓ１２、Ｓ２２、Ｓ３２・・・、フリップフロ
ップをそれぞれ１０１、１１１、１２１、１３１・・
・、フリップフロップ１０１、１１１、１２１、１３１
のＱ出力をそれぞれＳ０３、Ｓ１３、Ｓ２３、Ｓ３３・
・・、遅延回路をそれぞれ１０２、１１２、１２２、１
３２・・・、遅延回路１０２、１１２、１２２、１３２
・・・の出力をＳ０４、Ｓ１４、Ｓ２４、Ｓ３４・・
・、出力ＩＯバッファをそれぞれ１０３、１１３、１２
３、１３３・・・とし、出力ＩＯバッファの出力をそれ
ぞれ半導体出力信号Ａ、Ｂ、Ｃ、Ｄ・・・とする。フリ
ップフロップ１０１、１１１、１２１・・・のクロック
入力はすべて周波数ｆｃｌｋのクロックＣＬＫ１で、遅
延回路１０２、１１２、１２２・・・はそれぞれ異なっ
た遅延値を設定できるものとする。
【００１１】以下に、上記のように構成された半導体装
置のノイズ低減回路の動作について、図２を参照しなが
ら説明する。組み合わせ回路１００、１１０、１２０・
・・の回路内容はそれぞれ異なるため、その出力Ｓ０
２、Ｓ１２、Ｓ２２・・・の信号変化の位相はそれぞれ
ばらばらであるが、フリップフロップ１０１、１１１、
１２１・・・のＱ出力Ｓ０３、Ｓ１３、Ｓ２３・・・は
クロックＣＬＫ１の立ち上がりエッジに同期して出力さ
れるため信号変化の位相は一致している。遅延回路１０
２、１１２、１２２・・・はそれぞれ異なった遅延値を
設定でき、例えば遅延回路１０２は入力Ｓ０３を１ｎｓ
遅延させて出力させ、遅延回路１１２は入力Ｓ１３を２
ｎｓ遅延させて出力させるといった具合で遅延回路のそ
れぞれに異なった遅延値を設定する。図２中のＰ１、Ｐ
２、Ｐ３はそれぞれ遅延回路１０２、１０３、１０４の
遅延値を示す。さらに、出力ＩＯバッファ１０３、１１
３、１２３・・・のバッファ能力が等しければ、図２に
示すような半導体出力Ｂのデータ変化点は半導体出力Ａ
のデータ変化点に対し１ｎｓ遅延、半導体出力Ｃのデー
タ変化点は半導体出力Ａのデータ変化点に対し２ｎｓ遅
延といった具合でそれぞれ異なったデータ変化のタイミ
ングで出力される。
【００１２】このように本実施の形態１による半導体装
置のノイズ低減回路では、組み合わせ回路、フリップフ
ロップ、及び遅延回路を有するセット回路Ｘを複数個設
けて、遅延回路の遅延値をそれぞれ個別に設定すること
により、液晶表示データ制御回路のような複数ビットの
出力をもち、出力電流能力の高い出力ＩＯバッファを使
用している半導体であっても半導体出力がＨ→Ｌ、Ｌ→
Ｈに反転した場合に出力ＩＯバッファで瞬間的に流れる
過渡電流のピークタイミングをずらすことができ、その
結果複数ビット出力が同時に反転して過渡電流が重なり
あって電源線に集中的に流れるために生ずる出力信号の
変化点に起こる半導体内部の電源電圧およびＧＮＤ電圧
の急変によるノイズを低減させることができる。
【００１３】（実施の形態２）以下、本発明の実施の形
態２による半導体装置のノイズ低減回路について、図
３、図４を参照しながら説明する図３は実施の形態２に
よる半導体装置のノイズ低減回路の構成を示すブロック
図である。
【００１４】図３において、２００は信号Ｔ１を入力と
し、信号Ｔ２を出力とする組み合わせ回路、２０１はＴ
２をデータ入力、周波数ｆｃｌｋのクロックＣＬＫ２を
クロック入力とし、信号Ｔ３をＱ出力とするフリップフ
ロップ、２０２、２０３、２０４・・・は信号Ｔ３をそ
れぞれ入力とし、信号Ｔ４、Ｔ５、Ｔ６・・・を出力と
するＭ-１個の遅延回路、２１０はフリップフロップの
入力信号Ｔ２と出力信号Ｔ３とを入力とし、Ｔ２とＴ３
を比較し、２つの信号が反転しているかどうかを検出し
て検出結果Ｔ１１を出力する反転検出回路、２１１はフ
リップフロップ２０１の出力Ｔ３とＭ-１個の遅延回路
の出力Ｔ４、Ｔ５、Ｔ６・・・とを入力とし、信号Ｔ１
０を出力とするＭ入力セレクタ、２１２はＴ１０を入力
とし、半導体出力信号Ａ’を出力とする出力ＩＯバッフ
ァである。上記の組み合わせ回路２００と、フリップフ
ロップ２０１と、Ｍ-１個の遅延回路２０２、２０３、
２０４・・・と、反転検出回路２１０と、Ｍ入力セレク
タ２１１と、出力ＩＯバッファ２１２とを１つの回路セ
ットＹとし、この回路セットＹをＮ個備える。
【００１５】また、上記Ｎ個の回路セットＹ内において
は、組み合わせ回路をそれぞれ２００、３００、４０
０、５００・・・、組み合わせ回路２００、３００、４
００、５００の入力をそれぞれＴ１、Ｕ１、Ｖ１、Ｗ１
・・・、出力をＴ２、Ｕ２、Ｖ２、Ｗ２・・・、フリッ
プフロップをそれぞれ２０１、３０１、４０１、５０１
・・・、フリップフロップ２０１、３０１、４０１、５
０１・・・のＱ出力をそれぞれＴ３、Ｕ３、Ｖ３、Ｗ３
・・・、回路セットＹ内のＭ-１個の遅延回路を２０
２、２０３、２０４・・・、３０２、３０３、３０４・
・・、４０２、４０３、４０４・・・、遅延回路２０
２、２０３、２０４・・・、３０２、３０３、３０４・
・・、４０２、４０３、４０４・・・の出力をそれぞれ
Ｔ４、Ｔ５、Ｔ6・・・、Ｕ４、Ｕ５、Ｕ6・・・、Ｖ
４、Ｖ５、Ｖ６・・・、回路セットＹ内の反転検出回路
をそれぞれ２１０、３１０、４１０、５１０・・・、反
転検出回路２１０、３１０、４１０、５１０・・・の出
力をそれぞれＴ１１、Ｕ１１、Ｖ１１、Ｗ１１・・・、
回路セットＹ内のＭ入力セレクタをそれぞれ２１１、３
１１、４１１、５１１・・・、Ｍ入力セレクタ２１１、
３１１、４１１、５１１・・・の出力をそれぞれＴ１
０、Ｕ１０、Ｖ１０、Ｗ１０・・・、回路セットＹ内の
出力ＩＯバッファを２１２、３１２、４１２、５１２・
・・とする。フリップフロップ２０１、３０１、４０１
・・・のクロック入力にはすべて周波数ｆｃｌｋのクロ
ックＣＬＫ２が入力されている。また、２１３は回路セ
ットＹ内の反転検出回路２１０、３１０、４１０・・・
のＬ本の出力Ｔ１１、Ｕ１１、Ｖ１１・・・を入力と
し、Ｌ本の信号Ｔ１２、Ｕ１２、Ｖ１２・・・を出力と
する最適遅延値算出回路であり、Ｔ１２、Ｕ１２、Ｖ１
２・・・はＭ入力セレクタ２１１、３１１、４１１のセ
レクト制御信号としてそれぞれ入力されている。
【００１６】以下、上記のように構成された半導体装置
のノイズ低減回路の動作について、図４を参照しながら
説明する。組み合わせ回路２００、３００、４００・・
・の回路内容はそれぞれ異なるため、その出力Ｔ２、Ｕ
２、Ｖ２・・・の信号変化の位相はそれぞればらばらで
あるが、フリップフロップ２０１、３０１、４０１・・
・のＱ出力Ｔ３、Ｕ３、Ｖ３・・・はクロックＣＬＫ２
の立ち上がりエッジに同期して出力されるため信号変化
の位相は一致している。(Ｍ-１)×Ｎ個の遅延回路２０
２、２０３、２０４・・・３０２、３０３、３０４・・
・４０２、４０３、４０４・・・において、遅延回路２
０２、３０２、４０２・・・が同じ遅延値、遅延回路２
０３、３０３、４０３・・・が同じ遅延値、２０４、３
０４、４０４・・・が同じ遅延値を持つとする。反転検
出回路２１０、３１０、４１０・・・はフリップフロッ
プ２０１、３０１、４０１・・・の入出力の前後の信号
を比較し、２つの信号が反転しているかどうかを検出し
て検出結果Ｔ１１、Ｕ１１、Ｖ１１を出力する。
【００１７】最適遅延値算出回路２１３は反転検出回路
２１０、３１０、４１０・・・の検出結果Ｔ１１、Ｕ２
１、Ｖ２１・・・から算出した、Ｍ入力セレクタ２１
１、３１１、４１１・・・のセレクト制御信号Ｔ１２、
Ｕ１２、Ｖ１２・・・を出力している。セレクト制御信
号Ｔ１２、Ｕ１２、Ｖ１２・・・は反転していないビッ
トに対しては遅延回路の遅延値が０になるような、即ち
Ｍ入力セレクタの入力信号Ｔ３、Ｕ３、Ｖ３・・・を選
択するようなコードを出力し、反転しているビットに対
しては出力反転時の過渡電流の重なりを出力ＡＣタイミ
ング内で十分広げることができるように最適な遅延値を
算出し、その遅延値にあった遅延素子をもつ遅延回路の
出力を選択するコードを出力する。これにより、Ｍ入力
セレクタの出力Ｔ１0、Ｕ１0、Ｖ１0・・・は反転して
いるビットのみがそれぞれ異なったデータ変化のタイミ
ングを持つことになる。図４中のＱ１は最も遅延量の大
きいビットの遅延値を表し、信号反転ビットが２ビット
ならば反転しているビットの遅延値はそれぞれ、Ｑ１/
２、Ｑ１となり、信号反転ビットが３ビットならば反転
しているビットの遅延値はそれぞれＱ１/３、２×Ｑ１/
３、Ｑ１となる。すなわち、信号反転ビットがＮビット
であれば反転しているビットの遅延値はそれぞれＱ１/
Ｎ、２×Ｑ１/Ｎ、３×Ｑ１/Ｎ・・・(Ｎ-１)×Ｑ１/
Ｎ、Ｑ１となる。
【００１８】このように本実施の形態による半導体装置
のノイズ低減回路では、組み合わせ回路、フリップフロ
ップ、反転検出回路、遅延回路、とＭ入力セレクタを有
するセット回路ＹをＮ個備えて、さらに最適遅延値検出
回路を設けることにより、出力のデータが反転したビッ
トのみが最適な遅延値を持った遅延回路を通して出力す
ることになり、出力反転時の過渡電流の重なりを十分広
げることができるため、過渡電流が重なり合った大電流
が電源線に集中的に流れるために生ずる出力信号の変化
点に起こる半導体内部の電源電圧およびＧＮＤ電圧の急
変によるノイズを低減させることができる。
【００１９】（実施の形態３）以下、本発明の実施の形
態３について、図５と図６を参照しながら説明する。図
５は本実施の形態３による半導体装置のノイズ低減回路
の構成を示すブロック図である。
【００２０】図５において、１０００は周波数ｆｃｌｋ
のクロックＣＬＫ３を入力とし、周波数ｆｃｌｋのクロ
ックＣＬＫ４を出力とするクロック位相調整回路Ａ、１
００１はクロックＣＬＫ３を入力とし、周波数ｆｃｌｋ
のクロックＣＬＫ０５を出力とするクロック位相調整回
路Ｂ、１００２は信号ＳＳ０１をデータ入力、クロック
ＣＬＫ４をクロック入力とし、信号ＳＳ０２をＱ出力と
する第１のフリップフロップ、１００３は信号ＳＳ０２
を入力とし、信号ＳＳ０３を出力とする組み合わせ回
路、１００４は信号ＳＳ０３をデータ入力、クロックＣ
ＬＫ０５をクロック入力とし、信号ＳＳ０４をＱ出力と
する第２のフリップフロップ、１００５は信号ＳＳ０４
を入力とし、半導体出力Ａ’’を出力とする出力ＩＯバ
ッファである。このクロック位相調整回路Ｂ１００１
と、第１のフリップフロップ１００２と、組み合わせ回
路１００３と、第２のフリップフロップ１００４と、出
力ＩＯバッファ１００５とを１つの回路セットＺとし、
この回路セットＺをＮ個備える。
【００２１】また、Ｎ個の回路セットＺ内においては、
クロック調整回路Ｂをそれぞれ１００１、１０１１、１
０２１、１０３１・・・、クロック調整回路Ｂ１００
１、１０１１、１０２１、１０３１・・・の出力をそれ
ぞれＣＬＫ０５、ＣＬＫ１５、ＣＬＫ２５、ＣＬＫ３５
・・・、第１のフリップフロップをそれぞれ１００２、
１０１２、１０２２、１０３２・・・とし、第１のフリ
ップフロップ１００２、１０１２、１０２２、１０３２
・・・のデータ入力をＳＳ０１、ＳＳ１１、ＳＳ２１、
ＳＳ３１・・・、Ｑ出力をＳＳ０２、ＳＳ１２、ＳＳ２
２、ＳＳ３２・・・、組合せ回路をそれぞれ１００３、
１０１３、１０２３、１０３３・・・、組み合わせ回路
１００３、１０１３、１０２３、１０３３・・・の出力
をそれぞれＳＳ０３、ＳＳ１３、ＳＳ２３、ＳＳ３３・
・・、第２のフリップフロップをそれぞれ１００４、１
０１４、１０２４、１０３４・・・、出力ＩＯバッファ
をそれぞれ１００５、１０１５、１０２５、１０３５・
・・とし、出力ＩＯバッファの出力をそれぞれ半導体出
力信号Ａ’’、Ｂ’’、Ｃ’’、D’’・・・とする。
第１のフリップフロップ１００２、１０１２、１０２２
・・・のクロック入力はすべてクロック位相調整回路Ａ
の出力のクロックＣＬＫ４で、第２のフリップフロップ
１００４、１０１４、１０２４・・・のクロック入力に
はクロック位相調整Ｂの出力クロックＣＬＫ０５、ＣＬ
Ｋ１５、ＣＬＫ２５・・・がそれぞれ入力される。クロ
ック位相調整Ｂ１００１、１０１１、１０２１・・・の
位相調整はそれぞれ異なった調整値を設定できるものと
する。
【００２２】以下、上記のように構成された半導体装置
のノイズ低減回路の動作について、図6を参照しながら
説明する。第１のフリップフロップ１００２、１０１
２、１０２２・・・のクロック入力はすべてＣＬＫ４で
あるので第１のフリップフロップのＱ出力ＳＳ０２、Ｓ
Ｓ１２、ＳＳ２２・・・はクロックＣＬＫ４の立ち上が
りエッジに同期して出力され、信号変化の位相は一致し
ている。組み合わせ回路１００３、１０１３、１０２３
・・・の回路内容はそれぞれ異なるため、その出力ＳＳ
０３、ＳＳ１３、ＳＳ２３・・・の信号変化の位相はそ
れぞればらばらになる。第２のフリップフロップ１００
４、１０１４、１０２４・・・の入力クロックにはクロ
ック位相調整回路Ｂ１００１、１０１１、１０２１・・
・の出力ＣＬＫ０５、ＣＬＫ１５、ＣＬＫ２５・・・が
それぞれ入力されており、クロック調整回路Ｂ１００
１、１０１１、１０２１・・・の位相調整はそれぞれ異
なった任意の調整値を設定できるため、第２のフリップ
フロップ１００４、１０１４、１０２４・・・のＱ出力
ＳＳ０４、ＳＳ１４、ＳＳ２４・・・は異なった任意の
クロック立ち上がりエッジに同期して出力される。例え
ばクロック位相調整回路Ｂ１００１のクロック遅延調整
値を0.１ｎｓとし、クロック位相調整回路Ｂ１０１１の
クロック遅延調整値を0.２ｎｓ、クロック位相調整回路
Ｂ１０２１のクロック遅延調整値を0.３ｎｓとすると、
第２のフリップフロップ１００４、１０１４、１０２４
のＱ出力ＳＳ０４、ＳＳ１４、ＳＳ２４・・・もそれぞ
れ0.１ｎsずつ遅延されて出力される。さらに、出力Ｉ
Ｏバッファ１００５、１０１５、１０２５・・・のバッ
ファ能力が等しければ図６に示すような半導体出力
Ａ’’、Ｂ’’、Ｃ’’・・・はそれぞれ異なったデー
タ変化のタイミングで出力される。
【００２３】このように本実施の形態３による半導体装
置のノイズ低減回路では、第一のクロック位相調整回路
Ａを備え、さらに第二のクロック位相調整回路Ｂと、第
一のフリップフロップと、組み合わせ回路と、第二のフ
リップフロップとを有するセット回路ＺをＮ個設けて、
クロック位相調整回路Ｂのクロック位相調整値を位相を
ずらしたい個数だけ設定し、ひとつのクロック位相調整
回路Ａで複数のフリップフロップのクロック位相調整回
路Ｂを駆動することにより、少ないゲート規模、小さい
チップ面積で、液晶表示データ制御回路のような複数ビ
ットの出力をもち、出力電流能力の高いＩＯバッファを
使用している半導体であっても、半導体出力がＨ→Ｌ、
Ｌ→Ｈに反転した場合に出力ＩＯバッファで瞬間的に流
れる過渡電流のピークタイミングをずらすことができ、
その結果複数ビット出力が同時に反転して過渡電流が重
なり合って電源線に集中的に流れるために生ずる出力信
号の変化点におこる半導体内部の電源電圧およびＧＮＤ
電圧の急変によるノイズを低減させることができる。
【００２４】
【発明の効果】以上のように、請求項１に係る半導体装
置のノイズ低減回路によれば、半導体装置の複数の信号
出力の過渡電流が同時に流れることにより発生するノイ
ズを低減する半導体装置のノイズ低減回路であって、上
記複数の信号出力の位相を相互にずらす出力位相シフト
手段を備えるようにしたので、PDPや液晶パネルの表示
データ制御回路のような複数ビットの出力をもち、出力
電流能力の高いＩＯバッファを使用している半導体であ
っても半導体出力がＨ→Ｌ、Ｌ→Ｈに同時に反転した場
合に、信号出力の位相を相互にずらすことにより、複数
ビット出力が掃除に反転して過渡電流が重なり合って電
源線に集中的に流れるために生ずる出力信号の変化点に
おこる半導体内部の電源電圧およびＧＮＤ電圧の急変に
よるノイズを低減させることができるという効果があ
る。
【００２５】以上のように、請求項２に係る半導体装置
のノイズ低減回路によれば、請求項１に記載の半導体装
置のノイズ低減回路において、上記出力位相シフト手段
は、各データ入力を受ける組み合わせ回路と、前記組み
合わせ回路の出力をデータ入力とし、所定周波数のクロ
ックをクロック入力とするフリップフロップと、前記フ
リップフロップの出力を入力とする遅延回路と、を有す
る回路セットを、上記遅延回路による遅延量を異ならせ
てＮ個設けるようにしたので、液晶表示データ制御回路
のような複数ビットの出力をもち、出力電流能力の高い
ＩＯバッファを使用している半導体であっても半導体出
力がＨ→Ｌ、Ｌ→Ｈに反転した場合に出力ＩＯバッファ
で瞬間的に流れる過渡電流のピークタイミングをずらす
ことにより、複数ビット出力が掃除に反転して過渡電流
が重なり合って電源線に集中的に流れるために生ずる出
力信号の変化点におこる半導体内部の電源電圧およびＧ
ＮＤ電圧の急変によるノイズを低減させることができる
という効果がある。
【００２６】また、請求項３にかかる半導体装置のノイ
ズ低減回路によれば、請求項１に記載の半導体装置のノ
イズ低減回路において、上記出力位相シフト手段は、各
データ入力を受ける組み合わせ回路と、前記組み合わせ
回路の出力をデータ入力とし、所定周波数のクロックを
クロック入力とするフリップフロップと、前記フリップ
フロップの出力を入力及び出力とする、遅延量がゼロと
なる１個の遅延回路と、それぞれ異なった遅延値を持
ち、前記フリップフロップの出力をそれぞれの入力とす
る、遅延量の相互に異なる（Ｍ-１）個の遅延回路と、
前記フリップフロップの入力と出力とを入力とし、前記
フリップフロップの入出力の前後でデータがＨ→Ｌ、ま
たはＬ→Ｈへ反転しているかどうかを検出する反転検出
回路と、前記Ｍ個の遅延回路の出力とを入力とし、上記
Ｍ個の出力のうち１個を選択するＭ入力セレクタと、を
有する、回路セットをＮ個備え、さらに、前記Ｎ個の反
転検出回路のそれぞれの出力を入力とし、上記各反転検
出回路の検出結果から前記Ｎ個の回路セット内のＭ種の
遅延回路の遅延量のうちの最適遅延値を算出して、前記
Ｍ入力セレクタへセレクタ制御信号として出力する最適
遅延値算出回路と、を備えるようにしたので、液晶表示
データ制御回路のような複数ビットの出力をもっている
半導体であっても半導体出力がＨ→Ｌ,Ｌ→Ｈに反転し
た場合に反転したビットのみ出力ＩＯバッファで瞬間的
に流れる過渡電流のピークタイミングをずらすことがで
き、出力反転時の過渡電流が重なりを十分広げることが
できるため、過渡電流が重なり合った大電流が電源線に
集中的に流れるために生ずる出力信号の変化点に起こる
半導体内部の電源電圧およびＧＮＤ電圧の急変によるノ
イズを低減させることができるという効果がある。
【００２７】請求項４にかかる半導体装置のノイズ低減
回路によれば、請求項１に記載の半導体装置のノイズ低
減回路において、上記出力位相シフト手段は、クロック
の位相を各調整量だけ調整するクロック位相調整回路
と、各データ入力を受け、共通のクロックをクロック入
力とする第１のフリップフロップと、前記第１のフリッ
プフロップの出力を入力とする組み合わせ回路と、前記
クロック位相調整回路の出力をクロック入力とし、前記
組み合わせ回路の出力をデータ入力とする第２のフリッ
プフロップと、を有する、回路セットを、Ｎ個設けるよ
うにしたので、クロック位相調整回路Ｂのクロック位相
調整値を位相をずらしたい個数だけ設定し、ひとつのク
ロック位相調整回路Ａで複数のフリップフロップのクロ
ック位相調整回路Ｂを駆動することにより、少ないゲー
ト規模、小さいチップ面積で、液晶表示データ制御回路
のような複数ビットの出力をもち、出力電流能力の高い
ＩＯバッファを使用している半導体であっても、半導体
出力がＨ→Ｌ、Ｌ→Ｈに反転した場合に出力ＩＯバッフ
ァで瞬間的に流れる過渡電流のピークタイミングをずら
すことができ、その結果複数ビット出力が掃除に反転し
て過渡電流が重なり合って電源線に集中的に流れるため
に生ずる出力信号の変化点におこる半導体内部の電源電
圧およびＧＮＤ電圧の急変によるノイズを低減させるこ
とができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置のノイ
ズ低減回路の構成を示すブロック図である。
【図２】本発明の実施の形態１による半導体装置のノイ
ズ低減回路の各部の信号レベルを示す図である。
【図３】本発明の実施の形態２による半導体装置のノイ
ズ低減回路の構成を示すブロック図である。
【図４】本発明の実施の形態２による半導体装置のノイ
ズ低減回路の各部の信号レベルを示す図である。
【図５】本発明の実施の形態３による半導体装置のノイ
ズ低減回路の構成を示すブロック図である。
【図６】本発明の実施の形態３による半導体装置のノイ
ズ低減回路の各部の信号レベルを示す図である。
【符号の説明】
１００，１１０，１２０，１３０，２００，３００，４
００，５００，１００３，１０１３，１０２３，１０３
３ 組み合わせ回路 １０１，１１１，１２１，１３１，２０１，３０１，４
０１，５０１ フリップフロップ １０２，１１２，１２２，１３２，２０２，２０３，２
０４，３０２，３０３，３０４，４０２，４０３，４０
４，５０２，５０３，５０４ 遅延回路 １０３，１１３，１２３，１３３，２１２，３１２，４
１２，５１２，１００５，１０１５，１０２５，１０３
５ 出力ＩＯバッファ ２１０，３１０，４１０，５１０ 反転検出回路 ２１１，３１１，４１１，５１１ Ｍ入力セレクタ ２１３ 最適遅延値検出回路 １０００ クロック位相調整回路Ａ １００１，１０１１，１０２１，１０３１ クロック位
相調整回路Ｂ １００２，１０１２，１０２２，１０３２ 第１のフリ
ップフロップ １００４，１０１４，１０２４，１０３４ 第２のフリ
ップフロップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/28 Ｈ Ｆターム(参考） 2H093 NA31 NA36 NA79 ND40 5C006 AF71 BB11 BC16 BF49 FA32 5C080 AA05 AA10 BB05 CC06 DD12 JJ02 JJ04 5J056 AA04 BB24 BB25 CC00 CC05 CC14 FF01 FF10 GG03 KK01

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置の複数の信号出力の過渡電流
    が同時に流れることにより発生するノイズを低減する半
    導体装置のノイズ低減回路であって、 上記複数の信号出力の位相を相互にずらす出力位相シフ
    ト手段を備えた、 ことを特徴とする半導体装置のノイズ低減回路。
  2. 【請求項２】 請求項１に記載の半導体装置のノイズ低
    減回路において、 上記出力位相シフト手段は、 各データ入力を受ける組み合わせ回路と、 前記組み合わせ回路の出力をデータ入力とし、所定周波
    数のクロックをクロック入力とするフリップフロップ
    と、 前記フリップフロップの出力を入力とする遅延回路と、
    を有する回路セットを、上記遅延回路による遅延量を異
    ならせてＮ個設けてなるものである、 ことを特徴とする半導体装置のノイズ低減回路。
  3. 【請求項３】 請求項１に記載の半導体装置のノイズ低
    減回路において、 上記出力位相シフト手段は、 各データ入力を受ける組み合わせ回路と、 前記組み合わせ回路の出力をデータ入力とし、所定周波
    数のクロックをクロック入力とするフリップフロップ
    と、 前記フリップフロップの出力を入力及び出力とする、遅
    延量がゼロとなる１個の遅延回路と、 それぞれ異なった遅延値を持ち、前記フリップフロップ
    の出力をそれぞれの入力とする、遅延量の相互に異なる
    （Ｍ-１）個の遅延回路と、 前記フリップフロップの入力と出力とを入力とし、前記
    フリップフロップの入出力の前後でデータがＨ→Ｌ、ま
    たはＬ→Ｈへ反転しているかどうかを検出する反転検出
    回路と、 前記Ｍ個の遅延回路の出力を入力とし、上記Ｍ個の出力
    のうち１個を選択するＭ入力セレクタと、を有する、回
    路セットをＮ個備え、 さらに、前記Ｎ個の反転検出回路のそれぞれの出力を入
    力とし、上記各反転検出回路の検出結果から前記Ｎ個の
    回路セット内のＭ種の遅延回路の遅延量のうちの最適遅
    延値を算出して、前記Ｍ入力セレクタへセレクタ制御信
    号として出力する最適遅延値算出回路と、を備えてなる
    ものである、 ことを特徴とする半導体装置のノイズ低減回路。
  4. 【請求項４】 請求項１に記載の半導体装置のノイズ低
    減回路において、 上記出力位相シフト手段は、 クロックの位相を各調整量だけ調整するクロック位相調
    整回路と、 各データ入力を受け、共通のクロックをクロック入力と
    する第１のフリップフロップと、 前記第１のフリップフロップの出力を入力とする組み合
    わせ回路と、 前記クロック位相調整回路の出力をクロック入力とし、
    前記組み合わせ回路の出力をデータ入力とする第２のフ
    リップフロップと、を有する、回路セットを、Ｎ個設け
    てなるものである、 ことを特徴とする半導体装置のノイズ低減回路。
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