KR20080079905A - 초기 지연 시간을 조절하는 지연 동기 루프 및 지연 동기방법 - Google Patents

초기 지연 시간을 조절하는 지연 동기 루프 및 지연 동기방법 Download PDF

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Abstract

본 발명에 따른 지연 동기 루프는 위상 검출기, 초기 지연 시간 제어부, 및 지연 회로를 포함한다. 위상 검출기는 외부 클럭과 내부 클럭의 위상차를 검출하여 상기 위상차에 상응하는 제어 신호를 출력한다. 초기 지연 시간 제어부는 사용자에 의해 입력된 사용자 제어 신호를 입력받아, 초기 지연 셀의 구동 개수로 결정되는 초기 지연 시간을 제어하기 위한 지연 제어 신호를 출력한다. 지연 회로는 상기 초기 지연 셀과 직렬로 연결된 복수개의 후기 지연 셀을 구비하고, 상기 지연 제어 신호와 상기 외부 클럭을 입력으로 받아, 상기 지연 제어 신호에 따라 초기 지연 셀의 구동 개수를 조절함으로써 상기 초기 지연 시간이 결정되고, 상기 외부 클럭이 상기 초기 지연 셀 및 상기 후기 지연 셀들에 의해 지연된 상기 내부 클럭을 출력한다.
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Description

초기 지연 시간을 조절하는 지연 동기 루프 및 지연 동기 방법{Delayed locked loop, and method of controlling the initial delay time}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 지연 동기 루프의 구조를 나타내는 도면이다.
도 2는 종래의 지연 동기 루프의 지연 셀의 구조를 나타내는 도면이다.
도 3은 본 발명에 따른 지연 동기 루프의 지연 셀의 구조를 나타내는 도면이다.
도 4는 본 발명에 따른 지연 동기 루프의 구조를 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 지연 동기 루프의 구조를 나타내는 도면이다.
도 6은 본 발명의 일실시예에 따른 내부 제어 신호 출력부의 구조를 나타내는 도면이다.
도 7은 본 발명의 일실시예에 따른 내부 제어 신호 출력부의 신호를 나타내는 타이밍도이다.
도 8은 본 발명의 일실시예에 따른 초기 지연 시간 판단부의 구조를 나타내는 도면이다.
도 9a, 및 도 9b는 본 발명의 일실시예에 따른 구동 전압 설정부의 구조를 나타내는 도면이다.
도 10는 본 발명의 일실시예에 따른 구동 전압 설정부의 진리표이다.
도 11은 본 발명의 일실시예에 따른 지연 동기 방법의 흐름도이다.
본 발명은 지연 동기 루프 및 지연 동기 방법에 관한 것으로써, 특히 사용자 제어 신호에 의하여 초기 지연 시간을 조절하는 지연 동기 루프 및 지연 동기 방법에 관한 것이다.
도 1은 종래의 지연 동기 루프의 구조를 나타내는 도면이다.
종래의 지연 동기 루프는 위상 검출기(102), 지연 제어부(104), 및 지연 회로(106)를 구비한다. 위상 검출기(102)는 외부 클럭(Ex_CLK)과 지연 동기 루프에 의해 외부 클럭(Ex_CLK)과 동기화된 내부 클럭(Int_CLK)을 입력으로 받아, 외부 클럭(Ex_CLK)과 내부 클럭(Int_CLK)의 위상차를 검출하고, 위상차를 나타내는 제어 신호를 지연 제어부(104)에 출력한다. 지연 제어부(104)는 위상 검출기(102)로부터 입력된 위상차에 대한 제어 신호에 따라 클럭의 지연 시간을 증가 또는 감소 시키는 제어 신호를 지연 회로(106)에 출력한다. 지연 회로(106)는 지연 제어부(104)로부터 입력된 제어 신호와 외부 클럭(Ex_CLK)을 입력으로 받는다. 지연 제어부(104)로부터 입력된 제어 신호는 지연 회로의 각 지연 셀로 입력되어 외부 클럭(Ex_CLK) 이 지연 셀들을 통과할 때 지연 제어부로(104)로부터 입력된 제어 신호에 따라 지연 시간이 결정되고, 외부 클럭(Ex_CLK)이 지연되어 외부 클럭(Ex_CLK)과 내부 클럭(Int_CLK)이 동기화 된다. 내부 클럭(Int_CLK)은 지연 동기 루프의 출력이 되고, 상기 위상 검출기(102)로 피드백에 의해 다시 입력된다.
도 2는 종래의 지연 동기 루프의 지연 셀의 구조를 나타내는 도면이다.
지연 회로(106)는 복수개의 지연 셀(202, 204, ..., 218)을 구비한다. 외부 클럭(Ex_CLK)이 상기 복수개의 지연 셀(202, 204, ..., 218)을 통과하면서 지연되고, 지연된 외부 클럭(Ex_CLK)은 내부 클럭(Int_CLK)으로 출력된다. 복수개의 지연 셀 중 일부는 초기 지연 셀로 이로 인한 지연 시간이 고정되고, 제어 신호에 의하여 변화시킬 수 없다. 도 2의 0번부터 M번까지의 지연 셀(202, 204, ..., 216)은 초기 지연 셀로 이로 인한 지연 시간이 고정되어 있다. 즉, 지연 제어부(104)에서 출력된 제어 신호로부터 지연 시간을 조절하는 경우 M번 이후의 지연 셀을 조절하여 지연 시간을 변화시킨다. 각 지연 셀의 지연 시간은 구동 전압에 의해 조절할 수 있다. 예를들면, 지연 셀이 제1전압레벨(220)을 구동 전압으로 갖는 경우 클럭이 지연되지 않고, 제2전압레벨(222)을 구동 전압으로 갖는 경우 클럭이 지연될 수 있다. 따라서, 각 지연 셀의 구동 전압을 조절함으로써 지연 회로(106)에서 외부 클럭(Ex_CLK)의 지연 시간을 변화시킬 수 있다.
그러나 초기 지연 시간보다 짧은 시간의 지연 시간을 원하는 경우, 하드웨어로 고정되어 있는 초기 지연 시간을 줄일 수 없어, 외부 클럭(Ex_CLK)을 내부 클럭(Int_CLK)과 동기화 시키지 못하는 문제가 발생한다.
또한, 초기 지연 시간을 사용자의 제어에 의하여 조절할 수 있는 지연 동기 루프가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 하드웨어적으로 고정되어 있는 초기 지연 시간을 변화시킬 수 있는 지연 동기 루프 및 지연 동기 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 초기 지연 시간을 사용자 제어 신호에 의하여 조절할 수 있는 지연 동기 루프 및 지연 동기 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 지연 동기 루프는 위상 검출기, 초기 지연 시간 제어부, 및 지연 회로를 포함한다. 위상 검출기는 외부 클럭과 내부 클럭의 위상차를 검출하여 상기 위상차에 상응하는 제어 신호를 출력한다. 초기 지연 시간 제어부는 사용자에 의해 입력된 사용자 제어 신호를 입력받아, 초기 지연 셀의 구동 개수로 결정되는 초기 지연 시간을 제어하기 위한 지연 제어 신호를 출력한다. 지연 회로는 상기 초기 지연 셀과 직렬로 연결된 복수개의 후기 지연 셀을 구비하고, 상기 지연 제어 신호와 상기 외부 클럭을 입력으로 받아, 상기 지연 제어 신호에 따라 초기 지연 셀의 구동 개수를 조절함으로써 상기 초기 지연 시간이 결정되고, 상기 외부 클럭이 상기 초기 지연 셀 및 상기 후기 지연 셀들에 의해 지연된 상기 내부 클럭을 출력한다.
상기 지연 동기 루프는 상기 초기 지연 셀의 구동 개수를 증가시킬 수 있는지 여부에 따라, 사용자 제어 신호에 의한 사용자 제어 가능 여부를 결정하여, 상기 사용자 제어 가능 여부에 상응하는 내부 제어 신호를 출력하는 내부 제어 신호 출력부를 더 포함하고, 상기 초기 지연 시간 제어부는 상기 내부 제어 신호에 상응하여 사용자 제어 가능 상태인 경우 상기 사용자 제어 신호에 의한 상기 초기 지연 시간 제어를 수행하고, 사용자 제어 불가 상태인 경우 상기 사용자 제어 신호에 의한 상기 초기 지연 시간 제어를 수행하지 않을 수 있다. 상기 사용자 제어 가능 여부는, 구동되지 않은 초기 지연 셀이 존재하여 상기 초기 지연 셀의 구동 개수를 증가시킬 수 있는 경우에는 사용자 제어 가능, 상기 초기 지연 셀의 구동 개수를 증가시킬 수 없는 경우에는 사용자 제어 불가로 판단할 수 있다.
상기 내부 제어 신호 출력부는, 상기 위상 검출기로부터 일정 횟수 이상 연속하여 동일한 논리 상태를 갖는 펄스가 출력되고, 상기 초기 지연 셀의 구동 개수를 증가시킬 수 없는 경우에 사용자 제어 불가로 판단할 수 있다. 또한, 상기 사용자 제어 불가의 경우, 상기 초기 지연 시간을 소정의 값으로 세팅할 수 있다.
상기 기술적 과제를 달성하기 위한 지연 동기 방법은 위상차 검출 단계, 초기 지연 시간 제어 단계, 및 내부 클럭 출력 단계를 포함한다. 위상차 검출 단계는 외부 클럭과 내부 클럭의 위상차를 검출하여 상기 위상차에 상응하는 제어 신호를 출력한다. 초기 지연 시간 제어 단계는 사용자에 의해 입력된 사용자 제어 신호를 입력받아, 초기 지연 셀의 구동 개수로 결정되는 초기 지연 시간을 제어하기 위한 지연 제어 신호를 출력한다. 내부 클럭 출력 단계는 상기 초기 지연 셀과 직렬로 연결된 복수개의 후기 지연 셀을 이용하여, 상기 지연 제어 신호와 상기 외부 클럭을 입력으로 받아, 상기 지연 제어 신호에 따라 초기 지연 셀의 구동 개수를 조절함으로써 상기 초기 지연 시간이 결정되고, 상기 외부 클럭이 상기 초기 지연 셀 및 상기 후기 지연 셀들에 의해 지연된 상기 내부 클럭을 출력한다.
상기 지연 동기 방법은 상기 초기 지연 셀의 구동 개수를 증가시킬 수 있는지 여부에 따라, 사용자 제어 신호에 의한 사용자 제어 가능 여부를 결정하여, 상기 사용자 제어 가능 여부에 상응하는 내부 제어 신호를 출력하는 내부 제어 신호 출력 단계를 더 포함하고, 상기 초기 지연 시간 제어 단계는, 상기 내부 제어 신호에 상응하여 사용자 제어 가능 상태인 경우 상기 사용자 제어 신호에 의한 상기 초기 지연 시간 제어를 수행하고, 사용자 제어 불가 상태인 경우 상기 사용자 제어 신호에 의한 상기 초기 지연 시간 제어를 수행하지 않을 수 있다. 상기 사용자 제어 가능 여부는, 구동되지 않은 초기 지연 셀이 존재하여 상기 초기 지연 셀의 구동 개수를 증가시킬 수 있는 경우에는 사용자 제어 가능, 상기 초기 지연 셀의 구동 개수를 증가시킬 수 없는 경우에는 사용자 제어 불가로 판단할 수 있다.
상기 내부 제어 신호 출력 단계는, 상기 위상차 검출 단계로부터 일정 횟수 이상 연속하여 동일한 논리 상태를 갖는 펄스가 출력되고, 상기 초기 지연 셀의 구동 개수를 증가시킬 수 없는 경우에 사용자 제어 불가로 판단할 수 있다. 상기 사용자 제어 불가의 경우, 상기 초기 지연 시간을 소정의 값으로 세팅할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 지연 동기 루프의 지연 셀의 구조를 나타내는 도면이다.
본 발명은 종래에는 고정되어 있던 초기 지연 셀을 사용자의 제어 신호에 의하여 구동 여부를 조절하여 초기 지연 시간을 제어할 수 있는 특징을 갖는다. 초기 지연 셀은 직렬로 연결된 복수개의 지연 셀 중 외부 클럭(Ex_CLK)이 입력되는 쪽의 소정 개수의 지연 셀들을 말한다. 도 3에서 0번 셀부터 M번 셀(402, ..., 416)은 본 발명에 따른 초기 지연 셀에 해당한다. 본 발명은 각 지연 셀의 구동전압을 사용자가 입력한 제어 신호에 따라 조절하여, 구동되는 초기 지연 셀의 수를 조절한다. 초기 지연 셀들의 구동 전압 가변부(420)는 각각 사용자 제어 신호에 의해 조절된다. 또한, Q_Fi 신호를 이용하여 초기 지연 셀들의 상태를 나타낸다. 예를들면, Q_Fi 신호가 하이인 경우 i번째 초기 지연 셀이 구동되지 않아 i번째 셀에 의한 딜레이가 발생하지 않음을 나타내고, Q_Fi 신호가 로우인 경우 i번째 초기 지연 셀이 구동되고 i번째 셀에 의해 외부 클럭이 지연 됨을 나타낼 수 있다.
초기 지연 시간이라 함은, 상기 초기 지연 셀에 의해 조절되는 지연 시간을 말한다. 종래의 경우 초기 지연 시간은 초기 지연 셀이 고정되어 있었으므로 변화시킬수 없었고, 초기 지연 시간보다 짧은 지연 시간을 얻을 수 없었다. 본 발명은 초기 지연 시간을 가변할 수 있도록 하여, 초기 지연 시간보다 짧은 지연 시간을 얻을 수 있다.
후기 지연 셀(M+1번(미도시)부터 X번 지연 셀(418))은 종래의 지연 동기 루프와 동일하게 위상 검출기에서 출력된 제어 신호에 의해 제어된다.
도 4는 본 발명에 따른 지연 동기 루프의 구조를 나타내는 도면이다.
본 발명에 따른 지연 동기 루프는 위상 검출기(302), 내부 제어 신호 출력부(304), 초기 지연 시간 제어부(306), 및 지연 회로(308)을 포함한다.
위상 검출기(302)는 외부 클럭(Ex_CLK)과 내부 클럭(Int_CLK)을 입력으로 받아 두 신호의 위상차를 검출하고, 위상차에 상응하여 외부 클럭(Ex_CLK)과 내부 클럭(Int_CLK)을 동기화하기 위한 제어신호(DN)를 출력한다. 내부 클럭(Int_CLK)은 지연 회로의 출력으로부터 피드백에 의하여 위상 검출기(302)에 입력된다. 위상 검출기(302)는 종래의 지연 동기 루프에 구비되는 위상 검출기(302)와 동일하다.
내부 제어 신호 출력부(304)는 위상 검출기(302)에서 출력된 DN 신호, 및 지연 회로(308)에서 출력된 Q_Fi 신호를 입력받아 초기 지연 시간 제어부(306)에서 사용자 제어 신호(MUP, MDN)에 의해 초기 지연 시간 제어가 가능한지 여부를 나타내는 내부 제어 신호(DN4)를 출력한다.
초기 지연 시간 제어부(306)는 내부 제어 신호 출력부(304)에서 출력된 DN4 신호에 따라 사용자 제어 가능 여부를 판단하고, 사용자 제어 신호에 따라 초기 지연 시간 제어가 가능한 경우, 초기 지연 셀들의 구동전압을 결정하는 FBi 신호를 출력한다. 사용자 제어 신호에 의한 초기 지연 시간 제어가 불가한 경우, 초기 지 연 시간을 소정 값으로 세팅하는 FBi 신호를 출력한다. FBi 신호는 I번째 초기 지연 셀의 구동 전압을 결정한다. 사용자 제어 신호는 초기 지연 시간 증가 신호(MUP)와 초기 지연 시간 감소 신호(MDN)가 있다.
지연 회로(308)는 초기 지연 시간 제어부에서 출력된 FBi에 의해 결정되는 초기 지연 셀들의 구동 전압에 따라 초기 지연 시간이 결정되고, 외부 클럭(Ex_CLK)을 입력받아 초기 지연 시간 및 후기 지연 셀들(M+1번째 지연 셀(미도시)부터 X번째 지연 셀(418)까지의 지연 셀들)에 의한 지연 시간의 합만큼 상기 외부 클럭(Ex_CLK)을 지연 시킨 내부 클럭(Int_CLK)을 출력한다. 후기 지연 셀들은 종래의 위상 검출기(302)의 출력에 의해 제어 되는 방식과 동일하다.
도 5는 본 발명의 일실시예에 따른 지연 동기 루프의 구조를 나타내는 도면이다.
위상 검출기(510)는 외부 클럭(Ex_CLK)과 내부 클럭(Int_CLK)을 입력받아, 위상차에 상응하여 지연 회로를 제어하기 위한 DN 신호를 출력한다.
내부 제어 신호 출력부(520)는 연속 판단부(522), 및 신호 출력부(524)를 포함한다.
연속 판단부(522)는 DN 신호를 입력으로 받아, DN 신호가 연속으로 일정 횟수 이상 동일한 논리레벨로 입력되었는지 여부를 판단한다. 본 발명의 일실시예는 DN 신호가 일정 횟수 이상 연속하여 동일한 논리레벨로 입력된 경우에만 위상 검출기(510)에서 지연 시간을 제어하기 위한 제어 신호가 출력된 것으로 본다. 위상차가 발생하지 않은 경우에 잡음에 의해 DN 신호가 발생한 것으로 보는 것을 방지하 기 위함이다.
도 6b를 이용하여 연속 판단부(522)의 일실시예 및 상세한 구조를 설명한다. 연속 판단부(522)는 직렬 연결되고 공통의 클럭을 사용하는 소정 개수의 플립플랍(642, 644, 646, 648)으로 실현될 수 있다. CLK는 지연 동기 루프 공통의 클럭이고, PVCCH는 각 플립플랍에 입력되는 구동 전압으로, 지연 동기 루프 공통의 구동 전압이다. 도 6b는 4개의 플립플랍을 직렬로 연결하여 4개의 클락 이전의 DN 신호까지 저장할 수 있다. 4클럭 연속하여 DN 신호가 발생된 경우, DN, D1, D2, D3, D4 신호가 모두 활성화된 논리레벨을 갖는다. 연속 판단부(522)는 소정 비트수의 Di 신호를 신호 출력부(524)로 출력한다.
신호 출력부(524)는 위상 검출기(510)에서 출력된 DN 신호, 연속 판단부(522)에서 출력된 Di 신호, 및 지연 회로(540)에서 출력된 Q_Fi 신호를 입력받아, 소정의 논리 연산에 의해 사용자 제어 신호에 의한 초기 지연 셀의 제어 가능 여부를 나타내는 내부 지연 신호(DN4)를 출력한다.
도 6a를 이용하여 신호 출력부(524)의 동작 및 상세한 구조를 설명한다. 신호 출력부(524)는 DN 신호의 연속여부를 나타내는 CNT 신호 및, 지연 회로(540)의 초기 지연 셀이 1번 초기 지연 셀까지 모두 구동되고 있는지 여부를 나타내는 SEL1 신호를 AND 연산(618, 620)하여 사용자 제어 신호에 의해 초기 지연 시간을 제어 가능한지 여부를 나타내는 DN4 신호를 출력한다.
CNT 신호는 도 6b의 연속 판단부(522)로부터 D1, D2, D3, 및 D4를 입력받고, 위상 검출기(510)로부터 DN 신호를 입력받아, D1과 D2에 대한 NAND 연산(612)을, D3, D4, 및 DN에 대한 NAND 연산(614)을 수행한 후, 상기 두개의 NAND 연산(612, 614)의 출력이 NOR 연산(616)되어 출력된다.
예를들어, DN 신호가 활성화된 레벨이 하이인 경우에 대해 설명한다. DN 신호가 4클럭 연속하여 하이 레벨의 펄스를 출력한 경우 D1, D2, D3, D4, DN은 모두 하이레벨이고, 두개의 NAND 게이트(612, 614)의 출력은 모두 로우레벨이다. NOR 게이트(616)의 입력이 모두 로우레벨이므로, NOR 게이트(616)의 출력은 하이가 된다. 즉, 4번 연속으로 DN이 출력된 경우, CNT는 하이레벨을 갖는다. 반면에 DN 신호가 4번 연속하여 하이레벨의 펄스를 출력하지 않은 경우, D1, D2, D3, D4, 또는 DN 신호 중 로우레벨의 신호가 존재하고, 두개의 NAND 게이트(612, 614) 중 적어도 하나가 하이레벨의 출력을 갖는다. 따라서 DN 신호가 연속하여 4클럭동안 하이레벨을 갖지 않는 경우 CNT 신호는 로우레벨을 갖는다.
도 7a 및 도 7b는 D1, D2, D3, D4, 및 DN에 따른 CNT의 값을 나타낸다. 도 7a는 4클럭 연속하여 하이레벨의 DN 펄스가 발생된 경우를 나타낸다. DN이 4클럭 연속하여 하이레벨의 펄스를 갖는 경우, DN의 4번째 펄스에서 D1, D2, D3, 및 D4는 모두 하이레벨을 갖고, CNT에 하이레벨이 나타난다. 도 7b는 DN이 4클럭 연속된 하이레벨 펄스를 갖지 않은 경우를 나타낸다. DN이 4번 연속하여 하이레벨 펄스를 갖지 않는 경우, DN, D1, D2, D3, 및 D4가 동시에 하이레벨을 갖는 시점이 없으므로, CNT는 계속 로우레벨을 갖는다.
SEL1 신호는 Q_F0 및 Q_F1의 인버팅 신호를 AND 연산(624, 626)하여 얻는다. i번째 초기 지연 셀이 구동되어 딜레이를 발생시키는 경우 Q_Fi는 로우레벨이고, i 번째 초기 지연 셀이 구동되지 않아 딜레이를 발생시키지 않는 경우 Q_Fi는 하이레벨이며, 0번 지연 셀은 딜레이가 발생되지 않는 상태로 고정되어 있는 경우를 가정하여 설명한다. 초기 지연 셀에 의한 초기 지연 시간을 최대한 늘려 1번 초기 지연 셀까지 구동되는 경우, 초기 지연 시간을 더 이상 늘릴 수 없고, 그러한 경우 사용자 제어 신호에 의한 초기 지연 시간 제어를 제한한다. 1번 초기 지연 셀까지 구동된 경우, Q_F1은 로우레벨을 갖고, Q_F0는 하이레벨을 갖는다. 따라서 Q_F1의 인버팅(622) 신호와 Q_F0의 AND 연산(624, 626)의 출력(SEL1)은 하이레벨이 된다. 1번 초기 지연 셀이 구동되지 않은 경우, Q_F1과 Q_F0는 모두 하이레벨을 갖는다. 따라서 AND 연산(624, 626)의 출력(SEL1)은 로우레벨이 된다.
DN4 신호는 CNT 신호와 SEL1 신호를 AND 연산(618, 620)하여 출력된다. SEL1과 CNT가 모두 하이레벨인 경우 DN4는 하이레벨이 되고, 이는 사용자 제어 신호에 의해 초기 지연 시간을 조절할 수 없는 경우에 대응된다. CNT 신호 또는 SEL1이 로우레벨인 경우, DN4는 로우레벨이 되고, 이는 사용자 제어 신호에 따라 초기 지연 시간을 조절할 수 있는 경우에 대응된다.
초기 지연 시간 제어부(530)는 초기 지연 시간 판단부(532) 및 구동 전압 설정부(534)를 포함한다.
초기 지연 시간 판단부(532)는 사용자에 의해 입력된 사용자 제어 신호인 MUP와 MDN 신호, 및 내부 제어 신호 출력부(520)에서 출력된 DN4 신호를 입력받아, 초기지연 셀의 구동 전압을 조절하는 제어신호(DU12, DU3M)을 출력한다.
도 8을 이용하여 초기 지연 시간 판단부(532)의 동작 및 상세한 구조를 설명 한다. 초기 지연 시간 판단부(532)는 소정 개수의 초기 지연 셀을 갖는 n개의 초기 지연 셀 그룹의 구동 전압을 제어하는 n개의 제어 신호(DU12, DU3M)을 출력한다. 도 8에 도시된 초기 지연 시간 판단부(532)의 일실시예는 복수의 초기 지연 셀을 두개의 그룹으로 나누어 조절한다. DU12 신호는 1, 2번 초기 지연 셀의 구동 전압을 제어하고, DU3M 신호는 3번 지연 셀부터 M번 지연 셀까지의 구동 전압을 제어한다. 사용자에 의해 입력된 MDN 신호는 초기 지연 시간 증가 신호이고, MUP 신호는 초기 지연 시간 감소 신호이다. DU12는 MDN과 MUP의 인버팅(802) 신호를 NAND 연산(804)한 신호, 및 DN4 신호를 OR 연산(806, 808)한 신호이다. DU3M 신호는 MDN과 MUP의 인버팅(802) 신호를 NOR 연산(812)한 신호, 및 DN4 신호를 OR 연산(814, 816)한 신호이다.
본 발명의 일실시예로, 사용자 제어 신호는 티엠알에스(TMRS; Test Mode Register Set) 신호, 또는 퓨즈(Fuse) 신호일 수 있다.
도 10은 DN4, MDN, 및 MUP에 따른 DU12, DU3M, 및 FBi 신호를 나타내는 진리표이다. 초기 상태는 DU12는 하이레벨이고, DU3M은 로우레벨이다. 도 10을 이용하여 초기 지연 시간 판단부(532)의 일실시예를 나타내는 도 8의 회로의 동작을 설명한다. DN4가 하이레벨인 경우, 두개의 OR 연산(806, 808 및 814, 816)의 출력은 하이레벨이 되어 DU12 및 DU3M 신호는 모두 하이레벨을 갖는다. 이는 초기 지연 셀이 모두 구동되지 않아 초기 지연 셀에 의한 딜레이가 발생하지 않음을 의미하고, 이에 대한 상세한 설명은 후술한다. DN4가 로우레벨인 경우 MDN 및 MUP에 따라 DU12 및 DU3M 신호가 결정된다. MDN과 MUP가 모두 로우레벨이거나 하이레벨인 경우 DU12 및 DU3M은 이전 상태과 동일한 값을 갖는다. MDN이 로우레벨이고 MUP가 하이레벨인 경우, DU12 및 DU3M은 하이레벨을 갖고 FBi는 모두 로우레벨을 갖어 초기 상태보다 초기 지연 시간이 줄어든다. MDN이 하이레벨이고 MUP가 로우레벨인 경우, DU12 및 DU3M은 로우레벨이고 FBi는 모두 하이레벨이므로, 초기 상태보다 초기 지연 시간이 늘어난다. DU12, DU3M 및 FBi의 관계는 후술한다.
구동 전압 설정부(534)는 초기 지연 시간 판단부(532)로부터 출력된 DU12 및 DU3M 신호를 입력받아 지연 회로(540)의 초기 지연 셀들의 구동 전압을 결정하는 제어신호인 FBi 신호를 상기 지연 회로(540)에 출력한다. 구동 전압 설정부(534)의 동작 및 상세한 구조는 도 9a 및 도 9b를 이용하여 설명한다.
도 9a는 구동 전압 설정부(920)에서 출력된 FBi 출력이 초기 지연 셀에 입력되는 구조를 나타낸다. 구동 전압 설정부(920)는 초기 지연 시간 판단부(532)에서 출력된 DU12 및 DU3M 신호를 입력받아 초기 지연 셀들의 구동 전압을 결정하는 제어신호인 FB1 내지 FBM을 출력한다.
도 9b는 구동 전압 설정부(920)의 일실시예의 상세한 구조를 나타낸다. 1, 2번 초기 지연 셀을 제1그룹, 3 내지 M번 초기 지연 셀을 제2그룹으로 하여 초기 지연 셀들을 제어한다. DU12는 제1그룹의 초기 지연 셀을 제어하고, FB1 내지 FB2는 DU12에 의해 결정된다. 도 9b의 실시예에 따르면, DU12가 하이레벨인 경우, FB1 내지 FB2는 각각 DU12로부터 세 번 인버팅되어(각각 942, 944, 및 946; 942, 944, 및 948) 로우레벨을 갖고, 결국 1번 내지 2번 초기 지연 셀은 구동되지 않아 딜레이가 발생하지 않는다. DU12가 로우레벨인 경우, FB1 내지 FB2는 하이레벨을 갖고, 1번 내지 2번 초기 지연 셀은 구동되어 1번 내지 2번 셀에 의한 딜레이가 발생한다. DU3M도 DU12와 같은 논리로 동작한다.
도 10에서 DN4가 하이레벨인 경우, FBi는 모두 로우레벨이므로 초기 지연 셀에의한 딜레이가 발생되지 않는다. 따라서 DN4가 하이레벨이면 지연 동기 루프의 딜레이는 M+1번째 셀부터 발생하는 상태로 세팅된다.
지연 회로(540)는 도 3과 같은 초기 지연 셀 및 후기 지연 셀들에 의해 외부 클럭(Ex_CLK)을 지연시켜 내부 클럭(Int_CLK)을 출력한다.
도 11은 본 발명의 일실시예에 따른 지연 동기 방법을 나타내는 흐름도이다.
위상차 검출 단계는 종래의 위상 검출기를 이용하여 외부 클럭(Ex_CLK)과 내부 클럭(Int_CLK)의 위상차를 검출하고(S1002), 위상차에 상응하는 제어 신호를 출력한다(S1004).
내부 제어 신호 출력 단계는 지연 회로(540)의 현재 상태에 따라 초기 지연 시간을 증가시킬 수 있는지 판단한다(S1006). 즉, 사용자 제어 신호에 의해 제어되는 초기 지연 셀이 모두 구동중이지 않아서 사용자 제어 신호에 의해 초기 지연 시간을 증가시킬 수 있는 경우에는 초기 지연 시간을 증가시킬 수 있는 사용자 제어 가능 상태로 본다.
사용자 제어 신호에 의해 제어되는 초기 지연 셀이 모두 구동중이어서 초기 지연 시간 증가가 가능하지 않고(S1006), 일정 횟수 이상 연속하여 일정한 논리상태를 갖는 DN 펄스가 출력되면(S1008), 사용자 제어 불가 상태로 보고, 초기 지연 시간을 소정의 값으로 세팅한다(S1010). 일정 횟수 이상 연속하여 일정한 논리 상 태를 갖는 DN 펄스가 출력되었는지 여부는 D1 내지 D4 신호, 및 DN 신호를 이용하여 판단한다. 초기 지연 시간을 소정의 값으로 세팅하는 것은 DN4 신호 및 FBi 신호에 의해 세팅한다.
내부 제어 신호 출력 단계는 사용자 제어 가능 상태 또는 사용자 제어 불가 상태에 상응하는 내부 제어 신호를 출력한다.
초기 지연 시간 제어 단계는, 사용자 제어 가능 상태에 상응하는 내부 제어 신호가 입력된 경우, 초기 지연 시간 제어 단계는 사용자 제어 신호를 입력 받아 초기 지연 시간을 판단하고(S1012), 초기 지연 셀들의 구동 전압을 설정하여(S1014) 초기 지연 시간을 조절하는 지연 제어 신호를 출력한다. 사용자 제어 불가 상태에 상응하는 내부 제어 신호가 입력된 경우, 초기 지연 시간이 소정의 값으로 세팅되도록 초기 지연 셀들의 구동 전압을 설정하는 지연 제어 신호를 출력한다(S1014).
내부 클럭 출력 단계는 초기 지연 시간 제어 단계로부터 지연 제어 신호를 입력받아, 지연 제어 신호에 상응하여 초기 지연 시간이 결정되고, 종래의 방식에 의해 위상차 검출 단계의 출력에 따라 후기 지연 셀들의 지연 시간이 결정되어, 외부 클럭(Ex_CLK)이 상기 초기 지연 셀 및 상기 후기 지연 셀들에 의해 지연되어 외부 클럭(Ex_CLK)에 동기된 내부 클럭(Int_CLK)을 출력한다(S1016).
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사 용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 지연 동기 루프 및 지연 동기 방법은 하드웨어적으로 고정되어 있는 초기 지연 시간을 변화시킴으로써, 종래의 초기 지연 시간보다 짧은 지연 시간을 얻을 수 있다. 또한, 종래의 초기 지연 시간과 초기 지연 셀 이후의 지연 셀들의 지연 시간의 합보다 더 긴 지연 시간을 얻을 수 있다.

Claims (18)

  1. 외부 클럭과 내부 클럭의 위상차를 검출하여 상기 위상차에 상응하는 제어 신호를 출력하는 위상 검출기;
    사용자에 의해 입력된 사용자 제어 신호를 입력받아, 초기 지연 셀의 구동 개수로 결정되는 초기 지연 시간을 제어하기 위한 지연 제어 신호를 출력하는 초기 지연 시간 제어부; 및
    상기 초기 지연 셀과 직렬로 연결된 복수개의 후기 지연 셀을 구비하고, 상기 지연 제어 신호와 상기 외부 클럭을 입력으로 받아, 상기 지연 제어 신호에 따라 초기 지연 셀의 구동 개수를 조절함으로써 상기 초기 지연 시간이 결정되고, 상기 외부 클럭이 상기 초기 지연 셀 및 상기 후기 지연 셀들에 의해 지연된 상기 내부 클럭을 출력하는 지연 회로를 포함하는 지연 동기 루프.
  2. 제1항에 있어서,
    상기 지연 동기 루프는, 상기 초기 지연 셀의 구동 개수를 증가시킬 수 있는지 여부에 따라, 사용자 제어 신호에 의한 사용자 제어 가능 여부를 결정하여, 상기 사용자 제어 가능 여부에 상응하는 내부 제어 신호를 출력하는 내부 제어 신호 출력부를 더 포함하고,
    상기 초기 지연 시간 제어부는, 상기 내부 제어 신호에 상응하여 사용자 제어 가능 상태인 경우 상기 사용자 제어 신호에 의한 상기 초기 지연 시간 제어를 수행하고, 사용자 제어 불가 상태인 경우 상기 사용자 제어 신호에 의한 상기 초기 지연 시간 제어를 수행하지 않으며,
    상기 사용자 제어 가능 여부는,
    구동되지 않은 초기 지연 셀이 존재하여 상기 초기 지연 셀의 구동 개수를 증가시킬 수 있는 경우에는 사용자 제어 가능;
    상기 초기 지연 셀의 구동 개수를 증가시킬 수 없는 경우에는 사용자 제어 불가로 판단하는 것을 특징으로 하는 지연 동기 루프.
  3. 제2항에 있어서,
    상기 내부 제어 신호 출력부는, 상기 위상 검출기로부터 일정 횟수 이상 연속하여 동일한 논리 상태를 갖는 펄스가 출력되고, 상기 초기 지연 셀의 구동 개수를 증가시킬 수 없는 경우에 사용자 제어 불가로 판단하는 것을 특징으로 하는 지연 동기 루프.
  4. 제3항에 있어서,
    상기 내부 제어 신호 출력부는 연속으로 연결된 플립플랍을 구비하고, 상기 플립플랍을 통해 위상 검출기로부터 출력된 제어 신호를 순차적으로 전달하고 플립플랍들이 동일한 논리상태를 출력하는 지 여부를 판단하는 것을 특징으로 하는 지연 동기 루프.
  5. 제2항에 있어서,
    상기 사용자 제어 불가의 경우, 상기 초기 지연 시간을 소정의 값으로 세팅하는 것을 특징으로 하는 지연 동기 루프.
  6. 제1항에 있어서,
    상기 초기 지연 셀은, 상기 직렬로 연결된 복수의 지연 셀 중 상기 위상 검출기에서 출력되는 제어 신호에 의해 제어 되지 않고, 상기 외부 클럭이 입력되는 쪽에 위치한 소정의 개수의 연속된 지연 셀들인 것을 특징으로 하는 지연 동기 루프.
  7. 제1항에 있어서,
    상기 사용자 제어 신호는 초기 지연 시간 증가 신호 및 초기 지연 시간 감소 신호를 포함하고,
    상기 초기 지연 증가 신호는 상기 초기 지연 셀의 구동 개수를 증가시키고, 상기 초기 지연 감소 신호는 상기 초기 지연 셀의 구동 개수를 감소시키는 것을 특징으로 하는 지연 동기 루프.
  8. 제1항에 있어서,
    상기 사용자 제어 신호는 티엠알에스(TMRS; Test Mode Register Set) 신호인 것을 특징으로 하는 지연 동기 루프.
  9. 제1항에 있어서,
    상기 사용자 제어 신호는 퓨즈(Fuse) 신호인 것을 특징으로 하는 지연 동기 루프.
  10. 외부 클럭과 내부 클럭의 위상차를 검출하여 상기 위상차에 상응하는 제어 신호를 출력하는 위상차 검출 단계;
    사용자에 의해 입력된 사용자 제어 신호를 입력받아, 초기 지연 셀의 구동 개수로 결정되는 초기 지연 시간을 제어하기 위한 지연 제어 신호를 출력하는 초기 지연 시간 제어 단계; 및
    상기 초기 지연 셀과 직렬로 연결된 복수개의 후기 지연 셀을 이용하여, 상기 지연 제어 신호와 상기 외부 클럭을 입력으로 받아, 상기 지연 제어 신호에 따라 초기 지연 셀의 구동 개수를 조절함으로써 상기 초기 지연 시간이 결정되고, 상기 외부 클럭이 상기 초기 지연 셀 및 상기 후기 지연 셀들에 의해 지연된 상기 내부 클럭을 출력하는 내부 클럭 출력 단계;를 포함하는 지연 동기 방법.
  11. 제10항에 있어서,
    상기 지연 동기 방법은, 상기 초기 지연 셀의 구동 개수를 증가시킬 수 있는지 여부에 따라, 사용자 제어 신호에 의한 사용자 제어 가능 여부를 결정하여, 상기 사용자 제어 가능 여부에 상응하는 내부 제어 신호를 출력하는 내부 제어 신호 출력 단계를 더 포함하고,
    상기 초기 지연 시간 제어 단계는, 상기 내부 제어 신호에 상응하여 사용자 제어 가능 상태인 경우 상기 사용자 제어 신호에 의한 상기 초기 지연 시간 제어를 수행하고, 사용자 제어 불가 상태인 경우 상기 사용자 제어 신호에 의한 상기 초기 지연 시간 제어를 수행하지 않으며,
    상기 사용자 제어 가능 여부는,
    구동되지 않은 초기 지연 셀이 존재하여 상기 초기 지연 셀의 구동 개수를 증가시킬 수 있는 경우에는 사용자 제어 가능;
    상기 초기 지연 셀의 구동 개수를 증가시킬 수 없는 경우에는 사용자 제어 불가로 판단하는 것을 특징으로 하는 지연 동기 방법.
  12. 제11항에 있어서,
    상기 내부 제어 신호 출력 단계는, 상기 위상차 검출 단계로부터 일정 횟수 이상 연속하여 동일한 논리 상태를 갖는 펄스가 출력되고, 상기 초기 지연 셀의 구동 개수를 증가시킬 수 없는 경우에 사용자 제어 불가로 판단하는 것을 특징으로 하는 지연 동기 방법.
  13. 제12항에 있어서,
    상기 내부 제어 신호 출력 단계는 연속으로 연결된 플립플랍을 이용하고, 상기 플립플랍을 통해 위상 검출기로부터 출력된 제어 신호를 순차적으로 전달하고 플립플랍들이 동일한 논리상태를 출력하는 지 여부를 판단하는 것을 특징으로 하는 지연 동기 방법.
  14. 제11항에 있어서,
    상기 사용자 제어 불가의 경우, 상기 초기 지연 시간을 소정의 값으로 세팅하는 것을 특징으로 하는 지연 동기 방법.
  15. 제10항에 있어서,
    상기 초기 지연 셀은, 상기 직렬로 연결된 복수의 지연 셀 중 상기 위상 검출기에서 출력되는 제어 신호에 의해 제어 되지 않고, 상기 외부 클럭이 입력되는 쪽에 위치한 소정의 개수의 연속된 지연 셀들인 것을 특징으로 하는 지연 동기 방법.
  16. 제10항에 있어서,
    상기 사용자 제어 신호는 초기 지연 시간 증가 신호 및 초기 지연 시간 감소 신호를 포함하고,
    상기 초기 지연 증가 신호는 상기 초기 지연 셀의 구동 개수를 증가시키고, 상기 초기 지연 감소 신호는 상기 초기 지연 셀의 구동 개수를 감소시키는 것을 특징으로 하는 지연 동기 방법.
  17. 제10항에 있어서,
    상기 사용자 제어 신호는 티엠알에스(TMRS; Test Mode Register Set) 신호인 것을 특징으로 하는 지연 동기 방법.
  18. 제10항에 있어서,
    상기 사용자 제어 신호는 퓨즈(Fuse) 신호인 것을 특징으로 하는 지연 동기 방법.
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