KR100719362B1 - 소스 드라이버, 소스 드라이버의 클럭 신호 제어 방법 및이를 포함하는 디스플레이 장치 - Google Patents

소스 드라이버, 소스 드라이버의 클럭 신호 제어 방법 및이를 포함하는 디스플레이 장치 Download PDF

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Abstract

본 발명은 평면형 디스플레이 장치의 소스 드라이버에 관한 것으로, 소스 드라이버의 클럭 신호를 원하는 타이밍에만 동작하도록 제어하여, 동작하지 않는 소스 드라이버들의 클럭 신호들이 구동되지 않게 되어 전체적인 디스플레이 장치의 전력 소모를 절감할 수 있게 된다.

Description

소스 드라이버, 소스 드라이버의 클럭 신호 제어 방법 및 이를 포함하는 디스플레이 장치{SOURCE DRIVER, METHOD FOR CLOCK SIGNAL CONTROL OF SOURCE DRIVER AND DISPLAY APPARATUS HAVING THE SAME}
도1은 평면형 디스플레이 장치의 구성을 보여주는 블록도이다.
도2는 본 발명이 바람직한 실시예에 따른 소스 드라이버간의 관계를 보여주는 블록도이다.
도3은 본 발명의 바람직한 실시예에 따른 소스 드라이버의 구조를 보여주는 블록도이다.
도4는 본 발명의 바람직한 실시예에 따른 제 1 소스 드라이버의 RSDS 클럭 수신부를 제어하는 제 1 실시예를 보여주는 타이밍도이다.
도5는 본 발명의 바람직한 실시예에 따른 제 1 소스 드라이버의 RSDS 클럭 수신부를 제어하는 제 2 실시예를 보여주는 타이밍도이다.
도6은 본 발명의 바람직한 실시예에 따른 제 1 소스 드라이버의 RSDS 클럭 수신부를 제어하는 제 3 실시예를 보여주는 타이밍도이다.
도7은 도6의 제 3 실시예를 소스 드라이버간의 관계로 보여주는 블록도이다.
도 8은 도 2의 타이밍 컨트롤러와 소스 드라이버간의 변형된 인터페이스 형태를 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 타이밍 컨트롤러 200 : 소스 드라이버부
211 : 시작 펄스 I/O 생성부 212 : RSDS 데이터 수신부
213 : RSDS 클럭 수신부 214 : 데이터 레지스터
215 : 쉬프트 레지스터 216 : 래치
217 : 디지털 아날로그 변환부 218 : 출력버퍼
300 : 게이트 드라이버부 400 : 패널
1000 : 디스플레이 장치
본 발명은 평면형 디스플레이 장치에 관한 것으로, 구체적으로는 소스 드라이버에 관한 것이다.
최근, 음극선관(CRT : Cathode Ray Tube)의 무게와 부피가 크고 구동전압이 높은 단점을 해결하고자, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 디스플레이 장치(FPD : Flat Panel Display)들이 개발되고 있다. 평판 디스플레이 장치는, 크게 수광형 디스플레이(Non-emissive Display) 장치와 발광형 디스플레이(Emissive Display) 장치로 구분된다. 수광형 디스플레이 장치로는 LCD(Liquid Crystal Display)가 있고, 발광형 디스플레이 장치로는 PDP(Plasma Display Panel), ELD(Electro Luminescence Display), LED(Light Emitting Diode) 디스플레 이, VFD(Vacuum Fluorescent Display) 등이 있다.
도 1은 평면형 디스플레이 장치의 구성을 보여주는 블록도이다. 도 1을 참조하면, 디스플레이 장치(1000)는 호스트(미 도시됨)로부터 제공되는 영상 데이터 신호, 동기 신호들, 그리고 클럭 신호를 받아들여 패널(400)에 컬러 영상을 표시한다.
디스플레이 장치(1000)는 타이밍 컨트롤러(10), 소스 드라이버부(혹은 데이터 드라이버부)(20), 게이트 드라이버부(혹은 스캔 드라이버부)(300), 그리고 패널(400)을 포함한다.
타이밍 컨트롤러(10)는 호스트로부터 제공된 영상 데이터 신호들을 소스 드라이버부(20) 및 게이트 드라이버부(300)에서 요구되는 타이밍에 맞도록 조절하여 출력한다. 또한, 타이밍 컨트롤러(10)는 소스 드라이버부(20) 및 게이트 드라이버부(400)를 제어하기 위한 제어 신호(Timing Control)들을 출력한다.
소스 드라이버부(20)는 하나의 소스 드라이버(21)가 구동할 수 있는 데이터 라인은 한계가 있으므로, n개의 소스 드라이버들로 구성되며, 각 소스 드라이버는 타이밍 컨트롤러(10)로부터 영상 데이터 신호들(RGB Data)과 클럭 신호(Clock)를 입력받고, 이에 대응하는 패널(400)의 데이터 라인 구동 신호들을 발생하여 데이터 라인들을 통해 각 화소들로 전달한다.
게이트 드라이버부(300)도 소스 드라이버부(20)와 마찬가지로, 하나의 게이트 드라이버(310)가 구동할 수 있는 스캔 라인은 한계가 있으므로, m개의 게이트 드라이버들로 구성되며, 각 게이트 드라이버는 타이밍 컨트롤러(10)로부터 제공되 는 제어 신호들(Timing Control)에 응답해서 스캔 라인들을 순차적으로 하나씩 활성화시키기 위한 스캔 신호들을 출력한다. 이러한 방법으로 패널(400)의 모든 스캔 라인들은 순차적으로 하나씩 활성화된다.
패널(400)은 복수의 스캔 라인들과 스캔 라인들에 교차하여 배열된 데이터 라인들을 포함하며, 각각의 스캔 라인 및 데이터 라인과 연결되어 있는 화소(Pixel)들로 구성된다.
타이밍 컨트롤러(10)와 소스 드라이버(21)와의 인터페이스 방식을 RSDS(Reduced Swing Differential Signaling) 인터페이스 방식을 사용하게 되면, RGB 데이터가 각각 8 비트 데이터일 경우, 24개의 데이터 버스로 구성되며, 전송된 신호를 소스 드라이버(210)에서 복원하기 위하여 RSDS 데이터 수신부는 2개의 차동 신호(DxxP, DxxN)를 입력으로 받는 12개의 증폭기로 구성된다. 다른 예로, RGB 데이터가 각각 6 비트 데이터일 경우, 18개의 데이터 버스로 구성되며, RSDS 데이터 수신부는 2개의 차동 신호(DxxP, DxxN)를 입력으로 받는 9개의 증폭기로 구성된다. 그리고 RSDS 인터페이스 방식을 사용하게 되면, RSDS 클럭 수신부는 데이터 비트 수에 관계없이 2개의 차동 클럭 신호(CLKP, CLKN)를 입력으로 받아 신호를 복원하는 하나의 증폭기로 구성된다.
RSDS 인터페이스 구조의 8 비트 데이터 통신용 소스 드라이버를 가지는 소스 드라이버부(20) 중 제 1 소스 드라이버(21)가 동작하게 되면, 제 1 소스 드라이버(21)는 타이밍 컨트롤러(10)로부터 입력받는 RGB 데이터로 인하여 12개의 데이터 증폭기와 하나의 클럭 증폭기가 구동된다. 이 경우, 동작하는 제 1 소스 드라이버 (21)를 제외한 나머지 소스 드라이버들(22~2n)은 타이밍 컨트롤러(10)로부터 RGB 데이터를 입력받지 못하므로, 각각의 RSDS 데이터 수신부 내의 데이터 증폭기는 동작하지 않으나, 각 클럭 증폭기들은 동작을 하게 된다. 마찬가지로 소스 드라이버부(20) 중 제 2 소스 드라이버(22)가 동작하게 되면, 제 2 소스 드라이버(22)의 12개의 데이터 증폭기와 하나의 클럭 증폭기가 구동되며, 동작하지 않는 나머지 소스 드라이버들의 각 클럭 증폭기들도 구동되게 된다. 이와 같이, 동작하지 않는 소스 드라이버들의 클럭이 동작하여 클럭 증폭기들을 구동하게 되어 디스플레이 장치의 전력 소모가 낭비되는 문제가 발생하게 된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 소스 드라이버의 클럭 신호를 원하는 타이밍에만 동작하도록 하는 디스플레이 장치를 제공하는데 있다.
본 발명의 일 실시예에 있어서, 디스플레이 장치는 패널과 클럭 신호와 동작 시작 신호를 출력하는 타이밍 컨트롤러와 상기 클럭 신호와 상기 동작 시작 신호를 입력받아 상기 패널을 구동하는 구동부를 포함하며, 상기 구동부는 복수의 소스 드라이버들로 구성되고, 상기 각 소스 드라이버는 이전 소스 드라이버로부터 출력되는 상기 동작 시작 신호에 응답하여 상기 소스 드라이버의 내부 클럭 신호를 인에이블하거나 디스에이블하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 디스플레이 장치는 패널과 클럭 신호와 클럭 인에이블 신호, 동작 시작 신호를 출력하는 타이밍 컨트롤러와 상기 클럭 신호와 상기 동작 시작 신호를 입력받아 상기 패널을 구동하는 구동부를 포함하며, 상기 구동부는 복수의 소스 드라이버들로 구성되고, 상기 각 소스 드라이버는 이전 소스 드라이버로부터 출력되는 상기 클럭 인에이블 신호에 응답하여 상기 소스 드라이버의 내부 클럭 신호를 인에이블하거나 디스에이블하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 소스 드라이버는 외부로부터 클럭을 입력받는 클럭 수신부와 동작 시작 신호가 입력될 때만 상기 클럭 수신부를 활성화시키는 제어부를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 다수 개의 소스 드라이버의 클럭 신호를 제어하는 방법은 이전 소스 드라이버로부터 상기 각 소스 드라이버의 동작 시작 신호를 입력받는 단계와 상기 동작 시작 신호가 입력되면, 상기 소스 드라이버의 클럭 제어 신호가 인에이블되어 상기 클럭 신호가 동작하는 단계와 상기 소스 드라이버의 동작이 완료되는 일정 시간 전에 상기 동작 시작 신호가 지연되어, 다음 번 소스 드라이버로 전송될 지연 동작 시작 신호를 발생하는 단계와 상기 지연 동작 시작 신호가 발생된 일정 시간 후에 상기 소스 드라이버의 상기 클럭 제어 신호가 디스에이블되어 상기 클럭 신호가 동작하지 않는 단계를 포함하는 소스 드라이버의 클럭 신호 제어 방법을 포함하는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면들을 참조하여 상세히 설명하도록 한다.
도 2는 본 발명이 바람직한 실시예에 따른 소스 드라이버간의 관계를 보여주는 블록도이다. 각 소스 드라이버(210~2n0)는 타이밍 컨트롤러(100)로부터 영상 데이터 신호들(RGB Data)과 클럭 신호(Clock)를 입력받아, 패널(400)의 데이터 라인 구동 신호들을 발생하게 된다.
각 소스 드라이버(210~2n0)는 시작 펄스 I/O 생성부(211)와 RSDS 클럭 수신부(213)를 포함한다. 제 1 소스 드라이버(210)의 시작 펄스 I/O 생성부(211)는 타이밍 컨트롤러(100)로부터 칩 동작 시작 신호인 제 1 DIO 신호(DIO1)를 입력받고, 제 2 소스 드라이버(220)의 동작 시작 신호가 될 제 2 DIO 신호(DIO2)를 출력한다. RSDS 클럭 수신부들(213~2n3)은 타이밍 컨트롤러(100)로부터 입력되는 클럭 신호(CLKP, CLKN)를 각 소스 드라이버(210~2n0)에서 사용할 수 있도록 복원하는 역할을 한다. 종래의 RSDS 클럭 수신부들(213~2n3)은 소스 드라이버(210~2n0)의 동작 유무에 상관없이, 항상 구동되어 전력이 낭비되는 문제가 있었다. 본 발명은 소스 드라이버(210~2n0)의 동작 시작 신호가 되는 DIO 신호(DIO1~DIOn)를 입력 받으면, 시작 펄스 I/O 생성부(211~2n1)에서 클럭 인에이블/디스에이블 신호(C_EN)를 생성하여, RSDS 클럭 수신부(213~2n3)를 제어하여 클럭 신호를 동작하게 한다. 따라서, DIO 신호(DIO1~DIOn)를 입력받는 소스 드라이버(210~2n0) 내의 클럭 신호만 동작하게 된다.
도 3은 본 발명의 바람직한 실시예에 따른 소스 드라이버의 구조를 보여주는 블록도이다. 소스 드라이버(210)는 시작 펄스 I/O 생성부(혹은 DIO 블록)(211)와 RSDS 데이터 수신부(212), RSDS 클럭 수신부(213), 데이터 레지스터(214), 160 비 트 쉬프트 레지스터(215), 래치(216), 디지털 아날로그 변환부(217), 출력 버퍼(218)로 구성된다.
시작 펄스 I/O 생성부(211)는 소스 드라이버(210) 각 부분의 동작을 제어하는 신호를 생성하는 곳으로, 제 1 소스 드라이버(210)는 타이밍 컨트롤러(100)로부터 DIO 신호(혹은 STH:Start horizontal signal for source driver)(DIO1~DIOn)를 입력으로 받아들여, 제 1 소스 드라이버(210)의 동작을 시작하게 된다. 또한, 시작 펄스 I/O 생성부(211)는 쉬프트 레지스터(215)의 데이터 전송 정보를 알려주는 클럭 신호를 참고하여, RSDS 데이터 수신부(212)와 RSDS 클럭 수신부(213)를 동작 또는 동작 해지시키는 데이터 인에이블/디스에이블 신호(D_EN)와 클럭 인에이블/디스에이블 신호(C_EN)를 출력하게 된다. 그리고, 시작 펄스 I/O 생성부(211)는 제 2 소스 드라이버를 동작시키기 위한 DIO 출력 신호(DIO2)를 생성하여 제 2 소스 드라이버의 DIO 입력 신호(DIO2)로 들어가게 된다.
RSDS 데이터 수신부(212)는 타이밍 컨트롤러(100)로부터 입력되는 RGB 데이터 신호(D00P~D23N)를 복원하여 데이터 레지스터(214)로 전송하는 역할을 한다. 8 비트 RSDS 데이터 수신부(212)는 타이밍 컨트롤러(100)로부터 입력되는 RGB 데이터 신호(D00P~D23N)를 입력으로 받아, 입력된 신호를 복원하기 위하여 2개의 차동 신호(DxxP, DxxN)를 입력으로 받는 12개의 데이터 증폭기로 구성된다. RSDS 데이터 수신부(212)는 시작 펄스 I/O 생성부(211)로부터 데이터 인에이블/디스에이블 신호(D_EN)를 입력받아 각 데이터 증폭기의 동작을 제어받게 된다.
RSDS 클럭 수신부(213)는 타이밍 컨트롤러(100)로부터 입력되는 클럭 신호 (CLKP, CLKN)를 복원하여 데이터 레지스터(214)와 쉬프트 레지스터(215)로 클럭 신호를 공급하는 역할을 한다. RSDS 클럭 수신부(213)는 시작 펄스 I/O 생성부(211)로부터 클럭 인에이블/디스에이블 신호(C_EN)를 입력받아 클럭 증폭기의 동작을 제어받게 된다.
데이터 레지스터(214)는 RSDS 데이터 수신부(212)에서 복원된 디지털 RGB 데이터 신호가 입력되어 저장된다.
160 비트 쉬프트 레지스터(215)는 순차적으로 출력되는 데이터 클럭 신호를 발생하여 데이터 레지스터(214)에 저장되어 있는 RGB 데이터 신호가 래치(216)에 저장되는 타이밍을 제어한다.
래치(216)는 데이터 레지스터(214)에 1개의 수평 라인 RGB 데이터 신호의 저장이 완료되면, 쉬프트 레지스터(215)에서 출력되는 데이터 클럭 신호의 제어로 RGB 데이터 신호가 일시적으로 저장된다.
디지털 아날로그 변환부(217)는 디지털 RGB 데이터 신호를 아날로그 비디오 신호로 변환하여 출력한다.
출력 버퍼(218)는 디지털 아날로그 변환부(217)에서 출력되는 아날로그 비디오 신호를 입력받아 패널의 단위 픽셀을 구동하는 신호를 출력하게 된다.
도 4는 본 발명의 바람직한 실시예에 따른 제 1 소스 드라이버의 RSDS 클럭 수신부를 제어하는 제 1 실시예를 보여주는 타이밍도이다. 도 4의 실시예는 타이밍 컨트롤러(100)로부터 입력되는 기존의 DIO 입력 신호(DIO1 혹은 STH)를 그대로 이용하는 방식으로, DIO 입력 신호(DIO1)를 소스 드라이버의 칩 인에이블 신호로 사 용한다. 타이밍 컨트롤러(100)에서 제 1 소스 드라이버(210)를 구동하기 위하여 DIO 입력 신호(DIO1)가 들어오면, 타이밍 컨트롤러(100)와 소스 드라이버(210) 간에 정해 놓은 일정 시간(예를 들어, 2CLK) 후에 쉬프트 레지스터(215)에 데이터들(DxxP/N)이 로딩되게 된다. 그리고, 제 1 소스 드라이버(210) 내의 시작 펄스 I/O 생성부(211)는 다음 제 2 소스 드라이버(220)가 동작할 수 있는 시작 신호를 정해진 일정 시간 전에 DIO 출력 신호(DIO2)로 만들게 된다. 제 2 소스 드라이버(220)가 제 1 소스 드라이버(210)에서 생성한 DIO 신호(DIO2)를 입력받게 되면, 정해진 일정 시간 후에 제 2 소스 드라이버(220)의 쉬프트 레지스터(215)에 데이터들(DxxP/N)이 로딩되게 된다. 종래의 DIO 신호(DIO1~DIOn)는 각 소스 드라이버(210~2n0) 내의 쉬프트 레지스터(215)에 데이터들이 로딩되는 타이밍을 제어하였으나, 본 발명은 DIO 신호(DIO1~DIOn)의 제 1 신호를 자신 및 다음 번 소스 드라이버의 칩 인에이블/디스에이블 신호로 사용하게 된다. 즉, 제 1 신호가 시작 펄스 I/O 생성부(211~2n1)에서 발생하면, 쉬프트 레지스터(215)의 데이터 전송 정보를 참고하여 정해진 일정 시간 후에, 자신의 RSDS 데이터 수신부(212~2n2)와 RSDS 클럭 수신부(213~2n3)의 동작을 해지하는 데이터 디스에이블 신호(D_DIS)와 클럭 디스에이블 신호(C_DIS)를 시작 펄스 I/O 생성부(211~2n1)에서 발생하게 된다. 또한 제 1 신호를 다음 번 소스 드라이버(220~2n0)가 DIO 입력 신호(DIO2~DIOn)로 받게 되면, 정해진 일정 시간 후에, 다음 번 소스 드라이버(220~2n0)의 RSDS 데이터 수신부(222~2n2)와 RSDS 클럭 수신부(223~2n3)의 동작을 시작할 수 있는 데이터 인에이블 신호(D_EN)와 클럭 인에이블 신호(C_EN)를 다음 번 소스 드라이버(220~2n0)의 시작 펄스 I/O 생성부(211~2n1)에서 발생하게 된다.
도 4의 C_EN(SD1)과 D_EN(SD1)는 제 1 소스 드라이버(210)의 시작 펄스 I/O 생성부(211)에서 발생되는 클럭 및 데이터 인에이블/디스에이블 신호를 나타낸 것이다. 제 1 소스 드라이버(210)의 클럭 인에이블 신호(C_EN)는 제 1 신호를 입력받은 후 인에이블되며, 데이터 인에이블 신호(D_EN)는 제 1 신호를 입력받은 후, 정해진 일정 시간 후에 인에이블된다. 또한, C_EN(SD2)과 D_EN(SD2)는 제 2 소스 드라이버(220)의 시작 펄스 I/O 생성부(221)에서 발생되는 클럭 및 데이터 인에이블/디스에이블 신호를 나타낸 것이다.
따라서, 제 1 신호와 쉬프트 레지스터(215)의 데이터 전송 정보를 참고하여, 시작 펄스 I/O 생성부(211)에서 RSDS 데이터 수신부(212)와 RSDS 클럭 수신부(213)의 동작을 제어하는 데이터 인에이블/디스에이블 신호(D_EN)와 클럭 인에이블/디스에이블 신호(C_EN)를 발생하여, 동작하지 않는 소스 드라이버 내의 데이터 및 클럭 증폭기들이 구동시키지 않게 되어 전체적인 디스플레이 장치의 전력 소모를 절감할 수 있게 된다.
도 5는 본 발명의 바람직한 실시예에 따른 제 1 소스 드라이버의 RSDS 클럭 수신부를 제어하는 제 2 실시예를 보여주는 타이밍도이다. 도 5의 실시예는 타이밍 컨트롤러(100)에서 일정한 시간 간격을 두고 두 번의 DIO 입력 신호(DIO1)를 연속하여 발생하여, 각 소스 드라이버(210~2n0)의 칩 인에이블 신호로 사용한다. 도 5의 DIO 입력 및 출력 신호(DIO1~DIOn) 중 제 1 신호는 도 4의 제 1 신호와 마찬가지로, 각 소스 드라이버(210~2n0) 내의 쉬프트 레지스터(215)에 데이터들이 로딩되 는 타이밍을 제어하게 된다. 도 5의 제 1 신호는 자신의 RSDS 데이터 수신부(212~2n2)와 RSDS 클럭 수신부(213~2n3)의 동작을 해지하고, 다음 번 소스 드라이버(220~2n0)의 RSDS 데이터 수신부(222~2n2)를 동작시키는 신호로 사용된다. 제 2 신호는 다음 번 소스 드라이버(220~2n0)의 RSDS 클럭 수신부(223~2n3)를 동작시키는 신호로 사용된다. 여기서, 제 1 신호를 다음 번 소스 드라이버(220~2n0)의 RSDS 클럭 수신부(223~2n3)를 동작시키는 신호로 사용하지 않고, 별도의 제 2 신호를 사용하는 것은 클럭 신호(CLKP)를 미리 동작 시켜 소스 드라이버(210~2n0)의 안정적인 동작 성능을 보장하고자 함이다.
예를 들어, 타이밍 컨트롤러(100)에서 제 1 소스 드라이버(210)로 일정 시간 간격을 두고 제 2 신호와 제 1 신호가 DIO 입력 신호(DIO1)로 들어오게 되면, 제 2 신호를 참고하여 정해진 일정 시간 후에 클럭 신호(CLKP)가 동작하여 제 1 소스 드라이버(210) 내의 RSDS 클럭 수신부(213)가 구동할 수 있도록 클럭 인에이블 신호(C_EN)를 시작 펄스 I/O 생성부(211)에서 발생하게 된다. 그리고, 타이밍 컨트롤러(100)로부터 입력된 제 1 신호를 참고하여 정해진 일정 시간 후에 제 1 소스 드라이버(210) 내의 RSDS 데이터 수신부(212)가 동작할 수 있도록 데이터 인에이블 신호(D_EN)를 시작 펄스 I/O 생성부(211)에서 발생하게 된다.
제 1 소스 드라이버(210)의 동작이 완료될 쯤, 쉬프트 레지스터(215)의 데이터 전송 정보를 참고하여, 시작 펄스 I/O 생성부(211)에서 제 2 소스 드라이버(220)의 동작을 제어하는 DIO 출력 신호(DIO2)를 발생하게 된다. 제 1 신호가 제 1 소스 드라이버(210)의 시작 펄스 I/O 생성부(211)에서 발생하면, 쉬프트 레지스터 (215)의 데이터 전송 정보를 참고하여 정해진 일정 시간 후에, 자신의 RSDS 데이터 수신부(212)와 RSDS 클럭 수신부(213)의 동작을 해지하는 데이터 디스에이블 신호(D_DIS)와 클럭 디스에이블 신호(C_DIS)를 시작 펄스 I/O 생성부(211)에서 발생하게 된다. 또한 제 1 신호를 제 2 소스 드라이버(220)가 DIO 입력 신호(DIO2)로 받게 되면, 정해진 일정 시간 후에, 제 2 소스 드라이버(220)의 RSDS 데이터 수신부(222)가 동작을 시작할 수 있는 데이터 인에이블 신호(D_EN)를 제 2 소스 드라이버(220)의 시작 펄스 I/O 생성부(221)에서 발생하게 된다. 그리고, 제 2 신호를 제 2 소스 드라이버(220)가 DIO 입력 신호(DIO2)로 받게 되면, 정해진 일정 시간 후에, 제 2 소스 드라이버(220)의 RSDS 클럭 수신부(222)가 동작을 시작할 수 있는 클럭 인에이블 신호(C_EN)를 제 2 소스 드라이버(220)의 시작 펄스 I/O 생성부(221)에서 발생하게 된다. 따라서, 제 1 신호와 제 2 신호 및 쉬프트 레지스터(215)의 데이터 전송 정보를 참고하여, 시작 펄스 I/O 생성부(211~2n1)에서 RSDS 데이터 수신부(212~2n2)와 RSDS 클럭 수신부(213~2n3)의 동작을 제어하는 데이터 인에이블/디스에이블 신호(D_EN)와 클럭 인에이블/디스에이블 신호(C_EN)를 발생하여, 동작하지 않는 소스 드라이버 내의 데이터 및 클럭 증폭기들이 구동시키지 않게 되어 전체적인 디스플레이 장치의 전력 소모를 절감할 수 있게 된다.
도 5의 C_EN(SD1)과 D_EN(SD1)는 제 1 소스 드라이버(210)의 시작 펄스 I/O 생성부(211)에서 발생되는 클럭 및 데이터 인에이블/디스에이블 신호를 나타낸 것이다. 제 1 소스 드라이버(210)의 클럭 인에이블 신호(C_EN)는 제 2 신호를 입력받은 후 인에이블되며, 데이터 인에이블 신호(D_EN)는 제 1 신호를 입력받은 후, 정 해진 일정 시간 후에 인에이블된다. 또한, C_EN(SD2)과 D_EN(SD2)는 제 2 소스 드라이버(220)의 시작 펄스 I/O 생성부(221)에서 발생되는 클럭 및 데이터 인에이블/디스에이블 신호를 나타낸 것이다.
도 6는 본 발명의 바람직한 실시예에 따른 제 1 소스 드라이버의 RSDS 클럭 수신부를 제어하는 제 3 실시예를 보여주는 타이밍도이다. 도 6의 실시예는 별도의 버스 라인을 추가하여 타이밍 컨트롤러(100)로부터 클럭 동작 신호(CLK_EN1)를 입력받는 것이다. 클럭 동작 신호(CLK_EN1)는 도 5의 제 2 신호와 동일한 역할을 하며, DIO 입력 및 출력(DIO1~DIOn)의 제 1 신호는 도 5의 제 1 신호와 동일한 역할을 하게 된다. 각 소스 드라이버(210~2n0)의 시작 펄스 I/O 생성부(211)에서 다음 번 소스 드라이버(220~2n0)로 클럭 동작 신호(CLK_EN1~CLK_ENn)를 생성하여 전송하기 위하여 별도의 버스 라인이 필요하게 된다.
도 7은 도 6의 제 3 실시예를 소스 드라이버 간의 관계로 보여주는 블록도이다. 도 7은 도 2와 달리, 별도의 버스 라인을 두어 클럭 동작 신호(CLK_EN1~CLK_ENn)를 전송하게 된다. 즉, 제 1 소스 드라이버(210)는 타이밍 컨트롤러(100)로부터 클럭 동작 신호(CLK_EN1)를 입력받아, 시작 펄스 I/O 생성부(211)가 클럭 인에이블/디스에이블(C_EN)를 생성하여 RSDS 클럭 수신부(213)의 클럭 신호를 제어하게 된다. 그리고, 제 1 소스 드라이버(210) 내의 시작 펄스 I/O 생성부(211)는 제 2 소스 드라이버(220)의 클럭 신호를 제어하는 클럭 동작 신호(CLK_EN2)를 발생하여, 별도의 버스 라인으로 제 2 소스 드라이버(220)로 공급하게 된다.
따라서, RSDS 인터페이스 구조의 8 비트 데이터 통신용 소스 드라이버를 가지는 소스 드라이버부(200) 중 제 1 소스 드라이버(210)가 동작하게 되면, 제 1 소스 드라이버(210)는 타이밍 컨트롤러(100)로부터 입력받는 RGB 데이터로 인하여 12개의 데이터 증폭기와 하나의 클럭 증폭기가 구동된다. 이 경우, 동작하는 제 1 소스 드라이버(210)를 제외한 나머지 소스 드라이버들(220~2n0)은 타이밍 컨트롤러(100)로부터 RGB 데이터를 입력받지 못하므로, 각각의 RSDS 데이터 수신부 내의 데이터 증폭기는 동작하지 않으며, 각 클럭 증폭기들은 상기 도 4 내지 도 6에 개시된 방법으로 클럭 신호(CLKP)를 디스에이블시켜 클럭 증폭기들이 동작하지 않게 된다. 따라서, 동작하지 않는 소스 드라이버들의 클럭 증폭기들이 구동되지 않게 되어 디스플레이 장치의 전력 소모를 절감할 수 있게 된다.
도 8은 도 2의 타이밍 컨트롤러와 소스 드라이버간의 변형된 인터페이스 형태를 보여주는 블록도이다. 도 2는 타이밍 컨트롤러(100)와 소스 드라이버들(210~2n0)간의 순차적인 인터페이스 방식인 싱글 모드 방식을 나타낸 것이다. 도 2의 타이밍 컨트롤러(100)와 소스 드라이버들(210~2n0)은 영상 데이터 신호들(RGB Data)과 클럭 신호(Clock), 제 1 DIO 신호(DIO1)를 제 1 소스 드라이버(210)로부터 제 n 소스 드라이버(2n0)까지 순차적으로 전송되는 방식이다. 이에 반해, 도 8은 타이밍 컨트롤러(100)와 소스 드라이버간의 인터페이스 시작 부분을 다수 개의 소스 드라이버들(210~2n0) 중 가운데 부분에 위치한 두 개의 소스 드라이버들(예를 들어, 제 5 소스 드라이버와 제 6 소스 드라이버)로 하는 것을 나타낸 것이다. 도 8의 인터페이스 방식을 도 2와 비교하여 듀얼 모드 혹은 T-분주 방식이라고 일컫는 다. 도 8의 인터페이스 방식을 사용하게 되면, 도 2의 싱글 모드 인터페이스 방식에 비해 각 소스 드라이버로 전송되는 데이터나 클럭 전송 시간을 줄일 수 있는 장점이 있다. 듀얼 모드 인터페이스 방식은 고해상도의 패널을 구동하기 위해 많은 수의 소스 드라이버가 필요한 경우에 주로 사용된다.
이상과 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 소스 드라이버의 클럭 신호를 원하는 타이밍에만 동작하도록 하는 디스플레이 장치를 제공하여, 동작하지 않는 소스 드라이버들의 클럭 신호들이 구동되지 않아 디스플레이 장치의 전력 소모를 절감할 수 있게 된다.

Claims (31)

  1. 패널과;
    클럭 신호와 동작 시작 신호를 출력하는 타이밍 컨트롤러와;
    상기 클럭 신호와 상기 동작 시작 신호를 입력받아 상기 패널을 구동하는 구동부를 포함하며,
    상기 구동부는 복수의 소스 드라이버들로 구성되고, 상기 각 소스 드라이버는 이전 소스 드라이버로부터 출력되는 상기 동작 시작 신호에 응답하여 상기 소스 드라이버의 내부 클럭 신호를 인에이블하거나 디스에이블하는 것을 특징으로 하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 동작 시작 신호는 상기 각 소스 드라이버의 칩 동작을 인에이블시키는 제어 신호가 되는 것을 특징으로 하는 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 복수 개의 소스 드라이버 중 첫번 째 소스 드라이버는 상기 타이밍 컨트롤러로부터 상기 동작 시작 신호를 입력받는 것을 특징으로 하는 디스플레이 장치.
  4. 제 2 항에 있어서,
    상기 복수 개의 소스 드라이버 중 두 개의 소스 드라이버는 상기 타이밍 컨트롤러로부터 상기 동작 시작 신호를 동시에 입력받는 것을 특징으로 하는 디스플레이 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 각 소스 드라이버는,
    상기 동작 시작 신호를 입력으로 받아, 상기 내부 클럭 신호를 인에이블하거나 디스에이블시키는 클럭 제어 신호와 상기 동작 시작 신호를 지연시켜, 다음 번 소스 드라이버로 전송될 지연 동작 시작 신호를 발생하는 시작 펄스 입출력 생성부를 포함하는 것을 특징으로 하는 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 클럭 제어 신호는 상기 시작 펄스 입출력 생성부로 입력되는 상기 동작 시작 신호에 응답하여 상기 내부 클럭 신호를 인에이블시키는 것을 특징으로 하는 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 클럭 제어 신호는 상기 지연 동작 시작 신호가 상기 다음 번 소스 드라이버로 전송된 후, 정해진 일정 시간 후에 디스에이블되어, 상기 내부 클럭 신호가 동작되지 않는 것을 특징으로 하는 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 지연 동작 시작 신호는 상기 각 소스 드라이버의 동작이 완료되는 일정 시간 전에 미리 발생되어, 상기 다음 번 소스 드라이버로 입력되는 것을 특징으로 하는 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 동작 시작 신호는 상기 각 소스 드라이버가 동작하기 전에 하나의 펄스 형태로 입력되는 것을 특징으로 하는 디스플레이 장치.
  10. 제 8 항에 있어서,
    상기 동작 시작 신호는 상기 각 소스 드라이버가 동작하기 전에 일정한 간격을 가지는 두 개의 펄스 형태로 입력되는 것을 특징으로 하는 디스플레이 장치.
  11. 제 10 항에 있어서,
    상기 클럭 제어 신호는 상기 두 개의 펄스 중 첫번 째 펄스를 입력 받는 즉시 인에이블되어, 상기 내부 클럭 신호가 동작되는 것을 특징으로 하는 디스플레이 장치.
  12. 제 11 항에 있어서,
    상기 첫번 째 펄스를 상기 동작 시작 신호와 별개의 버스 선으로 받아들이는 것을 특징으로 하는 디스플레이 장치.
  13. 패널과;
    클럭 신호와 클럭 인에이블 신호, 동작 시작 신호를 출력하는 타이밍 컨트롤러와;
    상기 클럭 신호와 상기 동작 시작 신호를 입력받아 상기 패널을 구동하는 구동부를 포함하며,
    상기 구동부는 복수의 소스 드라이버들로 구성되고, 상기 각 소스 드라이버는 이전 소스 드라이버로부터 출력되는 상기 동작 시작 신호에 응답하여 상기 소스 드라이버의 내부 클럭 신호를 인에이블하거나 디스에이블하는 것을 특징으로 하는 디스플레이 장치.
  14. 제 13 항에 있어서,
    상기 동작 시작 신호는 상기 각 소스 드라이버의 칩 동작을 인에이블시키는 제어 신호가 되는 것을 특징으로 하는 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 복수 개의 소스 드라이버 중 첫번 째 소스 드라이버는 상기 타이밍 컨 트롤러로부터 상기 클럭 인에이블 신호를 입력받는 것을 특징으로 하는 디스플레이 장치.
  16. 제 15 항에 있어서,
    상기 각 소스 드라이버는,
    상기 클럭 인에이블 신호를 입력으로 받아, 상기 내부 클럭 신호를 인에이블하거나 디스에이블시키는 클럭 제어 신호와 상기 클럭 인에이블 신호와 상기 동작 시작 신호를 지연시켜, 다음 번 소스 드라이버로 전송될 지연 클럭 인에이블 신호와 지연 동작 시작 신호를 발생하는 시작 펄스 입출력 생성부를 포함하는 것을 특징으로 하는 디스플레이 장치.
  17. 제 16 항에 있어서,
    상기 클럭 제어 신호는 상기 시작 펄스 입출력 생성부로 입력되는 상기 동작 시작 신호에 응답하여 상기 내부 클럭 신호를 인에이블시키는 것을 특징으로 하는 디스플레이 장치.
  18. 제 17 항에 있어서,
    상기 클럭 제어 신호는 상기 지연 동작 시작 신호가 상기 다음 번 소스 드라이버로 전송된 후, 정해진 일정 시간 후에 디스에이블되어, 상기 내부 클럭 신호가 동작되지 않는 것을 특징으로 하는 디스플레이 장치.
  19. 제 18 항에 있어서,
    상기 지연 클럭 인에이블 신호와 상기 지연 동작 시작 신호는 일정한 간격을 두고, 상기 각 소스 드라이버의 동작이 완료되는 일정 시간 전에 미리 발생되어, 상기 다음 번 소스 드라이버로 입력되는 것을 특징으로 하는 디스플레이 장치.
  20. 외부로부터 클럭을 입력받는 클럭 수신부와;
    동작 시작 신호가 입력될 때만 상기 클럭 수신부를 활성화시키는 제어부를 포함하는 소스 드라이버.
  21. 제 20 항에 있어서,
    상기 동작 시작 신호는 외부로부터 입력되어 상기 소스 드라이버가 구동되는 시작 신호가 되는 것을 특징으로 하는 소스 드라이버.
  22. 제 21 항에 있어서,
    상기 제어부는 상기 동작 시작 신호가 입력되면, 상기 클럭 수신부로 클럭 제어 신호를 발생하는 것을 특징으로 하는 소스 드라이버.
  23. 제 22 항에 있어서,
    상기 클럭 수신부는 일정 시간 동안만 활성화되는 것을 특징으로 하는 소스 드라이버.
  24. 제 23 항에 있어서,
    상기 일정 시간은 상기 소스 드라이버가 영상 데이터를 처리하여 구동 신호를 출력하는 시간을 나타내는 것을 특징으로 하는 소스 드라이버.
  25. 다수 개의 소스 드라이버의 클럭 신호를 제어하는 방법에 있어서,
    이전 소스 드라이버로부터 상기 각 소스 드라이버의 동작 시작 신호를 입력받는 단계와;
    상기 동작 시작 신호가 입력되면, 상기 소스 드라이버의 클럭 제어 신호가 인에이블되어 상기 클럭 신호가 동작하는 단계와;
    상기 소스 드라이버의 동작이 완료되는 일정 시간 전에 상기 동작 시작 신호가 지연되어, 다음 번 소스 드라이버로 전송될 지연 동작 시작 신호를 발생하는 단계와;
    상기 지연 동작 시작 신호가 발생된 일정 시간 후에 상기 소스 드라이버의 상기 클럭 제어 신호가 디스에이블되어 상기 클럭 신호가 동작하지 않는 단계를 포함하는 소스 드라이버의 클럭 신호 제어 방법.
  26. 제 25 항에 있어서,
    상기 다수 개의 소스 드라이버는 순차적으로 연결되어, 상기 각 소스 드라이 버는 연결된 다음 번 소스 드라이버의 칩 동작을 인에이블시키는 상기 동작 시작 신호를 발생하는 것을 특징으로 하는 소스 드라이버의 클럭 신호 제어 방법.
  27. 제 26 항에 있어서,
    타이밍 컨트롤러로부터 출력되는 상기 동작 시작 신호는 상기 다수 개의 소스 드라이버 중 첫번 째 소스 드라이버의 칩 동작을 인에이블시키는 시작 신호가 되는 것을 특징으로 하는 소스 드라이버의 클럭 신호 제어 방법.
  28. 제 27 항에 있어서,
    상기 동작 시작 신호는 상기 각 소스 드라이버가 동작하기 전에 하나의 펄스 형태로 입력되는 것을 특징으로 하는 소스 드라이버의 클럭 신호 제어 방법.
  29. 제 27 항에 있어서,
    상기 동작 시작 신호는 상기 각 소스 드라이버가 동작하기 전에 일정한 간격을 가지는 두 개의 펄스 형태로 입력되는 것을 특징으로 하는 소스 드라이버의 클럭 신호 제어 방법.
  30. 제 29 항에 있어서,
    상기 클럭 제어 신호는 상기 두 개의 펄스 중 첫번 째 펄스를 입력 받는 즉시 인에이블되어, 상기 클럭 신호가 동작되는 것을 특징으로 하는 소스 드라이버의 클럭 신호 제어 방법.
  31. 제 30 항에 있어서,
    상기 첫번 째 펄스를 상기 동작 시작 신호와 별개의 버스 선으로 받아들이는 것을 특징으로 하는 소스 드라이버의 클럭 신호 제어 방법.
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