JP4418954B2 - データ・パターン発生装置 - Google Patents

Description

本発明は、データ・パターン発生装置に関し、特に所望のエッジ位置を有するデータを発生可能なデータ・パターン発生装置に関する。

電子回路の設計過程では回路を試作することも多いが、ある回路を試作してもその回路の前段の回路がまだできていないといったことがある。こうした場合のために、前段の回路が出力するであろう信号を、信号発生器にシミュレートさせて生成するといったことが行われている。

例えば、デジタル回路の処理は、常に理想状態にある訳ではないので、パルス列のパターン（データ・パターン）の立ち上がり又は立ち下がりエッジが本来あるべき位置（タイミング）からずれてしまうことがあり、これは立ち上がり又は立ち下がりエッジのジッタとして現れる。こうしたジッタが現れたからといって、すぐに回路が誤動作してしまうのでは、安定した動作が確保できないので、一般にある程度までのジッタであれば、誤動作しないようにジッタ耐性を持たせている。

開発中の回路などが、本当に期待通りのジッタ耐性を有しているか確認するためには、実際にジッタを含むデータ・パターンをその被測定回路に供給して動作を確かめるのが良い。そこで、理想的なデータ・パターンに比較して、その立ち上がり又は立ち下がりエッジの位置を、ユーザの設定に応じて所望量だけシフトした信号を出力できるデータ・パターン発生装置が開発されている。

米国特許第５３８９８２８号（特許文献１）は、入力されるパルス列の立ち上がり又は立ち下がりエッジの位置をシフトするパルス幅可変回路を開示している。図１を参照すると、入力パルス列と、デジタル・アナログ変換回路（ＤＡＣ）２の出力電圧を比較器４で比較することにより、入力パルスの立ち上がりエッジ又は立ち下がりエッジの一方の位置がシフトされる。更に、入力パルスは、遅延回路６で遅延され、論理和回路８で立ち上がりエッジ又は立ち下がりエッジの他方の位置がシフトされる。即ち、遅延回路６の遅延時間の変更でパルス幅が変更される。
米国特許第５３８９８２８号 米国特許公開２００４／０１３５６０６号

特許文献１に示すパルス幅可変回路では、遅延回路６の遅延時間を変更することでパルス幅を変更している。このとき、遅延回路の形式には、いくつかあるが、現時点では、これら遅延回路の遅延時間設定変更に必要な時間は、ＧＨｚオーダーのパルス列のパルス１つ１つのパルス幅をリアルタイムに変更するには長すぎる。

遅延回路の遅延時間設定変更時間が長すぎる欠点を補うため、２つの遅延ブロックを設け、一方に入力パルス列を通過させて遅延する間に、他方で遅延時間の設定を変更するものが、米国特許公開２００４／０１３５６０６号（特許文献２）に開示されている。しかし、特許文献２が開示する回路は、この回路のシステム・クロックと非同期に入力されるパルス列にジッタを付加するため、入力パルスのエッジ位置を変更するには、任意のエッジ位置を検出し、この検出に続いて使用する遅延ブロックを一方から他方へ切り換える動作が必要となる。こうした動作のため、パルス１つ１つのエッジ位置をリアルタイムで変更するような高速な処理はできなかった。

本発明は、データ（パルス）単位でエッジを所望位置に変更して発生させることが可能なデータ・パターン発生装置に関する。このとき、本発明では、データが切り替わる位置をエッジ位置と呼ぶ。データ出力手段は、データ・パターン及び対応する位置制御データを記憶し、クロック供給手段が供給するクロックに応じて出力する。分周手段は、クロックを分周比ｋ（ｋは自然数）で分周し、分周クロックを生成する。ｋ個の並列な遅延手段は、分周クロックに従って位置制御データを順次受けて、クロックを位置制御データに応じて遅延し、位置制御クロックとして夫々出力する。合成手段は、位置制御クロックを分周クロックに従って順次合成し、合成位置制御クロックとして出力する。そして、データ出力制御手段は、この合成位置制御クロックに応じて対応するデータ・パターンを出力する。即ち、データ自身を遅延させるのではなく、データの動作基準となるクロックの位置を制御することによって、結果的にデータに所望の遅延を付加する。従って、遅延量を任意に可変させればジッタとなるし、逆に望まないジッタを無くす方向に遅延量を調整しても良い。

遅延手段は、例えば、プログラマブル・ディレイであり、この場合、位置制御データが書き込まれてから、クロックを遅延させる動作に入るまでに所定時間を必要とするが、ｋ個の遅延手段を順次用いることで、各遅延手段が遅延可能に状態になるまでにかかる時間の問題のために、最大クロック周波数に制限を受ける欠点を補うことができる。

図２は、本発明の第１実施例による機能ブロック図である。パターン・ゼネレータ（ＰＧ）回路１０は、クロック発振回路１２からクロックＣＬＫを受けて、図３に示す１ビットのデータ・パターンと、対応する各データ・パターンの立ち上がり又は立ち下がりエッジをどの程度遅延させるかを示すｎビットの位置制御データとから構成されるデータを出力する。これらデータは、ＰＧ回路１０が有するハードディスク、ＲＡＭ等のメモリ（図示せず）に予め用意される。こうしたデータは、表示装置にデータを表示して編集したり、数値を直接入力するなど、周知の方法で作成される。

遅延回路１６は、ｎビットの位置制御データを受けてクロックＣＬＫを遅延し、位置制御クロックとして出力フリップフロップ（ＦＦ）１８に供給する。遅延回路１６は、例えば、デジタル式のプログラマブル・ディレイ回路であって、ｎビットの位置制御データに応じて入力信号（ここではクロック）の遅延量が変更される。

一方、ＰＧ回路１０が出力する１ビットのデータ・パターンは出力ＦＦ１８に供給される。出力ＦＦ１８は、位置制御クロックに応じて、Ｑ端子からデータ・パターンを出力する。よって、位置制御データによってデータ・パターンの位置が制御されることになる。

図３を再度参照すると、複数のバーの夫々は、メモリの１つのアドレスに対応し、各アドレスに書き込まれたデータの例を示す。例えば、アドレス２０には、データ・パターン「０」と、対応する第０位置制御データとが書き込まれており、遅延回路１６の最初の遅延量が第０位置制御データによって定まる。次のアドレス２２には、データ・パターンとして「０」が書き込まれ、第１位置制御データが書き込まれている。続いて、アドレス２４には、データ・パターンとして「１」が書き込まれており、対応する第２位置制御データが書き込まれている。これにより、データ・パターン「１」が、アドレス２４の第２位置制御データに応じて生成される位置制御クロックに従って、出力ＦＦ１８から出力される（以下、同様）。

このとき、データ・パターンが同じであれば、遅延回路における遅延量がどう変わっても同じパターンであるから、位置制御データが異なっても出力されるデータ・パターンに変化は生じない。しかし、データ・パターンがその前までと異なるアドレスにおいてその前までのアドレスと異なる位置制御データがメモリに書き込まれていると、データ（パルス）のエッジ位置に変化が生じる。そこで、パターンに変化が生じるデータ・パターンだけに対応させて位置制御データを用意しても良い。

図４は、本発明の第２実施例の機能ブロック図である。図２と対応するブロックには、同じ符号を付して説明する。ＰＧ回路１０が出力するデータ・パターンの速度が速くなってくると、遅延回路へのデータ書き込みが１クロック内で完了しなくなる場合もある。第２実施例は、こうした場合に対応し、第１実施例より高速のデータ・パターンに対してもエッジ位置の制御を可能にする。

分周回路１６６は、クロックＣＬＫを２分の１に分周した分周クロックＣＬＫ／２を生成する。ｎビット位置制御データは、分周クロックＣＬＫ／２に従って、デマルチプレクサ１６０を介して第１及び第２遅延回路１６２及び１６４に交互に供給される。合成回路１６８は、第１及び第２遅延回路１６２及び１６４が夫々出力する第１及び第２位置制御クロックを、分周クロックＣＬＫ／２に従って交互に合成し、出力ＦＦ１８に供給する。

図４では、合成回路１６８として、２つのゲート１７４及び１７６を用いて第１及び第２位置制御クロックを分周クロックＣＬＫ／２に従って交互に通過させ、合成する例を示す。このとき、ゲートを通過させている側の遅延回路に大きな遅延量が設定されて、その出力が「１」のまま次の分周クロックが来てしまうと誤動作を起こす。そこで、これを防ぐためワンショット・パルス回路１７０及び１７２を設け、パルス幅を狭めている。この実施例では、遅延回路が２つの例を示したが、ｋ（ｋは自然数）個の遅延回路を用いて実現しても良い。この場合、分周回路１６６の分周比もｋとなる。

本発明は、データ・パターンと、その位置制御データを対応させて、データ（パルス）単位で遅延量を制御できる。よって遅延量を意図的に変化させれば所望のジッタを付加したデータ・パターンを生成できる。また、データ・パターン発生回路は、理想的には特に意図的な処理なしでジッタのないデータ・パターンを発生可能なはずだが、実際にはジッタが含まれてしまうことが多い。そこで、逆にジッタを無くす方向に遅延量を付加することで、ジッタのないデータ・パターンを発生させることにも応用できる。

従来のデータの立ち上がり又は立ち下がりエッジ位置制御回路の一例を示すブロック図である。 本発明による第１実施例の機能ブロック図である。 本発明によるメモリへのデータ書き込みの例を示す模式図である。 本発明による第２実施例の機能ブロック図である。

符号の説明

１０ パターン・ゼネレータ回路（データ出力手段）
１２ クロック発振回路
１４ 遅延フリップフロップ
１６ 遅延回路
１８ 出力フリップフロップ（データ出力制御手段）
１６０ デマルチプレクサ
１６２ 第１遅延回路
１６４ 第２遅延回路
１６６ クロック分周回路
１６８ 合成回路

Claims (1)

1. クロックを供給するクロック供給手段と、
   データ・パターン及び対応する位置制御データを記憶し、上記クロックに応じて出力するデータ出力手段と、
   上記クロックを分周比ｋ（ｋは自然数）で分周し、分周クロックを生成する分周手段と、
   上記分周クロックに従って上記位置制御データを順次受けて、上記クロックを上記位置制御データに応じて遅延し、位置制御クロックとして夫々出力するｋ個の並列な遅延手段と、
   上記位置制御クロックを上記分周クロックに従って順次合成し、合成位置制御クロックとして出力する合成手段と、
   上記合成位置制御クロックに応じて対応する上記データ・パターンを出力するデータ出力制御手段とを具えるデータ・パターン発生装置。

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