JP2016127602A

JP2016127602A - クロック生成装置

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Publication number: JP2016127602A
Application number: JP2015257605A
Authority: JP
Inventors: 正賢張; Cheng-Hsien Chang; 慶華朱; Ching-Hua Chu; 士聞林; Shin-Wen Lin
Original assignee: Chroma ATE Inc
Current assignee: Chroma ATE Inc
Priority date: 2014-12-31
Filing date: 2015-12-29
Publication date: 2016-07-11
Also published as: TW201624919A; TWI552528B; US9647650B2; US20160191032A1

Abstract

【課題】本発明は、高い線形性を有するクロック信号を提供できるクロック生成装置を提供する。
【解決手段】クロック生成装置は、第１のタイミング遅延モジュール、マルチプレクサ、及び第２のタイミング遅延モジュールを含む。マルチプレクサは、第１のタイミング遅延モジュールに電気的に接続される。第２のタイミング遅延モジュールは、マルチプレクサに電気的に接続される。第１のタイミング遅延モジュールは、基準クロック信号に基づいて複数の遅延クロック信号を生成する。マルチプレクサは、クロック生成信号に基づいて、複数の遅延クロック信号のうち第１の遅延クロック信号及び第２の遅延クロック信号を出力する。第２のタイミング遅延モジュールは、クロック生成信号、第１の遅延クロック信号、及び第２の遅延クロック信号に基づいて出力クロック信号を生成する。
【選択図】図２

Description

本発明は、クロック生成装置に関し、特に、高い線形性を有するクロック生成装置に関する。

遅延ロックループ（ＤＬＬ）は、近年の集積回路の分野では重要な位置にある。図１には、従来の遅延ロックループの概略的な回路構造を部分的に示す。従来の遅延ロックループは、遅延セルとしても公知の直列の遅延構成要素を使用して、信号の立ち上がりエッジ（正のエッジとも呼ばれる）及び／又は立ち下りエッジ（負のエッジとも呼ばれる）の時間点を遅延させる。また、マルチプレクサは、遅延構成要素のうちの一つの出力を遅延ロックループの出力信号として選択するために使用される。この従来の遅延ロックループの最小分解能は一つの遅延構成要素の伝搬遅延以上であり、従来の遅延ロックループはより小さい分解能を提供することができない。したがって、このような遅延ロックループは、幾つかの特定の応用分野には適用され得ない。

本発明は、高い線形性を有するクロック信号を提供できるクロック生成装置を提供する。

一つ以上の実施形態によると、本発明はクロック生成装置を提供する。本発明の一実施形態によると、クロック生成装置は、第１のタイミング遅延モジュールと、マルチプレックスモジュールと、第２のタイミング遅延モジュールとを有する。マルチプレックスモジュールは第１のタイミング遅延モジュールに電気的に接続され、第２のタイミング遅延モジュールはマルチプレックスモジュールに電気的に接続される。第１のタイミング遅延モジュールは、基準クロック信号に応じて複数の遅延クロック信号を生成する。マルチプレックスモジュールは、クロック生成信号に応じて複数の遅延クロック信号のうち第１の遅延クロック信号及び第２の遅延クロック信号を生成する。第２のタイミング遅延モジュールは、第１の遅延クロック信号、第２の遅延クロック信号及びクロック生成信号に応じて出力クロック信号を生成する。

前記マルチプレックスモジュールは、前記クロック生成信号に応じて前記複数の遅延クロック信号のうちの２つの連続する遅延クロック信号を前記第１の遅延クロック信号及び第２の遅延クロック信号として選択するよう構成されてもよい。

前記第２のタイミング遅延モジュールは、前記マルチプレックスモジュールに電気的に接続され、前記第１の遅延クロック信号及び前記第２の遅延クロック信号に応じて複数の補間クロック信号を生成する、タイミング補間部と、前記タイミング補間部と電気的に接続され、前記クロック生成信号に応じて前記複数の補間クロック信号のうちの一つの信号を前記出力クロック信号として選択するマルチプレクサと、を含んでもよい。

前記複数の補間クロック信号の量は２のｙ乗＋１であり、ｙは正の整数であってもよい。

前記複数の補間クロック信号は同じ時間間隔を有してもよい。

前記クロック生成信号は複数のビットを有し、前記マルチプレックスモジュールは前記クロック生成信号の前記複数のビットのうちの複数の上位ビットに応じて前記第１の遅延クロック信号及び第２の遅延クロック信号を出力してもよい。

前記マルチプレクサは、前記クロック生成信号の前記複数のビットのうちの少なくとも一つの下位ビットに応じて前記複数の補間クロック信号のうちの一つの信号を前記出力クロック信号として選択してもよい。

前記タイミング補間部は、第１の入力端及び第２の入力端を有し、前記第１の入力端及び前記第２の入力端を介して前記第１の遅延クロック信号を受信し、前記第１の遅延クロック信号に応じて前記複数の補間クロック信号のうちの一つの信号と関連する信号を生成する第１の遅延構成要素と、第３の入力端及び第４の入力端部有し、前記第３の入力端を介して前記第１の遅延クロック信号を受信し、前記第４の入力端を介して前記第２の遅延クロック信号を受信し、前記第１の遅延クロック信号及び前記第２の遅延クロック信号に応じて前記複数の補間クロック信号のうちの他の一つの信号と関連する信号を生成する第２の遅延構成要素と、第５の入力端及び第６の入力端を有し、前記第５の入力端及び前記第６の入力端を介して前記第２の遅延クロック信号を受信し、前記第２の遅延クロック信号に応じて前記複数の補間クロック信号のうちの更に他の一つの信号と関連する信号を生成する第３の遅延構成要素と、を含み、前記第１の遅延構成要素、第２の遅延構成要素、及び第３の遅延構成要素は同じ回路構造を有してもよい。

前記第２のタイミング遅延モジュールは、前記クロック生成信号に応答して選択的に部分的にイネーブルにされ、前記イネーブルにされると前記第１の遅延クロック信号に応じて第１の駆動信号を出力するよう構成される複数の第１の遅延構成要素と、前記クロック生成信号に応答して選択的に部分的にイネーブルにされ、前記イネーブルにされると前記第２の遅延クロック信号に応じて第２の駆動信号を出力するよう構成される複数の第２の遅延構成要素と、前記第１の駆動信号又は前記第２の駆動信号のいずれかに応答して駆動され、前記出力クロック信号を生成する第３の遅延構成要素と、を含んでもよい。

本発明のクロック生成装置の一つ以上の実施形態では、マルチプレックスモジュールを用いて、２つの遅延クロック信号を選択し、該２つの遅延クロック信号を第２のタイミング遅延モジュールに出力する。第２のタイミング遅延モジュールは、２つの遅延クロック信号に応じて出力クロック信号を生成する。したがって、クロック生成装置は、高い線形性を有するクロック信号を提供することができる。

従来の遅延ロックループの概略的な回路構造を部分的に示す図である。本発明の一実施形態によるクロック生成装置の機能ブロック図である。本発明の一実施形態による基準クロック信号及び遅延クロック信号の概略的なタイミング図である。本発明の一実施形態によるマルチプレックスモジュールの概略的な回路図である。本発明の一実施形態による第２のタイミング遅延モジュールの機能ブロック図である。本発明の一実施形態によるタイミング補間部の概略的な回路図である。本発明の一実施形態による図６Ａにおける遅延構成要素の概略的な回路図である。本発明の一実施形態によるタイミング補間部の入力信号及び出力信号の概略的なタイミング図である。本発明の一実施形態による第２のタイミング遅延モジュールの機能ブロック図である。本発明の一実施形態による図７Ａにおける第２のタイミング遅延モジュールの入力信号及び出力信号の概略的なタイミング図である。

本開示は、以下の詳細な説明と添付の図面により、さらに完全に理解されるものであるが、これらはただ説明のため付されるものであり、本開示を制限するものではない。

以下の詳細な説明では、説明のために、開示する実施形態をより良く理解するために多数の具体的な詳細が述べられている。しかしながら、一つ以上の実施形態がこれら具体的な詳細を備えることなく実施されてもよいことは明らかであろう。他の例では、周知の構造及び装置は、図面を簡略化するために概略的に示されている。

図２を参照すると、本発明の一実施形態によるクロック生成装置１０００の機能ブロック図が示される。クロック生成装置１０００は、第１のタイミング遅延モジュール１１００と、マルチプレックスモジュール１２００と、第２のタイミング遅延モジュール１３００とを含む。マルチプレックスモジュール１２００は、第１のタイミング遅延モジュール１１００に電気的に接続され、第２のタイミング遅延モジュール１３００はマルチプレックスモジュール１２００に電気的に接続される。

第１のタイミング遅延モジュール１１００は、基準クロック信号ＣＬＫ＿ｒｅｆに応じて、基準クロック信号ＣＬＫ＿ｒｅｆと関連する遅延クロック信号ＣＬＫ＿１〜ＣＬＫ＿Ｍを生成する。即ち、第１のタイミング遅延モジュール１１００は、基準クロック信号ＣＬＫ＿ｒｅｆに応じてＭ個の遅延クロック信号を生成し、このとき、Ｍは１よりも大きい正の整数である。例えば、第１のタイミング遅延モジュール１１００は、遅延ロックループ（ＤＬＬ）である。例示的な一実施形態では、図３に示すように、第１のタイミング遅延モジュール１１００によって出力される３３個の遅延クロック信号のうちの遅延クロック信号ＣＬＫ＿１は、時間順序的に基準クロック信号ＣＬＫ＿ｒｅｆと同期している。遅延クロック信号ＣＬＫ＿１と比較して、遅延クロック信号ＣＬＫ＿２の立ち上がりエッジ及び／又は立ち下りエッジは時間差ΔＴだけ遅延している。同様に、遅延クロック信号ＣＬＫ＿４の立ち上がりエッジ及び／又は立ち下りエッジは、遅延クロック信号ＣＬＫ＿３と比較して時間差ΔＴだけ遅延している。更に、遅延クロック信号ＣＬＫ＿６の立ち上がりエッジ及び／又は立ち下りエッジは、遅延クロック信号ＣＬＫ＿５と比較して時間差ΔＴだけ遅延している。実際には、本発明は第１のタイミング遅延モジュール１１００によって生成され出力される遅延クロック信号の量に対する制限はない。

マルチプレックスモジュール１２００は、クロック生成信号ＣＬＫ＿ｇｅｎに応じて遅延クロック信号ＣＬＫ＿１〜ＣＬＫ＿Ｍのうち、第１の遅延クロック信号ＣＬＫ＿ｉ及び第２の遅延クロック信号ＣＬＫ＿（ｉ＋１）を出力する。つまり、マルチプレックスモジュール１２００は、クロック生成信号ＣＬＫ＿ｇｅｎに応じて遅延クロック信号ＣＬＫ＿１〜ＣＬＫ＿Ｍのうちのｉ番目と（ｉ＋１）番目の遅延クロック信号を出力する。

３３個の遅延クロック信号（即ち、遅延クロック信号ＣＬＫ＿１〜ＣＬＫ＿３３）を生成する第１のタイミング遅延モジュール１１００に基づく例示的な一実施形態において、クロック生成信号ＣＬＫ＿ｇｅｎは７ビットを有する。次に、マルチプレックスモジュール１２００は、７ビットのクロック生成信号ＣＬＫ＿ｇｅｎのうちの５つの上位ビットに応じて３２個の遅延クロック信号のうちのｉ番目及び（ｉ＋１）番目の遅延クロック信号を出力する。一実施例では、クロック生成信号ＣＬＫ＿ｇｅｎの５つの上位ビットが０００００の場合、マルチプレックスモジュール１２００は遅延クロック信号ＣＬＫ＿１及び遅延クロック信号ＣＬＫ＿２を出力する。別の実施例では、クロック生成信号ＣＬＫ＿ｇｅｎの５つの上位ビットが００１００の場合、マルチプレックスモジュール１２００は遅延クロック信号ＣＬＫ＿５及び遅延クロック信号ＣＬＫ＿６を出力する。別の実施例では、クロック生成信号ＣＬＫ＿ｇｅｎの５つの上位ビットが１００００の場合、マルチプレックスモジュール１２００は遅延クロック信号ＣＬＫ＿１７及び遅延クロック信号ＣＬＫ＿１８を出力する。

具体的には、クロック生成信号ＣＬＫ＿ｇｅｎは、複数のビットを有し、各ビットは二進情報を示す。各ビットは、上位ビット又は下位ビットのいずれかであり、つまり、（ｘ＋ｙ）ビットはｘ個の上位ビットとｙ個の下位ビットを含む。したがって、マルチプレックスモジュール１２００は、クロック生成信号ＣＬＫ＿ｇｅｎの（ｘ＋ｙ）ビットのうちのｘ個の上位ビットに応じてＭ個の遅延クロック信号から２つの順次的な遅延クロック信号を時間順に選択し、該遅延クロック信号を出力する。

マルチプレックスモジュール１２００は、図４の一実施形態によるマルチプレックスモジュール１２００の概略的な回路図に示すように、２つのマルチプレクサ、即ち、３２：１マルチプレクサ１２１０及び３２：１マルチプレクサ１２２０を含む。遅延クロック信号ＣＬＫ＿１〜ＣＬＫ＿３３を出力する第１のタイミング遅延モジュール１１００の前述の実施形態において、マルチプレクサ１２１０の３２個の入力端はそれぞれ遅延クロック信号ＣＬＫ＿１〜ＣＬＫ＿３２を受信し、マルチプレクサ１２２０の３２個の入力端はそれぞれ遅延クロック信号ＣＬＫ＿２〜ＣＬＫ＿３３を受信する。選択制御のためにマルチプレクサ１２１０，１２２０によって受信される信号は、クロック生成信号ＣＬＫ＿ｇｅｎのｘ個の上位ビットである。

第２のタイミング遅延モジュール１３００は、第１の遅延クロック信号、第２の遅延クロック信号、及びクロック生成信号に応じて出力クロック信号ＣＬＫ＿ｏｕｔを生成する。一実施形態において、第２のタイミング遅延モジュール１３００は、図５の第２のタイミング遅延モジュール１３００の機能ブロック図に示すように、タイミング補間部１３０１及びマルチプレクサ１３０２を含む。タイミング補間部１３０１はマルチプレックスモジュール１２００に電気的に接続され、マルチプレクサ１３０２はタイミング補間部１３０１に電気的に接続されている。

タイミング補間部１３０１は、遅延クロック信号ＣＬＫ＿ｉ、即ち第１の遅延クロック信号と、遅延クロック信号ＣＬＫ＿（ｉ＋１）、即ち第２の遅延クロック信号とを受信すると、タイミング補間部１３０１は５つの補間クロック信号、即ち補間クロック信号ＣＬＫ＿ｉｎｔ＿１〜ＣＬＫ＿ｉｎｔ＿５を生成する。図６Ａ乃至図６Ｃを参照する。図６Ａは、一実施形態によるタイミング補間部の概略的な回路図である。図６Ｂは、一実施形態による図６Ａにおける遅延構成要素の概略的な回路図である。図６Ｃは、一実施形態によるタイミング補間部の入力信号及び出力信号の概略的なタイミング図である。図６Ａに示すように、タイミング補間部１３０１は、補間回路であり、遅延構成要素１３１１、遅延構成要素１３１３、遅延構成要素１３１５、遅延構成要素１３２１、遅延構成要素１３２３、遅延構成要素１３２５、遅延構成要素１３２７、及び遅延構成要素１３２９を含む。遅延構成要素１３２１，１３２３は共に遅延構成要素１３１１に電気的に接続され、遅延構成要素１３２３，１３２５，１３２７は全て遅延構成要素１３１３に電気的に接続され、遅延構成要素１３２７，１３２９は共に遅延構成要素１３１５に電気的に接続されている。

具体的には、遅延構成要素１３１１の２つの入力端は、第１の遅延クロック信号ＣＬＫ＿ｉを受信し、遅延構成要素１３１５の２つの入力端は第２の遅延クロック信号ＣＬＫ＿（ｉ＋１）を受信し、遅延構成要素１３１３の２つの入力端は第１の遅延クロック信号ＣＬＫ＿ｉ及び第２の遅延クロック信号ＣＬＫ＿（ｉ＋１）をそれぞれ受信する。遅延構成要素１３２１の２つの入力端部遅延構成要素１３１１の出力を受信し、遅延構成要素１３２５の２つの入力端は遅延構成要素１３１３の出力を受信し、遅延構成要素１３２９の２つの入力端は遅延構成要素１３１５の出力を受信する。遅延構成要素１３２３の２つの入力端は、遅延構成要素１３１１の出力及び遅延構成要素１３１３の出力をそれぞれ受信する。遅延構成要素１３２７の２つの入力端は、遅延構成要素１３１３の出力及び遅延構成要素１３１５の出力をそれぞれ受信する。

これらの遅延構成要素は、図６Ｂに示す遅延構成要素１３１１と同じ内部回路構造を有する。遅延構成要素１３１１は、第１のバッファＢ１、第２のバッファＢ２、及び第３のバッファＢ３を有する。第１のバッファＢ１の出力端と第２のバッファＢ２の出力端は、第３のバッファＢ３の入力端に接続されている。本実施形態によるタイミング補間部１３０１における遅延構成要素の前述の回路構造と遅延構成要素の接続により、遅延クロック信号ＣＬＫ＿ｉ及び遅延クロック信号ＣＬＫ＿（ｉ＋１）に応じて複数の補間クロック信号が生成され、２つの順次的な補間クロック信号毎にそれらの間に同じ又は同様の時間差が生じてもよい。

図６Ｃに示すように、第１の時間点Ｔ１において、遅延クロック信号ＣＬＫ＿ｉは低電圧から高電圧に変化し始める。第２の時間点Ｔ２において、遅延クロック信号ＣＬＫ＿（ｉ＋１）は低電圧から高電圧に変化し始める。第３の時間点Ｔ３において、補間クロック信号ＣＬＫ＿ｉｎｔ＿１は低電圧から高電圧に変化し始める。第４の時間点Ｔ４において、補間クロック信号ＣＬＫ＿ｉｎｔ＿２は低電圧から高電圧に変化し始める。第５の時間点Ｔ５において、補間クロック信号ＣＬＫ＿ｉｎｔ＿３は低電圧から高電圧に変化し始める。第６の時間点Ｔ６において、補間クロック信号ＣＬＫ＿ｉｎｔ＿４は低電圧から高電圧に変化し始める。第７の時間点Ｔ７において、補間クロック信号ＣＬＫ＿ｉｎｔ＿５は低電圧から高電圧に変化し始める。第１の時間点Ｔ１と第３の時間点Ｔ３との間の時間差ｄＴ１３は、第２の時間点Ｔ２と第７の時間点Ｔ７との間の時間差ｄＴ２７に等しい。第３の時間点Ｔ３と第４の時間点Ｔ４との間の時間差、第４の時間点Ｔ４と第５の時間点Ｔ５との間の時間差、第５の時間点Ｔ５と第６の時間点Ｔ６との間の時間差、及び第６の時間点Ｔ６と第７の時間点Ｔ７との間の時間差は、略同じである。いわゆる「略同じ」とは、第３の時間点Ｔ３と第４の時間点Ｔ４との間の時間差の第４の時間点Ｔ４と第５の時間点Ｔ５との間の時間差に対する比が０．９乃至１．１の範囲にあることを意味する。

前述の通り、タイミング補間部１３０１は、第１の遅延クロック信号及び第２の遅延クロック信号に応じてＮ個の補間クロック信号を生成し、このとき、Ｎは１よりも大きい正の整数である。一実施形態では、Ｎは２の整数乗＋１であり、特に、２のｙ乗＋１（２^y＋１）である。このとき、ｙは、クロック生成信号における、マルチプレクサ１３０２を制御するために使用される、ビット数となるクロック生成信号の下位ビットの量であり、正の整数である。

特に、遅延構成要素１３１１〜１３１５だけを含むタイミング補間部１３０１は、一実施形態において第１の遅延クロック信号ＣＬＫ＿ｉ及び第２の遅延クロック信号ＣＬＫ＿（ｉ＋１）に応じて３つの補間クロック信号を生成する。図６Ａに示す実施形態では、タイミング補間部１３０１は、第１の遅延クロック信号ＣＬＫ＿ｉ及び第２の遅延クロック信号ＣＬＫ＿（ｉ＋１）に応じて５つの補間クロック信号を生成する。別の実施形態では、タイミング補間部１３０１は、遅延構成要素１３２１〜１３２９の次のステージに配置され、その接続関係が遅延構成要素１３１１乃至１３２９の接続関係と同じである９つの同じ遅延構成要素を含み、第１の遅延クロック信号ＣＬＫ＿ｉ及び第２の遅延クロック信号ＣＬＫ＿（ｉ＋１）に応じて９つの補間クロック信号を生成する。

マルチプレクサ１３０２は、クロック生成信号に応じて出力クロック信号ＣＬＫ＿ｏｕｔとなる補間クロック信号を前述の補間クロック信号の中から選択する。実際には、マルチプレクサ１３０２は、多入力単出力マルチプレクサである。ある場合では、前述のタイミング補間部１３０１は補間クロック信号ＣＬＫ＿ｉｎｔ＿１〜ＣＬＫ＿ｉｎｔ＿５を出力し、クロック生成信号ＣＬＫ＿ｇｅｎはマルチプレックスモジュール１２００を制御する５つの上位ビットを含む７ビットを有する。一実施形態では、マルチプレクサ１３０２は、それぞれ入力端を介して補間クロック信号ＣＬＫ＿ｉｎｔ＿１〜ＣＬＫ＿ｉｎｔ＿４を受信する４：１マルチプレクサであり、クロック生成信号ＣＬＫ＿ｇｅｎの２つの下位ビットに応じて出力クロック信号ＣＬＫ＿ｏｕｔとなる補間クロック信号を４つの補間クロック信号ＣＬＫ＿ｉｎｔ＿１乃至ＣＬＫ＿ｉｎｔ＿４から選択する。

図７Ａ及び図７Ｂを参照すると、第２のタイミング遅延モジュール１３００の機能ブロック図と、一実施形態における第２のタイミング遅延モジュール１３００の入力信号及び出力信号の概略的なタイミング図とがそれぞれ示される。図７Ａにおいて、第２のタイミング遅延モジュール１３００は、第１の遅延構成要素１３３１〜１３３４、第２の遅延構成要素１３３５〜１３３８、及び第３の遅延構成要素１３３９を含む。第１の遅延構成要素１３３１〜１３３４の幾つかはクロック生成信号ＣＬＫ＿ｇｅｎに応じて選択的にイネーブルにされ、イネーブルにされた第１の遅延構成要素のそれぞれは第１の遅延クロック信号ＣＬＫ＿ｉに応じて第１の駆動信号を出力する。第２の遅延構成要素１３３５〜１３３８の幾つかはクロック生成信号ＣＬＫ＿ｇｅｎに応じて選択的にイネーブルにされ、イネーブルにされた第２の遅延構成要素のそれぞれは第２の遅延クロック信号ＣＬＫ＿（ｉ＋１）に応じて第２の駆動信号を出力する。第３の遅延構成要素１３３９は、第１の駆動信号又は第２の駆動信号のいずれかによって駆動されて出力クロック信号ＣＬＫ＿ｏｕｔを生成する。実際には、第１の遅延構成要素１３３１又は第２の遅延構成要素１３３５のいずれかは同時にイネーブルにされる。同様に、第１の遅延構成要素１３３２又は第２の遅延構成要素１３３６のいずれかが同時にイネーブルにされ、第１の遅延構成要素１３３３又は第２の遅延構成要素１３３７のいずれかが同時にイネーブルにされ、第１の遅延構成要素１３３４又は第２の遅延構成要素１３３８のいずれかが同時にイネーブルにされる。このようにして、第３の遅延構成要素１３３９によって受信される駆動信号に関連する駆動力は、クロック生成信号ＣＬＫ＿ｇｅｎの変動に応じて変化し、それにより、第１の遅延クロック信号ＣＬＫ＿ｉ及び出力クロック信号ＣＬＫ＿ｏｕｔはそれらの間に異なる伝搬遅延を有する。

例示的な実施形態では、図７Ｂに示すように、第２のタイミング遅延モジュール１３００は第１の遅延クロック信号ＣＬＫ＿ｉ及び第２の遅延クロック信号ＣＬＫ＿（ｉ＋１）を受信する。全ての第１の遅延構成要素がクロック生成信号ＣＬＫ＿ｇｅｎによってイネーブルにされると、第３の遅延構成要素１３３９によって生成される出力クロック信号ＣＬＫ＿ｏｕｔは信号ＣＬＫ＿ｉ＿１００％のようなタイムシーケンスを有する。次に、第１の遅延構成要素１３３１，１３３２，１３３３及び第２の遅延構成要素１３３８がクロック生成信号ＣＬＫ＿ｇｅｎによってイネーブルにされると、第３の遅延構成要素１３３９によって生成される出力クロック信号ＣＬＫ＿ｏｕｔは、図７Ｂに示される信号ＣＬＫ＿ｉ＿７５％のようなタイムシーケンスを有する。第１の遅延構成要素１３３１，１３３２及び第２の遅延構成要素１３３７，１３３８がクロック生成信号ＣＬＫ＿ｇｅｎによって有効にされると、第３の遅延構成要素１３３９によって生成される出力クロック信号ＣＬＫ＿ｏｕｔは、図７Ｂに示される信号ＣＬＫ＿ｉ＿５０％のようなタイムシーケンスを有する。第１の遅延構成要素１３３１及び第２の遅延構成要素１３３６，１３３７，１３３８がクロック生成信号ＣＬＫ＿ｇｅｎによってイネーブルにされると、第３の遅延構成要素１３３９によって生成される出力クロック信号ＣＬＫ＿ｏｕｔは、図７Ｂに示される信号ＣＬＫ＿（ｉ＋１）＿７５％のようなタイムシーケンスを有する。全ての第２の遅延構成要素がクロック生成信号ＣＬＫ＿ｇｅｎによってイネーブルにされると、第３の遅延構成要素１３３９によって生成される出力クロック信号ＣＬＫ＿ｏｕｔは、図７Ｂに示される信号ＣＬＫ＿（ｉ＋１）＿１００％のようなタイムシーケンスを有する。本実施形態では出力クロック信号ＣＬＫ＿ｏｕｔは上述した五つの状態を有するが、本発明において、出力クロック信号ＣＬＫ＿ｏｕｔの状態の数は限定されない。

前述したとおり、クロック生成装置は、タイミング補間回路を用いて、一つの遅延構成要素の伝搬遅延よりも短いクロック遅延を得る。更に、本発明は、出力信号の実際のクロック遅延がクロック生成信号によって示されるクロック遅延コマンドを使用して特定の線形性を有するように、遅延構成要素の複製を用いる。

Claims

基準クロック信号を受信し、前記基準クロック信号に応じて前記基準クロック信号と関連する複数の遅延クロック信号を生成する第１のタイミング遅延モジュールと、
前記第１のタイミング遅延モジュールに電気的に接続され、クロック生成信号に応じて前記複数の遅延クロック信号のうち第１の遅延クロック信号及び第２の遅延クロック信号を出力するマルチプレックスモジュールと、
前記マルチプレックスモジュールに電気的に接続され、前記第１の遅延クロック信号、前記第２の遅延クロック信号、及び前記クロック生成信号に応じて出力クロック信号を生成する第２のタイミング遅延モジュールと、
を備えるクロック生成装置。
前記マルチプレックスモジュールは、前記クロック生成信号に応じて前記複数の遅延クロック信号のうちの２つの順次的な遅延クロック信号を前記第１の遅延クロック信号及び第２の遅延クロック信号として選択するよう構成される、請求項１に記載のクロック生成装置。
前記第２のタイミング遅延モジュールは、
前記マルチプレックスモジュールに電気的に接続され、前記第１の遅延クロック信号及び前記第２の遅延クロック信号に応じて複数の補間クロック信号を生成する、タイミング補間部と、
前記タイミング補間部と電気的に接続され、前記クロック生成信号に応じて前記複数の補間クロック信号のうちの一つの信号を前記出力クロック信号として選択するマルチプレクサとを含む、請求項１に記載のクロック生成装置。
前記複数の補間クロック信号の量は２のｙ乗＋１であり、ｙは正の整数である、請求項３に記載のクロック生成装置。
前記複数の補間クロック信号は同じ時間間隔を有する、請求項３に記載のクロック生成装置。
前記クロック生成信号は複数のビットを有し、前記マルチプレックスモジュールは前記クロック生成信号の前記複数のビットのうちの複数の上位ビットに応じて前記第１の遅延クロック信号及び第２の遅延クロック信号を出力する、請求項３に記載のクロック生成装置。
前記マルチプレクサは、前記クロック生成信号の前記複数のビットのうちの少なくとも一つの下位ビットに応じて前記複数の補間クロック信号のうちの一つの信号を前記出力クロック信号として選択する、請求項６に記載のクロック生成装置。
前記タイミング補間部は、
第１の入力端及び第２の入力端を有し、前記第１の入力端及び前記第２の入力端を介して前記第１の遅延クロック信号を受信し、前記第１の遅延クロック信号に応じて前記複数の補間クロック信号のうちの一つの信号と関連する信号を生成する第１の遅延構成要素と、
第３の入力端及び第４の入力端部有し、前記第３の入力端を介して前記第１の遅延クロック信号を受信し、前記第４の入力端を介して前記第２の遅延クロック信号を受信し、前記第１の遅延クロック信号及び前記第２の遅延クロック信号に応じて前記複数の補間クロック信号のうちの他の一つの信号と関連する信号を生成する第２の遅延構成要素と、
第５の入力端及び第６の入力端を有し、前記第５の入力端及び前記第６の入力端を介して前記第２の遅延クロック信号を受信し、前記第２の遅延クロック信号に応じて前記複数の補間クロック信号のうちの更に他の一つの信号と関連する信号を生成する第３の遅延構成要素とを含み、
前記第１の遅延構成要素、第２の遅延構成要素、及び第３の遅延構成要素は同じ回路構造を有する、請求項３に記載のクロック生成装置。
前記第２のタイミング遅延モジュールは、
前記クロック生成信号に応答して選択的に部分的にイネーブルにされ、前記イネーブルにされると前記第１の遅延クロック信号に応じて第１の駆動信号を出力するよう構成される複数の第１の遅延構成要素と、
前記クロック生成信号に応答して選択的に部分的にイネーブルにされ、前記イネーブルにされると前記第２の遅延クロック信号に応じて第２の駆動信号を出力するよう構成される複数の第２の遅延構成要素と、
前記第１の駆動信号又は前記第２の駆動信号のいずれかに応答して駆動され、前記出力クロック信号を生成する第３の遅延構成要素と、を含む、請求項１に記載のクロック生成装置。