JP4785704B2 - 表示装置 - Google Patents
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Description
本発明は、表示装置に関し、特に、データドライバに適用して有効な技術に関するものである。
コンピュータやその他の情報機器の高精細度カラーモニター、あるいはテレビ受像機の表示デバイスとして、液晶表示モジュールが使用される。
液晶表示モジュールは、基本的には、少なくとも一方が透明なガラス等からなる二枚の（一対の）基板の間に、液晶層を挟持した、所謂、液晶表示パネルを有し、この液晶表示パネルの基板に形成した画素形成用の各種電極に選択的に電圧を印加して、所定のサブピクセルの点灯と消灯を行うもので、コントラスト性能、高速表示性能に優れている。
このサブピクセルの点灯と消灯を行うために、液晶表示パネルの側面にデータドライバと、走査ドライバを備えている。
そして、データドライバは、一般に、外部から入力される表示データをラッチするラッチ部と、ラッチ部にラッチされた表示データを映像電圧に変換するデコーダ回路を備えている。（例えば、下記特許文献１を参照）
液晶表示モジュールは、基本的には、少なくとも一方が透明なガラス等からなる二枚の（一対の）基板の間に、液晶層を挟持した、所謂、液晶表示パネルを有し、この液晶表示パネルの基板に形成した画素形成用の各種電極に選択的に電圧を印加して、所定のサブピクセルの点灯と消灯を行うもので、コントラスト性能、高速表示性能に優れている。
このサブピクセルの点灯と消灯を行うために、液晶表示パネルの側面にデータドライバと、走査ドライバを備えている。
そして、データドライバは、一般に、外部から入力される表示データをラッチするラッチ部と、ラッチ部にラッチされた表示データを映像電圧に変換するデコーダ回路を備えている。（例えば、下記特許文献１を参照）
なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００４−３０１９４６号公報
従来のデータドライバでは、データドライバから各映像線に映像電圧（階調電圧）を出力するときに、すべての映像線に同じタイミングで出力している。しかし、走査線の走査信号入力端に近い画素と遠い画素とでは、走査信号の波形が異なるため、アクティブ素子である薄膜トランジスタ（ＴＦＴ）がオンとなる時間が変動し、映像電圧の書き込み時間にばらつきが生じるという問題があった。
この問題点を解決するために、映像線を複数のブロックに分割し、各ブロックへの映像電圧の出力のタイミングをずらす（遅延させる）ことにより、データの書き込み不足による表示むら、表示品質の低下を防ぐことが可能となる。
しかしながら、このようなデータドライバにおいて、ラッチ部内では、出力タイミング制御用クロック（ＣＬ１）によってデータラッチが一括して行われる。
そのため、前の表示ライン用の表示データに比して、次の表示ライン用の表示データが大きく変化した場合には、多数の回路が一括して動作するために、瞬時電流が発生する恐れがある。そして、この瞬時電流は、電源電圧の変動をもたらし、電源電圧にノイズを重畳させ、最悪の場合は、表示データが欠落するなど信頼性を損なわせる恐れがあった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、次の表示ライン用の表示データが大きく変化した場合でも、データドライバで生じる瞬時電流のピーク値を小さくし、データドライバおよび表示装置の信頼性を向上させることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
この問題点を解決するために、映像線を複数のブロックに分割し、各ブロックへの映像電圧の出力のタイミングをずらす（遅延させる）ことにより、データの書き込み不足による表示むら、表示品質の低下を防ぐことが可能となる。
しかしながら、このようなデータドライバにおいて、ラッチ部内では、出力タイミング制御用クロック（ＣＬ１）によってデータラッチが一括して行われる。
そのため、前の表示ライン用の表示データに比して、次の表示ライン用の表示データが大きく変化した場合には、多数の回路が一括して動作するために、瞬時電流が発生する恐れがある。そして、この瞬時電流は、電源電圧の変動をもたらし、電源電圧にノイズを重畳させ、最悪の場合は、表示データが欠落するなど信頼性を損なわせる恐れがあった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、次の表示ライン用の表示データが大きく変化した場合でも、データドライバで生じる瞬時電流のピーク値を小さくし、データドライバおよび表示装置の信頼性を向上させることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数本の映像線を有する表示パネルと、各映像線に映像電圧を出力するデータドライバと、前記各データドライバを制御・駆動する表示制御回路とを備え、前記データドライバは、前記複数本の映像線を複数のブロックに分割し、前記各ブロックの映像線へ映像電圧を出力するタイミングを各ブロック毎に異ならせるための内部コントロール信号を生成する内部コントロール信号生成回路と、外部から連続して入力される１表示ライン分の表示データを順次ラッチする第１のラッチ回路と、前記第１のラッチ回路にラッチされた表示データをラッチする第２のラッチ回路と、前記第２のラッチ回路にラッチされた前記各ブロックに対応する表示データを、前記各ブロック毎に異なるタイミングでラッチする第３のラッチ回路と、前記第３のラッチ回路でラッチされた表示データを映像電圧に変換するデコーダ回路とを有する表示装置であって、前記第２のラッチ回路は、前記第１のラッチ回路にラッチされた表示データを、前記各ブロック毎に異なるタイミングでラッチする。
（１）複数本の映像線を有する表示パネルと、各映像線に映像電圧を出力するデータドライバと、前記各データドライバを制御・駆動する表示制御回路とを備え、前記データドライバは、前記複数本の映像線を複数のブロックに分割し、前記各ブロックの映像線へ映像電圧を出力するタイミングを各ブロック毎に異ならせるための内部コントロール信号を生成する内部コントロール信号生成回路と、外部から連続して入力される１表示ライン分の表示データを順次ラッチする第１のラッチ回路と、前記第１のラッチ回路にラッチされた表示データをラッチする第２のラッチ回路と、前記第２のラッチ回路にラッチされた前記各ブロックに対応する表示データを、前記各ブロック毎に異なるタイミングでラッチする第３のラッチ回路と、前記第３のラッチ回路でラッチされた表示データを映像電圧に変換するデコーダ回路とを有する表示装置であって、前記第２のラッチ回路は、前記第１のラッチ回路にラッチされた表示データを、前記各ブロック毎に異なるタイミングでラッチする。
（２）（１）において、前記第１のラッチ回路が前記各ブロックに対応する次の表示データをラッチする前に、前記第２のラッチ回路が、前記第１のラッチ回路にラッチ済みの表示データをラッチし、前記第２のラッチ回路が前記第１のラッチ回路から次の表示データをラッチする前に、前記第３のラッチ回路が、前記第２のラッチ回路にラッチ済みの表示データをラッチする。
（３）（１）または（２）において、前記第１のラッチ回路は、取り込み信号に基づき表示データをラッチし、前記第２のラッチ回路は、前記内部コントロール信号生成回路で生成される第１の内部コントロール信号に基づき、前記第１のラッチ回路にラッチされた表示データをラッチし、前記第３のラッチ回路は、前記内部コントロール信号生成回路で生成される第２の内部コントロール信号に基づき、前記第２のラッチ回路にラッチされた表示データをラッチし、前記第１の内部コントロール信号は、前記各ブロックに対応する表示データの中の最後の表示データをラッチする前記取り込み信号、あるいは、前記各ブロックに対応する表示データをラッチする前記第２の内部コントロール信号の中で、無効となる時点が遅い方の信号に同期する信号である。
（３）（１）または（２）において、前記第１のラッチ回路は、取り込み信号に基づき表示データをラッチし、前記第２のラッチ回路は、前記内部コントロール信号生成回路で生成される第１の内部コントロール信号に基づき、前記第１のラッチ回路にラッチされた表示データをラッチし、前記第３のラッチ回路は、前記内部コントロール信号生成回路で生成される第２の内部コントロール信号に基づき、前記第２のラッチ回路にラッチされた表示データをラッチし、前記第１の内部コントロール信号は、前記各ブロックに対応する表示データの中の最後の表示データをラッチする前記取り込み信号、あるいは、前記各ブロックに対応する表示データをラッチする前記第２の内部コントロール信号の中で、無効となる時点が遅い方の信号に同期する信号である。
（４）（３）において、前記第１の内部コントロール信号は、前記各ブロックに対応する表示データの中の最後の表示データをラッチする前記取り込み信号の立ち下がりに同期して立ち上がり、出力タイミング制御用クロックに同期して立ち下がる信号である。
（５）（３）において、前記第１の内部コントロール信号は、前記各ブロックに対応する表示データをラッチする前記第２の内部クロックの立ち下がりに同期して立ち上がり、出力タイミング制御用クロックに同期して立ち下がる信号である。
（６）（１）ないし（５）の何れかにおいて、前記表示パネルは、複数本の走査線と、前記各走査線に走査信号を出力する走査ドライバとを有し、前記内部コントロール信号生成回路は、前記走査ドライバに近いブロックから遠いブロックに向けて、前記映像電圧を出力するタイミングを遅らせる。
（７）（１）ないし（５）の何れかにおいて、前記表示装置は、液晶表示装置であり、前記表示パネルは、液晶表示パネルである。
（５）（３）において、前記第１の内部コントロール信号は、前記各ブロックに対応する表示データをラッチする前記第２の内部クロックの立ち下がりに同期して立ち上がり、出力タイミング制御用クロックに同期して立ち下がる信号である。
（６）（１）ないし（５）の何れかにおいて、前記表示パネルは、複数本の走査線と、前記各走査線に走査信号を出力する走査ドライバとを有し、前記内部コントロール信号生成回路は、前記走査ドライバに近いブロックから遠いブロックに向けて、前記映像電圧を出力するタイミングを遅らせる。
（７）（１）ないし（５）の何れかにおいて、前記表示装置は、液晶表示装置であり、前記表示パネルは、液晶表示パネルである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、次の表示ライン用の表示データが大きく変化した場合でも、データドライバで生じる瞬時電流のピーク値を小さくし、データドライバおよび表示装置の信頼性を向上させることが可能となる。
本発明によれば、次の表示ライン用の表示データが大きく変化した場合でも、データドライバで生じる瞬時電流のピーク値を小さくし、データドライバおよび表示装置の信頼性を向上させることが可能となる。
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
［実施例］
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、液晶表示パネル１、データドライバ部２、走査ドライバ部３、表示制御回路（ＴＣＯＮ）４、電源回路５で構成される。
データドライバ部２、走査ドライバ部３は、表示パネル１の周辺部に設置される。走査ドライバ部３は、液晶表示パネル１の一辺に配置された複数の走査ドライバＩＣから構成される。また、データドライバ部２は、液晶表示パネル１の他の辺に配置された複数のデータドライバＩＣから構成される。
表示制御回路４は、パソコンやテレビ受信回路等の表示信号源（ホスト側）から入力する表示信号を、データの交流化等、液晶表示パネル１の表示に適したタイミング調整を行い、表示形式の表示データに変換して同期信号（クロック信号）と共に走査ドライバ部３、データドライバ部２に入力する。
走査ドライバ部３とデータドライバ部２は、表示制御回路４の制御の基に走査線に走査電圧を供給し、また、映像線に映像電圧を供給して映像を表示する。電源回路５は液晶表示装置に要する各種の電圧を生成する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
［実施例］
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、液晶表示パネル１、データドライバ部２、走査ドライバ部３、表示制御回路（ＴＣＯＮ）４、電源回路５で構成される。
データドライバ部２、走査ドライバ部３は、表示パネル１の周辺部に設置される。走査ドライバ部３は、液晶表示パネル１の一辺に配置された複数の走査ドライバＩＣから構成される。また、データドライバ部２は、液晶表示パネル１の他の辺に配置された複数のデータドライバＩＣから構成される。
表示制御回路４は、パソコンやテレビ受信回路等の表示信号源（ホスト側）から入力する表示信号を、データの交流化等、液晶表示パネル１の表示に適したタイミング調整を行い、表示形式の表示データに変換して同期信号（クロック信号）と共に走査ドライバ部３、データドライバ部２に入力する。
走査ドライバ部３とデータドライバ部２は、表示制御回路４の制御の基に走査線に走査電圧を供給し、また、映像線に映像電圧を供給して映像を表示する。電源回路５は液晶表示装置に要する各種の電圧を生成する。
図２は、本実施例の液晶表示パネル１の画素部の等価回路を示す図である。なお、同図は、実際の画素の幾何学的配置に対応しており、有効表示領域（画素部）にマトリクス状に配置される複数のサブピクセルは、１サブピクセル当たり１つの薄膜トランジスタ（ＴＦＴ）で構成したものである。
図３は、本実施例の液晶表示パネル１の１サブピクセルの等価回路を示す図である。
図３において、Ｄは、映像線（ドレイン線、ソース線ともいう）、Ｇは走査線（ゲート線ともいう）、ＰＸは画素電極であり、ＣＴは対向電極（コモン電極）、Ｃｌｃは液晶層を等価的に示す液晶容量、Ｃａｄｄは、Ｖｃｏｍの電圧が供給される共通信号線（ＣＬ）とソース電極の間に形成された保持容量である。
図２に示すように、列方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）のドレイン電極は、それぞれ映像線（Ｄ）に接続され、各映像線（Ｄ）は列方向に配置されたサブピクセルに、表示データに対応する映像電圧を供給するデータドライバ部２に接続される。
また、行方向に配置された各サブピクセルにおける薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（Ｇ）に接続され、各走査線（Ｇ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ）のゲートに走査電圧（正または負のバイアス電圧）を供給する走査ドライバ部３に接続される。
液晶表示パネル１に画像を表示する際、走査ドライバ部３は、走査線（Ｇ）を、上から下（あるいは、下から上）に向かって順次選択し、一方で、ある走査線の選択期間中に、データドライバ部２は、表示データに対応する映像電圧を、映像線（Ｄ）に供給し、画素電極（ＰＸ）に印加する。
映像線（Ｄ）に供給された電圧は、薄膜トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に印加され、最終的に、保持容量（Ｃａｄｄ）と、液晶容量（Ｃｌｃ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
図３は、本実施例の液晶表示パネル１の１サブピクセルの等価回路を示す図である。
図３において、Ｄは、映像線（ドレイン線、ソース線ともいう）、Ｇは走査線（ゲート線ともいう）、ＰＸは画素電極であり、ＣＴは対向電極（コモン電極）、Ｃｌｃは液晶層を等価的に示す液晶容量、Ｃａｄｄは、Ｖｃｏｍの電圧が供給される共通信号線（ＣＬ）とソース電極の間に形成された保持容量である。
図２に示すように、列方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）のドレイン電極は、それぞれ映像線（Ｄ）に接続され、各映像線（Ｄ）は列方向に配置されたサブピクセルに、表示データに対応する映像電圧を供給するデータドライバ部２に接続される。
また、行方向に配置された各サブピクセルにおける薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（Ｇ）に接続され、各走査線（Ｇ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ）のゲートに走査電圧（正または負のバイアス電圧）を供給する走査ドライバ部３に接続される。
液晶表示パネル１に画像を表示する際、走査ドライバ部３は、走査線（Ｇ）を、上から下（あるいは、下から上）に向かって順次選択し、一方で、ある走査線の選択期間中に、データドライバ部２は、表示データに対応する映像電圧を、映像線（Ｄ）に供給し、画素電極（ＰＸ）に印加する。
映像線（Ｄ）に供給された電圧は、薄膜トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に印加され、最終的に、保持容量（Ｃａｄｄ）と、液晶容量（Ｃｌｃ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
図４は、本実施例の液晶表示モジュールにおける映像線の分割方法を説明するための図、図５は、本実施例の液晶表示モジュールにおける映像電圧の出力方法を説明するための図、図６は、本実施例の液晶表示モジュールにおける遅延量の設定方法を説明するための図である。
本実施例の液晶表示モジュールは、液晶表示パネル１において、走査線（Ｇ）の延在方向に並んだ各サブピクセルに映像電圧を書き込むときの書き込み時間のばらつきを防ぐようにしている。
そのため、本実施例の液晶表示モジュールでは、例えば、図４に示すように、液晶表示パネル１に配置された複数本の映像線（Ｄ）を、複数のブロック（ＤＢＬ１〜ＤＢＬｎ）に分割する。そして、データドライバ部２から各映像線（Ｄ）に映像電圧（階調電圧）を出力するときには、例えば、図５に示すように、各ブロック（ＤＢＬ１〜ＤＢＬｎ）毎に出力するタイミングをずらすようにしている。
具体的には、図５に示すように、走査線（Ｇ）の入力端（走査ドライバ部３）に最も近いブロック（ＤＢＬ１）から最も遠いブロック（ＤＢＬｎ）に向けて、出力のタイミングを遅延させる。
本実施例の液晶表示モジュールは、液晶表示パネル１において、走査線（Ｇ）の延在方向に並んだ各サブピクセルに映像電圧を書き込むときの書き込み時間のばらつきを防ぐようにしている。
そのため、本実施例の液晶表示モジュールでは、例えば、図４に示すように、液晶表示パネル１に配置された複数本の映像線（Ｄ）を、複数のブロック（ＤＢＬ１〜ＤＢＬｎ）に分割する。そして、データドライバ部２から各映像線（Ｄ）に映像電圧（階調電圧）を出力するときには、例えば、図５に示すように、各ブロック（ＤＢＬ１〜ＤＢＬｎ）毎に出力するタイミングをずらすようにしている。
具体的には、図５に示すように、走査線（Ｇ）の入力端（走査ドライバ部３）に最も近いブロック（ＤＢＬ１）から最も遠いブロック（ＤＢＬｎ）に向けて、出力のタイミングを遅延させる。
映像電圧の出力タイミングを遅延させるときの遅延量（遅延時間）は、各ブロック（ＤＢＬ２〜ＤＢＬｎ）での走査線（Ｇ）の走査信号の波形のなまりの度合いに基づいて設定する。
走査線（Ｇ）に入力される走査信号の理想的な波形は、例えば、図６に点線で示したＶｇ（ｉｄｅａｌ）の波形のように矩形である。しかし、走査線（Ｇ）は、一種の分布定数線路と見なせるため、走査ドライバ部３から走査線（Ｇ）に出力された走査信号は、各ブロックの領域に到達するまでに波形がなまってしまう。
このとき、走査ドライバ部３から最も近いブロック（ＤＢＬ１）での走査信号の波形（Ｖｇ（ＤＢＬ１））は、図６に示すように、立ち上がりが鋭く、立ち下がりも鋭い。一方、走査ドライバ部３から最も遠いブロック（ＤＢＬｎ）での走査信号の波形（Ｖｇ（ＤＢＬｎ））は、図６に示すように、立ち上がりがゆるく、立ち下がりが鈍い。
従来の液晶表示モジュールでは、図６の下側に示したように、すべての映像線に対して同じタイミングで表示データに基づく映像電圧（ＤＡＴＡ）を出力している。また、液晶表示モジュールでは、通常走査信号と映像電圧のタイミングは、次の映像電圧が書き込まれないように、走査線（Ｇ）の、走査ドライバ部３から最も遠い側の波形（Ｖｇ（ｆａｒ））と映像電圧（ＤＡＴＡ）の最低電位との関係によって決定される。
そのため、走査線（Ｇ）の、走査ドライバ部３に最も近い側の波形（Ｖｇ（ｎｅａｒ））のように、立ち上がりおよび立ち下がりが鋭い場合の書き込み時間（ＷＴｎｅ，ＷＴｎｅ’）は、走査線（Ｇ）の走査ドライバ部３から遠い領域での書き込み（時間ＷＴｆ，ＷＴｆ’）に比べて短くなる。
走査線（Ｇ）に入力される走査信号の理想的な波形は、例えば、図６に点線で示したＶｇ（ｉｄｅａｌ）の波形のように矩形である。しかし、走査線（Ｇ）は、一種の分布定数線路と見なせるため、走査ドライバ部３から走査線（Ｇ）に出力された走査信号は、各ブロックの領域に到達するまでに波形がなまってしまう。
このとき、走査ドライバ部３から最も近いブロック（ＤＢＬ１）での走査信号の波形（Ｖｇ（ＤＢＬ１））は、図６に示すように、立ち上がりが鋭く、立ち下がりも鋭い。一方、走査ドライバ部３から最も遠いブロック（ＤＢＬｎ）での走査信号の波形（Ｖｇ（ＤＢＬｎ））は、図６に示すように、立ち上がりがゆるく、立ち下がりが鈍い。
従来の液晶表示モジュールでは、図６の下側に示したように、すべての映像線に対して同じタイミングで表示データに基づく映像電圧（ＤＡＴＡ）を出力している。また、液晶表示モジュールでは、通常走査信号と映像電圧のタイミングは、次の映像電圧が書き込まれないように、走査線（Ｇ）の、走査ドライバ部３から最も遠い側の波形（Ｖｇ（ｆａｒ））と映像電圧（ＤＡＴＡ）の最低電位との関係によって決定される。
そのため、走査線（Ｇ）の、走査ドライバ部３に最も近い側の波形（Ｖｇ（ｎｅａｒ））のように、立ち上がりおよび立ち下がりが鋭い場合の書き込み時間（ＷＴｎｅ，ＷＴｎｅ’）は、走査線（Ｇ）の走査ドライバ部３から遠い領域での書き込み（時間ＷＴｆ，ＷＴｆ’）に比べて短くなる。
そこで、本実施例の液晶表示モジュールでは、ブロック（ＤＢＬ１）の映像線に対しては、走査信号の波形（Ｖｇ（ＤＢＬ１））と映像電圧（ＤＡＴＡ（ＤＢＬ１））の最低電位との関係から映像電圧（ＤＡＴＡ（ＤＢＬ１））の出力タイミングを決定し、ブロック（ＤＢＬｎ）に対しては、走査信号の波形（Ｖｇ（ＤＢＬｎ））と映像電圧（ＤＡＴＡ（ＤＢＬｎ））の最低電位との関係から映像電圧（ＤＡＴＡ（ＤＢＬｎ））の出力タイミングを決定する。
このようにすれば、例えば、図６に示すように、走査線（Ｇ）の走査ドライバ部３に最も近い領域のブロック（ＤＢＬ１）における映像電圧（ＤＡＴＡ（ＤＢＬ１））の書き換え時刻と、走査線（Ｇ）の走査ドライバ部３から遠い領域のブロック（ＤＢＬｎ）における映像電圧（ＤＡＴＡ（ＤＢＬｎ））の書き換え時刻にΔｔ（秒）の差が生じる。
つまり、走査線（Ｇ）の走査ドライバ部３に最も近い領域のブロック（ＤＢＬ１）の映像線への映像電圧の出力タイミングをΔｔ（秒）だけ早くすることで、ブロック（ＤＢＬ１）での書き込み時間の不足を補うことができる。
これにより、走査線（Ｇ）の走査ドライバ部３に最も近い領域のブロック（ＤＢＬ１）における書き込み時間（ＷＴ１，ＷＴ１’）と、走査線（Ｇ）の走査ドライバ部３から遠い領域のブロック（ＤＢＬｎ）における書き込み時間（ＷＴｎ，ＷＴｎ’）をほぼ等しくすることができる。
なお、図６では、走査ドライバ部３に最も近いブロック（ＤＢＬ１）と、最も遠いブロック（ＤＢＬｎ）のみを示しているが、実際には、すべてのブロック（ＤＢＬ１〜ＤＢＬｎ）での映像電圧書き込み時間がほぼ等しくなるように出力タイミングを設定する。
このようにすれば、例えば、図６に示すように、走査線（Ｇ）の走査ドライバ部３に最も近い領域のブロック（ＤＢＬ１）における映像電圧（ＤＡＴＡ（ＤＢＬ１））の書き換え時刻と、走査線（Ｇ）の走査ドライバ部３から遠い領域のブロック（ＤＢＬｎ）における映像電圧（ＤＡＴＡ（ＤＢＬｎ））の書き換え時刻にΔｔ（秒）の差が生じる。
つまり、走査線（Ｇ）の走査ドライバ部３に最も近い領域のブロック（ＤＢＬ１）の映像線への映像電圧の出力タイミングをΔｔ（秒）だけ早くすることで、ブロック（ＤＢＬ１）での書き込み時間の不足を補うことができる。
これにより、走査線（Ｇ）の走査ドライバ部３に最も近い領域のブロック（ＤＢＬ１）における書き込み時間（ＷＴ１，ＷＴ１’）と、走査線（Ｇ）の走査ドライバ部３から遠い領域のブロック（ＤＢＬｎ）における書き込み時間（ＷＴｎ，ＷＴｎ’）をほぼ等しくすることができる。
なお、図６では、走査ドライバ部３に最も近いブロック（ＤＢＬ１）と、最も遠いブロック（ＤＢＬｎ）のみを示しているが、実際には、すべてのブロック（ＤＢＬ１〜ＤＢＬｎ）での映像電圧書き込み時間がほぼ等しくなるように出力タイミングを設定する。
図７（ａ）は、本実施例の液晶表示モジュールのデータドライバＩＣの概略構成を示すブロック図、図８は、本実施例の液晶表示モジュールの表示データの出力タイミングを説明するための図である。
本実施例の液晶表示モジュールのデータドライバ部２は、複数のデータドライバＩＣで構成される。このデータドライバＩＣは、データラッチ回路２０１、シフトレジスタ２０２、１ｓｔラッチ回路２０３、２ｎｄラッチ回路２０４Ａ、３ｒｄラッチ回路２０４Ｂ、レベルシフト回路２０５、デコーダ回路２０６、階調電圧生成回路２０７、出力回路２０８、スイッチ回路２０９、内部コントロール信号を生成する内部コントロール信号生成回路２１０と、内部コントロール信号の生成に用いる設定を記憶しておくディレイレジスタ回路２１１とを備える。
データドライバＩＣは、外部から入力される表示データを、まず、データラッチ回路２０１で一時的に保持する。１ｓｔラッチ回路２０３は、シフトレジスタ２０２からの取り込み信号に基づき、連続して送られてくる表示データが１表示ライン分ラッチする。
本実施例の液晶表示モジュールのデータドライバ部２は、複数のデータドライバＩＣで構成される。このデータドライバＩＣは、データラッチ回路２０１、シフトレジスタ２０２、１ｓｔラッチ回路２０３、２ｎｄラッチ回路２０４Ａ、３ｒｄラッチ回路２０４Ｂ、レベルシフト回路２０５、デコーダ回路２０６、階調電圧生成回路２０７、出力回路２０８、スイッチ回路２０９、内部コントロール信号を生成する内部コントロール信号生成回路２１０と、内部コントロール信号の生成に用いる設定を記憶しておくディレイレジスタ回路２１１とを備える。
データドライバＩＣは、外部から入力される表示データを、まず、データラッチ回路２０１で一時的に保持する。１ｓｔラッチ回路２０３は、シフトレジスタ２０２からの取り込み信号に基づき、連続して送られてくる表示データが１表示ライン分ラッチする。
２ｎｄラッチ回路２０４Ａは、内部コントロール信号生成回路２１０からの第１の内部コントロール信号に基づき、１ｓｔラッチ回路２０３に保持されている表示データをラッチする。
３ｒｄラッチ回路２０４Ｂは、内部コントロール信号生成回路２１０からの第２の内部コントロール信号に基づき、２ｎｄラッチ回路２０４Ａに保持されている表示データをラッチし、表示データをレベルシフト回路２０５に送る。
レベルシフト回路２０５は、受け取った表示データの信号レベルを変換してデコーダ回路２０６に送る。
デコーダ回路２０６は、階調電圧生成回路２０７で生成した階調電圧とレベルシフト回路２０５から受け取った表示データに基づいて、表示データに対応した階調電圧（アナログ信号）を選択し、出力回路２０８に送る。
また、１ｓｔラッチ回路２０３は、表示データを２ｎｄラッチ回路２０４Ａに送る一方で、各ブロック（ＤＢＬ１〜ＤＢＬｎ）の出力タイミングを示すレジスタデータをディレイレジスタ回路２１１に送る。
ディレイレジスタ回路２１１は、レジスタデータに基づいて出力タイミングの設定に必要な情報を内部コントロール信号生成回路２１０に送る。
３ｒｄラッチ回路２０４Ｂは、内部コントロール信号生成回路２１０からの第２の内部コントロール信号に基づき、２ｎｄラッチ回路２０４Ａに保持されている表示データをラッチし、表示データをレベルシフト回路２０５に送る。
レベルシフト回路２０５は、受け取った表示データの信号レベルを変換してデコーダ回路２０６に送る。
デコーダ回路２０６は、階調電圧生成回路２０７で生成した階調電圧とレベルシフト回路２０５から受け取った表示データに基づいて、表示データに対応した階調電圧（アナログ信号）を選択し、出力回路２０８に送る。
また、１ｓｔラッチ回路２０３は、表示データを２ｎｄラッチ回路２０４Ａに送る一方で、各ブロック（ＤＢＬ１〜ＤＢＬｎ）の出力タイミングを示すレジスタデータをディレイレジスタ回路２１１に送る。
ディレイレジスタ回路２１１は、レジスタデータに基づいて出力タイミングの設定に必要な情報を内部コントロール信号生成回路２１０に送る。
内部コントロール信号生成回路２１０は、受け取った情報に基づいて内部コントロール信号を生成し、２ｎｄラッチ回路２０４Ａと、３ｒｄラッチ回路２０４Ｂと、出力回路２０８とに送る。
このとき生成される第２の内部コントロール信号は、例えば、図８に、ＣＬ１Ｄ１〜ＣＬ１Ｄｎで示すように、表示データラッチ用のドットクロック（ＣＬ２）に同期するように、各ブロック（ＤＢＬ１〜ＤＢＬｎ）の出力タイミングを設定した信号である。
出力回路２０８は、デコーダ回路２０６から受け取った階調電圧を増幅し、内部コントロール信号に基づいてブロック毎に設定されたタイミングで階調電圧をスイッチ回路２０９に送る。そして、スイッチ回路２０９は受け取った階調電圧を、順に映像線（Ｄ）に出力する。
このように、本実施例の液晶表示モジュールによれば、映像線を複数のブロックに分割し、各ブロックへの映像電圧の出力のタイミングをずらす（遅延させる）ことで、走査線の延在方向に並んだ各サブピクセルの薄膜トランジスタ（ＴＦＴ）のデータ書き込み時間を等しくすることができる。そのため、映像電圧の書き込み不足による表示むら、表示品質の低下を防ぐことができる。
このとき生成される第２の内部コントロール信号は、例えば、図８に、ＣＬ１Ｄ１〜ＣＬ１Ｄｎで示すように、表示データラッチ用のドットクロック（ＣＬ２）に同期するように、各ブロック（ＤＢＬ１〜ＤＢＬｎ）の出力タイミングを設定した信号である。
出力回路２０８は、デコーダ回路２０６から受け取った階調電圧を増幅し、内部コントロール信号に基づいてブロック毎に設定されたタイミングで階調電圧をスイッチ回路２０９に送る。そして、スイッチ回路２０９は受け取った階調電圧を、順に映像線（Ｄ）に出力する。
このように、本実施例の液晶表示モジュールによれば、映像線を複数のブロックに分割し、各ブロックへの映像電圧の出力のタイミングをずらす（遅延させる）ことで、走査線の延在方向に並んだ各サブピクセルの薄膜トランジスタ（ＴＦＴ）のデータ書き込み時間を等しくすることができる。そのため、映像電圧の書き込み不足による表示むら、表示品質の低下を防ぐことができる。
図７（ｂ）は、従来の液晶表示モジュールのデータドライバＩＣの概略構成を示すブロック図、図１０は、従来の液晶表示モジュールの２ｎｄラッチ回路のラッチ動作を説明するための図である。
従来の液晶表示モジュールでは、図１０の（１）に示すように、図７（ａ）に示す１ｓｔラッチ回路２０３は、シフトレジスタ２０２から出力される取り込み信号（ＳＣＬＫ１〜ＳＣＬＫｎ）に基づき、表示データを順次（即ち、タイミングをずらして）ラッチする。また、図１０の（３）に示すように、３ｒｄラッチ回路２０４Ｂは、内部コントロール信号生成回路２１０から出力される内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄｍ）に基づき、表示データを各ブロック毎に順次（即ち、タイミングをずらして）ラッチする。
しかしながら、図１０の（２）に示すように、２ｎｄラッチ回路２０４Ａは、クロック（ＣＬ１）に同期するラッチクロック（ＬＣＬＫ）基づき、表示データを一括してラッチしている。
そのため、前の表示ラインの表示データと比べて、次の表示ラインの表示データの各ビット値が大きく変化したときには、２ｎｄラッチ回路２０４Ａにおいて、クロック（ＣＬ１）に基づき、一括して表示データをラッチするので、多数の回路が同一のタイミングで一括して動作し、瞬時電流が発生する。
そして、この瞬時電流は、電源電圧の変動をもたらし、電源電圧にノイズを重畳させ、最悪の場合は、表示データが欠落するなど信頼性を損なわせる恐れがあった。
従来の液晶表示モジュールでは、図１０の（１）に示すように、図７（ａ）に示す１ｓｔラッチ回路２０３は、シフトレジスタ２０２から出力される取り込み信号（ＳＣＬＫ１〜ＳＣＬＫｎ）に基づき、表示データを順次（即ち、タイミングをずらして）ラッチする。また、図１０の（３）に示すように、３ｒｄラッチ回路２０４Ｂは、内部コントロール信号生成回路２１０から出力される内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄｍ）に基づき、表示データを各ブロック毎に順次（即ち、タイミングをずらして）ラッチする。
しかしながら、図１０の（２）に示すように、２ｎｄラッチ回路２０４Ａは、クロック（ＣＬ１）に同期するラッチクロック（ＬＣＬＫ）基づき、表示データを一括してラッチしている。
そのため、前の表示ラインの表示データと比べて、次の表示ラインの表示データの各ビット値が大きく変化したときには、２ｎｄラッチ回路２０４Ａにおいて、クロック（ＣＬ１）に基づき、一括して表示データをラッチするので、多数の回路が同一のタイミングで一括して動作し、瞬時電流が発生する。
そして、この瞬時電流は、電源電圧の変動をもたらし、電源電圧にノイズを重畳させ、最悪の場合は、表示データが欠落するなど信頼性を損なわせる恐れがあった。
本実施例では、この問題点を解決するために、１ｓｔラッチ回路２０３に各ブロック毎の次の表示データがラッチされ、かつ、２ｎｄラッチ回路２０４Ａにラッチ済みの各ブロック毎の前の表示データが３ｒｄラッチ回路２０４Ｂに転送された後に、２ｎｄラッチ回路２０４Ａに、１ｓｔラッチ回路２０３から各ブロック毎の表示データをラッチする。
即ち、本実施例では、２ｎｄラッチ回路２０４Ａにおいても、内部コントロール信号生成回路２１０から出力される第１の内部コントロール信号（ＬＣＬＫ１〜ＬＣＬＫｎ）に基づき、表示データを各ブロック毎に順次（即ち、異なるタイミングで）ラッチする。
そのため、本実施例では、図９に示すように、内部コントロール信号生成回路２１０が、１ｓｔラッチ回路２０３において、各ブロック（ＤＢＬ１〜ＤＢＬｎ）の中の最後の映像線用の表示データを取り込む取り込み信号、あるいは、３ｒｄラッチ回路２０４Ｂにおいて、各ブロック（ＤＢＬ１〜ＤＢＬｎ）の表示データをラッチする第２の内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄｍ）の中で、立ち下がり時点が遅い方の信号の立ち下がり時点に同期して、立ち上がる第１の内部コントロール信号（ＬＣＬＫ１〜ＬＣＬＫｎ）を生成する。
なお、図９は、本実施例の液晶表示モジュールの２ｎｄラッチ回路のラッチ動作を説明するための図である。
即ち、本実施例では、２ｎｄラッチ回路２０４Ａにおいても、内部コントロール信号生成回路２１０から出力される第１の内部コントロール信号（ＬＣＬＫ１〜ＬＣＬＫｎ）に基づき、表示データを各ブロック毎に順次（即ち、異なるタイミングで）ラッチする。
そのため、本実施例では、図９に示すように、内部コントロール信号生成回路２１０が、１ｓｔラッチ回路２０３において、各ブロック（ＤＢＬ１〜ＤＢＬｎ）の中の最後の映像線用の表示データを取り込む取り込み信号、あるいは、３ｒｄラッチ回路２０４Ｂにおいて、各ブロック（ＤＢＬ１〜ＤＢＬｎ）の表示データをラッチする第２の内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄｍ）の中で、立ち下がり時点が遅い方の信号の立ち下がり時点に同期して、立ち上がる第１の内部コントロール信号（ＬＣＬＫ１〜ＬＣＬＫｎ）を生成する。
なお、図９は、本実施例の液晶表示モジュールの２ｎｄラッチ回路のラッチ動作を説明するための図である。
図９のＣａｓｅ１が、各ブロック（ＤＢＬ１〜ＤＢＬｎ）の中の最後の映像線用の表示データを取り込む取り込み信号の立ち下がりが遅い場合を図示しており、図９のＣａｓｅ１の（２）に示すように、各ブロック（ＤＢＬ１〜ＤＢＬｎ）の中の最後の映像線用の表示データを取り込む取り込み信号（ＳＣＬＫａ）の立ち下がりに同期して、第１の内部コントロール信号（ＬＣＬＫａ）が立ち上がり、１ｓｔラッチ回路２０３にラッチ済みの、各ブロック（ＤＢＬ１〜ＤＢＬｎ）に属する表示データが、２ｎｄラッチ回路２０４Ａにラッチされる。
図９のＣａｓｅ２が、３ｒｄラッチ回路２０４Ｂにおいて、各ブロック（ＤＢＬ１〜ＤＢＬｎ）の表示データをラッチする第２の内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄｍ）の立ち下がりが遅い場合を図示しており、図９のＣａｓｅ２の（２）に示すように、第２の内部コントロール信号（ＣＬ１Ｄｂ）の立ち下がりに同期して、第１の内部コントロール信号（ＬＣＬＫａ）が立ち上がり、１ｓｔラッチ回路２０３にラッチ済みの、各ブロック（ＤＢＬ１〜ＤＢＬｎ）に属する表示データが、２ｎｄラッチ回路２０４Ａにラッチされる。
なお、Ｃａｓｅ１およびＣａｓｅ２のいずれの場合においても、第１の内部コントロール信号（ＬＣＬＫ１〜ＬＣＬＫｎ）は、クロック（ＣＬ１）に同期して立ち下がる。
図９のＣａｓｅ２が、３ｒｄラッチ回路２０４Ｂにおいて、各ブロック（ＤＢＬ１〜ＤＢＬｎ）の表示データをラッチする第２の内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄｍ）の立ち下がりが遅い場合を図示しており、図９のＣａｓｅ２の（２）に示すように、第２の内部コントロール信号（ＣＬ１Ｄｂ）の立ち下がりに同期して、第１の内部コントロール信号（ＬＣＬＫａ）が立ち上がり、１ｓｔラッチ回路２０３にラッチ済みの、各ブロック（ＤＢＬ１〜ＤＢＬｎ）に属する表示データが、２ｎｄラッチ回路２０４Ａにラッチされる。
なお、Ｃａｓｅ１およびＣａｓｅ２のいずれの場合においても、第１の内部コントロール信号（ＬＣＬＫ１〜ＬＣＬＫｎ）は、クロック（ＣＬ１）に同期して立ち下がる。
このような、第１の内部コントロール信号（ＳＣＬＫａ）は、例えば、図１１に示すような回路構成により生成することができる。
図１１に示す回路は、取り込み信号（ＳＣＬＫａ）の反転信号によりセットされ、クロック（ＣＬ１）によりリセットされるＲ−Ｓ型フリップフロップ回路（ＲＳＦ１）と、第２の内部コントロール信号（ＣＬ１Ｄｂ）の反転信号によりセットされ、クロック（ＣＬ１）によりリセットされるＲ−Ｓ型フリップフロップ回路（ＲＳＦ２）と、Ｒ−Ｓ型フリップフロップ回路（ＲＳＦ１）のＱ出力と、Ｒ−Ｓ型フリップフロップ回路（ＲＳＦ２）のＱ出力が入力されるアンド回路（ＡＮＤ）と、アンド回路（ＡＮＤ）の出力によりセットされ、クロック（ＣＬ１）によりリセットされるＲ−Ｓ型フリップフロップ回路（ＲＳＦ３）とで構成される。
このように、本実施例では、２ｎｄラッチ回路２０４Ａにおいても、内部コントロール信号生成回路２１０から出力される内部コントロール信号（ＬＣＬＫＤ１〜ＬＣＬＫＤｎ）に基づき、表示データを各ブロック毎に順次（即ち、異なるタイミングで）ラッチするようにしたので、前の表示ラインの表示データと比べて、次の表示ラインの表示データの各ビット値が大きく変化した場合でも、多数の回路が同一のタイミングで一括して動作することがなくなるので、ピーク電流を低減することが可能となる。
また、前述の説明では、第１の内部コントロール信号（ＳＣＬＫ１〜ＳＣＬＫｎ）は、取り込み信号、あるいは、第２の内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄｍ）が、常時Ｌｏｗレベルで、Ｈｉｇｈレベル期間に有効となる信号の場合について説明したが、取り込み信号、あるいは、第２の内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄｍ）が、常時Ｈｉｇｈレベルで、Ｌｏｗレベル期間に有効となる信号の場合は、第１の内部コントロール信号（ＳＣＬＫ１〜ＳＣＬＫｎ）は、取り込み信号、あるいは、第２の内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄｍ）の中で、立ち下がり時点が遅い方の信号の立ち下がり時点に同期して立ち上がる信号となる。
図１１に示す回路は、取り込み信号（ＳＣＬＫａ）の反転信号によりセットされ、クロック（ＣＬ１）によりリセットされるＲ−Ｓ型フリップフロップ回路（ＲＳＦ１）と、第２の内部コントロール信号（ＣＬ１Ｄｂ）の反転信号によりセットされ、クロック（ＣＬ１）によりリセットされるＲ−Ｓ型フリップフロップ回路（ＲＳＦ２）と、Ｒ−Ｓ型フリップフロップ回路（ＲＳＦ１）のＱ出力と、Ｒ−Ｓ型フリップフロップ回路（ＲＳＦ２）のＱ出力が入力されるアンド回路（ＡＮＤ）と、アンド回路（ＡＮＤ）の出力によりセットされ、クロック（ＣＬ１）によりリセットされるＲ−Ｓ型フリップフロップ回路（ＲＳＦ３）とで構成される。
このように、本実施例では、２ｎｄラッチ回路２０４Ａにおいても、内部コントロール信号生成回路２１０から出力される内部コントロール信号（ＬＣＬＫＤ１〜ＬＣＬＫＤｎ）に基づき、表示データを各ブロック毎に順次（即ち、異なるタイミングで）ラッチするようにしたので、前の表示ラインの表示データと比べて、次の表示ラインの表示データの各ビット値が大きく変化した場合でも、多数の回路が同一のタイミングで一括して動作することがなくなるので、ピーク電流を低減することが可能となる。
また、前述の説明では、第１の内部コントロール信号（ＳＣＬＫ１〜ＳＣＬＫｎ）は、取り込み信号、あるいは、第２の内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄｍ）が、常時Ｌｏｗレベルで、Ｈｉｇｈレベル期間に有効となる信号の場合について説明したが、取り込み信号、あるいは、第２の内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄｍ）が、常時Ｈｉｇｈレベルで、Ｌｏｗレベル期間に有効となる信号の場合は、第１の内部コントロール信号（ＳＣＬＫ１〜ＳＣＬＫｎ）は、取り込み信号、あるいは、第２の内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄｍ）の中で、立ち下がり時点が遅い方の信号の立ち下がり時点に同期して立ち上がる信号となる。
以下、本実施例の液晶表示モジュールにおける内部コントロール信号生成回路について説明する。
図１２は、本実施例の液晶表示モジュールの内部コントロール信号の生成方法を説明するための図、図１３は、本実施例の液晶表示モジュールの内部コントロール信号生成回路の初段の構成例を示す回路図、図１４は、本実施例の液晶表示モジュールの内部コントロール信号生成回路のシフトレジスタ用クロックの構成例を示す回路図、図１５は、本実施例の液晶表示モジュールの内部コントロール信号生成回路の２段目以降の構成例を示す回路図である。
内部コントロール信号生成回路２１０で、第２の内部コントロール信号を生成するときには、例えば、図１２のＲＳ１に示す、内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄ５）の立ち上がり設定、および、ＲＳ２に示す、内部コントロール信号（ＣＬ１Ｄ１）とイコライズ信号（ＥＱ１）との立ち下がりエッジの設定、ＲＳ３に示す遅延幅の設定、ＲＳ４に示す遅延ブロックの分割の設定、ＲＳ５に示す遅延させる方向の設定、並びに、イコライズ信号ＥＱの設定が必要である。
このとき、内部コントロール信号の立ち上がり設定（ＲＳ１）、および、立ち下がり設定（ＲＳ２）は、例えば、レジスタ設定によりクロック（ＣＬ２）のカウント数で設定する。また、遅延幅の設定（ＲＳ３）は、クロック（ＣＬ２）を分周したシフトレジスタ２０２の取り込み信号で設定する。
また、遅延ブロックの分割の設定（ＲＳ４）は、例えば、前段の内部コントロール信号に対して遅延させる場合は「１」、遅延させない場合は「０」に設定する。また、遅延させる方向の設定（ＲＳ５）は、１番目のブロック（ＤＢＬ１）からＮ番目のブロック（ＤＢＬＮ）に向けて遅延させるか、その逆かを設定する。
またこのとき、最初に出力するブロックの内部コントロール信号（ＣＬ１Ｄ１）はカウンタ回路により生成し、残りの内部コントロール信号（ＣＬ１Ｄ２〜ＣＬ１Ｄ５）はシフトレジスタにより生成する。
図１２は、本実施例の液晶表示モジュールの内部コントロール信号の生成方法を説明するための図、図１３は、本実施例の液晶表示モジュールの内部コントロール信号生成回路の初段の構成例を示す回路図、図１４は、本実施例の液晶表示モジュールの内部コントロール信号生成回路のシフトレジスタ用クロックの構成例を示す回路図、図１５は、本実施例の液晶表示モジュールの内部コントロール信号生成回路の２段目以降の構成例を示す回路図である。
内部コントロール信号生成回路２１０で、第２の内部コントロール信号を生成するときには、例えば、図１２のＲＳ１に示す、内部コントロール信号（ＣＬ１Ｄ１〜ＣＬ１Ｄ５）の立ち上がり設定、および、ＲＳ２に示す、内部コントロール信号（ＣＬ１Ｄ１）とイコライズ信号（ＥＱ１）との立ち下がりエッジの設定、ＲＳ３に示す遅延幅の設定、ＲＳ４に示す遅延ブロックの分割の設定、ＲＳ５に示す遅延させる方向の設定、並びに、イコライズ信号ＥＱの設定が必要である。
このとき、内部コントロール信号の立ち上がり設定（ＲＳ１）、および、立ち下がり設定（ＲＳ２）は、例えば、レジスタ設定によりクロック（ＣＬ２）のカウント数で設定する。また、遅延幅の設定（ＲＳ３）は、クロック（ＣＬ２）を分周したシフトレジスタ２０２の取り込み信号で設定する。
また、遅延ブロックの分割の設定（ＲＳ４）は、例えば、前段の内部コントロール信号に対して遅延させる場合は「１」、遅延させない場合は「０」に設定する。また、遅延させる方向の設定（ＲＳ５）は、１番目のブロック（ＤＢＬ１）からＮ番目のブロック（ＤＢＬＮ）に向けて遅延させるか、その逆かを設定する。
またこのとき、最初に出力するブロックの内部コントロール信号（ＣＬ１Ｄ１）はカウンタ回路により生成し、残りの内部コントロール信号（ＣＬ１Ｄ２〜ＣＬ１Ｄ５）はシフトレジスタにより生成する。
最初に出力するブロックの内部コントロール信号（ＣＬ１Ｄ１）、およびイコライズ信号（ＥＱＰ１）を生成するカウンタ回路は、例えば、図１３に示すような構成にする。このカウンタ回路では、フリップフロップ回路と、内部コントロール信号の立ち上がり設定（ＲＳ１）および立ち下がり設定（ＲＳ２）、ならびにイコライズ信号の立ち下がり設定（ＲＳ６）を用い、タイミングコントローラから入力された水平同期クロック（ＣＬ１Ｐ）と、クロック（ＣＬ２）などから内部コントロール信号（ＣＬ１Ｄ１）とイコライズ信号（ＥＱＰ１）を生成する。
また、残りの内部コントロール信号については、前記カウンタ回路で生成した内部コントロール信号（ＣＬ１Ｄ１）に基づき、この内部コントロール信号（ＣＬ１Ｄ１）からどれだけ遅延させるかをシフトレジスタ用クロック回路およびシフトレジスタ回路で設定し、生成する。
このとき、シフトレジスタ用クロック回路は、例えば、図１４に示すような構成にする。このシフトレジスタ用クロック回路では、クロックＣＬ２の１周期を基準とし、その２倍、４倍、８倍、１６倍の遅延クロックを生成する。
前記シフトレジスタ回路は、例えば、図１５のような構成にする。このシフトレジスタでは、前記カウンタ回路で生成した内部コントロール信号（ＣＬ１Ｄ１）および前記シフトレジスタ用クロック回路で生成した遅延クロックと、遅延ブロックの分割の設定（ＲＳ４）および遅延させる方向の設定（ＲＳ５）から、残りのブロックの内部コントロール信号（ＣＬ１Ｄ２〜ＣＬ１ＤＮ）を生成する。
また、残りの内部コントロール信号については、前記カウンタ回路で生成した内部コントロール信号（ＣＬ１Ｄ１）に基づき、この内部コントロール信号（ＣＬ１Ｄ１）からどれだけ遅延させるかをシフトレジスタ用クロック回路およびシフトレジスタ回路で設定し、生成する。
このとき、シフトレジスタ用クロック回路は、例えば、図１４に示すような構成にする。このシフトレジスタ用クロック回路では、クロックＣＬ２の１周期を基準とし、その２倍、４倍、８倍、１６倍の遅延クロックを生成する。
前記シフトレジスタ回路は、例えば、図１５のような構成にする。このシフトレジスタでは、前記カウンタ回路で生成した内部コントロール信号（ＣＬ１Ｄ１）および前記シフトレジスタ用クロック回路で生成した遅延クロックと、遅延ブロックの分割の設定（ＲＳ４）および遅延させる方向の設定（ＲＳ５）から、残りのブロックの内部コントロール信号（ＣＬ１Ｄ２〜ＣＬ１ＤＮ）を生成する。
図１６、図１７は、表示データの転送方法を説明するための模式図であり、図１６は走査ドライバが一辺のみに配置されている場合の転送方法の例を示す図、図１７は走査ドライバが対向する二辺に配置されている場合の転送方法の例を示す図である。
前述した階調電圧の出力方法では、各ブロックの出力タイミングを遅延させるだけでなく、遅延させる方向も制御することができる。
液晶表示パネル１として一般的なものは、例えば、図１６に示すように、表示パネルの１つの辺に走査ドライバ（ＧＤ）が配置されており、各走査線に入力された操作信号の伝達方向は一方向である。このような液晶表示パネルの場合、タイミングコントローラ４からの表示データおよびレジスタデータを、図１６に示すように、走査ドライバから最も近いデータドライバ（ＤＤ１）から遠いデータドライバ（ＤＤ８）に順に入力していき、走査ドライバから遠くなるにつれて遅延幅が大きくなるような内部コントロール信号を生成すればよい。
前述した階調電圧の出力方法では、各ブロックの出力タイミングを遅延させるだけでなく、遅延させる方向も制御することができる。
液晶表示パネル１として一般的なものは、例えば、図１６に示すように、表示パネルの１つの辺に走査ドライバ（ＧＤ）が配置されており、各走査線に入力された操作信号の伝達方向は一方向である。このような液晶表示パネルの場合、タイミングコントローラ４からの表示データおよびレジスタデータを、図１６に示すように、走査ドライバから最も近いデータドライバ（ＤＤ１）から遠いデータドライバ（ＤＤ８）に順に入力していき、走査ドライバから遠くなるにつれて遅延幅が大きくなるような内部コントロール信号を生成すればよい。
しかしながら、液晶表示パネル１には、例えば、図１７に示すように、走査ドライバのドライバ（ＧＤ）がパネルの対向する二辺に配置されているものもある。
このような液晶表示パネルの場合、図１７に示すように、遅延方向が互いに逆向きの２種類の走査線がある。そのため、前述したように、遅延させる方向も制御できるようにしておけば、図１７に示したような液晶表示パネルの場合でも、各ブロックを通過する走査線の遅延方向にあわせて各ブロックの表示データの出力タイミングを遅延させることができる。
また、前述の実施例では、本発明を液晶表示装置に適用した場合について説明したが、本発明はこれに限定されるものではなく、本発明は、ＥＬ表示装置など（有機ＥＬ表示装置など）にも適用可能であることはいうまでもない。
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
このような液晶表示パネルの場合、図１７に示すように、遅延方向が互いに逆向きの２種類の走査線がある。そのため、前述したように、遅延させる方向も制御できるようにしておけば、図１７に示したような液晶表示パネルの場合でも、各ブロックを通過する走査線の遅延方向にあわせて各ブロックの表示データの出力タイミングを遅延させることができる。
また、前述の実施例では、本発明を液晶表示装置に適用した場合について説明したが、本発明はこれに限定されるものではなく、本発明は、ＥＬ表示装置など（有機ＥＬ表示装置など）にも適用可能であることはいうまでもない。
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
１ 液晶表示パネル
２ データドライバ部
３ 走査ドライバ
４ タイミングコントローラ
５ 液晶駆動電源
２０１ データラッチ回路
２０２，３０２ シフトレジスタ
２０３ １ｓｔラッチ回路
２０４Ａ ２ｎｄラッチ回路
２０４Ｂ ３ｒｄラッチ回路
２０５ レベルシフト回路
２０６ デコーダ回路
２０７ 階調電圧生成回路
２０８ 出力回路
２０９ スイッチ回路
２１０ 内部コントロール信号生成回路
２１１ ディレイレジスタ回路
Ｄ 映像線（ドレイン線、ソース線）
Ｇ 走査線（ゲート線）
ＰＸ 画素電極
ＣＴ 対向電極（コモン電極）
Ｃｌｃ 液晶容量
Ｃａｄｄ 保持容量
ＣＯＭ 共通信号線
ＤＤ，ＧＤ ドライバＩＣ
ＲＳＦ１〜ＲＳＦ３ Ｒ−Ｓ型フリップフロップ回路
ＡＮＤ アンド回路
２ データドライバ部
３ 走査ドライバ
４ タイミングコントローラ
５ 液晶駆動電源
２０１ データラッチ回路
２０２，３０２ シフトレジスタ
２０３ １ｓｔラッチ回路
２０４Ａ ２ｎｄラッチ回路
２０４Ｂ ３ｒｄラッチ回路
２０５ レベルシフト回路
２０６ デコーダ回路
２０７ 階調電圧生成回路
２０８ 出力回路
２０９ スイッチ回路
２１０ 内部コントロール信号生成回路
２１１ ディレイレジスタ回路
Ｄ 映像線（ドレイン線、ソース線）
Ｇ 走査線（ゲート線）
ＰＸ 画素電極
ＣＴ 対向電極（コモン電極）
Ｃｌｃ 液晶容量
Ｃａｄｄ 保持容量
ＣＯＭ 共通信号線
ＤＤ，ＧＤ ドライバＩＣ
ＲＳＦ１〜ＲＳＦ３ Ｒ−Ｓ型フリップフロップ回路
ＡＮＤ アンド回路
Claims (8)
- 複数本の映像線を有する表示パネルと、
各映像線に映像電圧を出力するデータドライバと、
前記各データドライバを制御・駆動する表示制御回路とを備え、
前記データドライバは、前記複数本の映像線を複数のブロックに分割し、前記各ブロックの映像線へ映像電圧を出力するタイミングを各ブロック毎に異ならせるための内部コントロール信号を生成する内部コントロール信号生成回路と、
外部から連続して入力される１表示ライン分の表示データを順次ラッチする第１のラッチ回路と、
前記第１のラッチ回路にラッチされた表示データをラッチする第２のラッチ回路と、
前記第２のラッチ回路にラッチされた前記各ブロックに対応する表示データを、前記各ブロック毎に異なるタイミングでラッチする第３のラッチ回路と、
前記第３のラッチ回路でラッチされた表示データを映像電圧に変換するデコーダ回路とを有する表示装置であって、
前記第２のラッチ回路は、前記第１のラッチ回路にラッチされた表示データを、前記各ブロック毎に異なるタイミングでラッチすることを特徴とする表示装置。 - 前記第１のラッチ回路が前記各ブロックに対応する次の表示データをラッチする前に、前記第２のラッチ回路が、前記第１のラッチ回路にラッチ済みの表示データをラッチし、 前記第２のラッチ回路が前記第１のラッチ回路から次の表示データをラッチする前に、前記第３のラッチ回路が、前記第２のラッチ回路にラッチ済みの表示データをラッチすることを特徴とする請求項１に記載の表示装置。
- 前記第１のラッチ回路は、取り込み信号に基づき表示データをラッチし、
前記第２のラッチ回路は、前記内部コントロール信号生成回路で生成される第１の内部コントロール信号に基づき、前記第１のラッチ回路にラッチされた表示データをラッチし、
前記第３のラッチ回路は、前記内部コントロール信号生成回路で生成される第２の内部コントロール信号に基づき、前記第２のラッチ回路にラッチされた表示データをラッチし、
前記第１の内部コントロール信号は、前記各ブロックに対応する表示データの中の最後の表示データをラッチする前記取り込み信号、あるいは、前記各ブロックに対応する表示データをラッチする前記第２の内部コントロール信号の中で、無効となる時点が遅い方の信号に同期する信号であることを特徴とする請求項１または請求項２に記載の表示装置。 - 前記第１の内部コントロール信号は、前記各ブロックに対応する表示データの中の最後の表示データをラッチする前記取り込み信号の立ち下がりに同期して立ち上がる信号であることを特徴とする請求項３に記載の表示装置。
- 前記第１の内部コントロール信号は、前記各ブロックに対応する表示データをラッチする前記第２の内部クロックの立ち下がりに同期して立ち上がる信号であることを特徴とする請求項３に記載の表示装置。
- 前記第１の内部コントロール信号は、出力タイミング制御用クロックに同期して立ち下がることを特徴とする請求項４または請求項５に記載の表示装置。
- 前記表示パネルは、複数本の走査線と、
前記各走査線に走査信号を出力する走査ドライバとを有し、
前記内部コントロール信号生成回路は、前記走査ドライバに近いブロックから遠いブロックに向けて、前記映像電圧を出力するタイミングを遅らせることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。 - 前記表示装置は、液晶表示装置であり、
前記表示パネルは、液晶表示パネルであることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
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