JP4163180B2 - クロックデータリカバリー回路 - Google Patents
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Description
第1図〜第3図を用いて、この発明の実施の形態1を説明する。第1図は、この発明における実施の形態1のクロックデータリカバリー回路の構成を示すブロック図である。この発明における実施の形態1のクロックデータリカバリー回路は、位相比較器1と、ローパスフィルタ(以下LPFとする)2と、電圧制御発振器(以下VCOとする)3と、データ識別器4と、分周器5とを備えている。
第4図および第5図を用いて、この発明の実施の形態2を説明する。実施の形態1では、入力データを分周した分周入力データの変化点にVCOが生成するクロックの立ち上がりエッジを合わせるようにしたため、位相揺らぎのないクロックを用いて入力データを識別するようにした。しかしながら、第16図(b)に示したように、データを識別するクロックの立下りは、入力データの最適識別点とはずれているため、入力データのデューティー比の変動によっては、データを正しく識別することができない場合がある。
delay=T/2−W/2
で表される。したがって、可変遅延器6は、VCO3で生成されたクロックCLKを、T/2−W/2だけ遅延させた遅延クロックCLKDを位相比較器1に出力すればよい。したがって、可変遅延器6の調整端子にVCO3で生成されたクロックCLKを、T/2−W/2だけ遅延させるような調整信号を入力する。
実施の形態3.
delay=T/2+W/2
で表される。したがって、可変遅延器6aは、分周器5で分周された分周入力データRZ−DATA1を、T/2+W/2だけ遅延させた遅延分周入力データRZ−DATA2を位相比較器1に出力すればよい。したがって、可変遅延器6aの調整端子に分周器5で分周された分周入力データRZ−DATA1を、T/2+W/2だけ遅延させるような調整信号を入力する。
第8図および第9図を用いて、この発明の実施の形態4を説明する。実施の形態3および実施の形態4では、位相比較器1の入力の一方を基準として、もう一方を遅延させることでデータを識別するクロックの立下りを入力データの最適識別点に調整するようにした。この実施の形態4では、識別される入力データを遅延させることでデータを識別するクロックの立下りを最適識別点に調整するようにしたものである。
delay=W/2
で表される。したがって、可変遅延器6bは、入力データRZ−DATAを、TW/2だけ遅延させた遅延入力データRZ−DATA3をデータ識別器4に出力すればよい。したがって、可変遅延器6bの調整端子に分周器5で分周された入力データRZ−DATAを、W/2だけ遅延させるような調整信号を入力する。
第10図を用いて、この発明の実施の形態5を説明する。実施の形態2では、可変遅延器おいてVCOが生成したクロックを遅延させる遅延量を外部から入力するようにしていた。この実施の形態5では、可変遅延器に入力する遅延量をクロックデータリカバリー回路内で生成するものである。
第11図および第12図を用いて、この発明の実施の形態6を説明する。第11図は、この発明における実施の形態6のクロックデータリカバリー回路の構成を示すブロック図である。この発明における実施の形態6のクロックデータリカバリー回路は、分周器85、位相比較器81、LPF82およびVCO83を有する第1のクロック生成回路8と、分周器95、位相比較器91、LPF92およびVCO93を有する第2のクロック生成回路9と、位相合成器10と、データ識別器4とで構成される。
2 LPF
3 VCO
4 データ識別器
5 分周器
6 可変遅延器
7 デューティー比検出器
Claims (4)
- 電圧制御発振器が生成したクロックに基づいて入力データを識別するデータ識別器と、
前記入力データを分周する分周器と、
前記電圧制御発振器が生成したクロックと前記分周器において分周された入力データとの位相差を検出して、該検出した位相差を無くすための位相差信号を生成する位相比較器と、
前記位相差信号の高周波成分を除去して平滑した電圧制御信号を出力するローパスフィルタと、
前記電圧制御信号に基づいて発振周波数を調整して前記クロックを生成して、前記データ識別器と前記位相比較器とに出力する前記電圧制御発振器と、
を備え、
前記電圧制御発振器が生成したクロックを所定の時間だけ遅延させた遅延クロックを生成する可変遅延器を前記電圧制御発振器と前記位相比較器との間にさらに備え、
前記位相比較器は、前記遅延クロックと前記分周器において分周された入力データとの位相差を検出して前記位相差信号を生成し、
前記入力データのデューティー比に基づいて前記電圧制御発振器が生成したクロックを遅延させる遅延時間を決定して、該決定した遅延時間を前記可変遅延器に出力するデューティー比検出器をさらに備えたことを特徴とするクロックデータリカバリー回路。 - 電圧制御発振器が生成したクロックに基づいて入力データを識別するデータ識別器と、
前記入力データを分周する分周器と、
前記電圧制御発振器が生成したクロックと前記分周器において分周された入力データとの位相差を検出して、該検出した位相差を無くすための位相差信号を生成する位相比較器と、
前記位相差信号の高周波成分を除去して平滑した電圧制御信号を出力するローパスフィルタと、
前記電圧制御信号に基づいて発振周波数を調整して前記クロックを生成して、前記データ識別器と前記位相比較器とに出力する前記電圧制御発振器と、
を備え、
前記分周器において分周された入力データを所定の時間だけ遅延させた遅延分周入力データを生成する可変遅延器を前記分周器と前記位相比較器との間にさらに備え、
前記位相比較器は、前記電圧制御発振器が生成したクロックと前記遅延分周入力データとの位相差を検出して前記位相差信号を生成し、
前記入力データのデューティー比に基づいて前記分周器において分周された入力データを遅延させる遅延時間を決定して、該決定した遅延時間を前記可変遅延器に出力するデューティー比検出器をさらに備えたことを特徴とするクロックデータリカバリー回路。 - 電圧制御発振器が生成したクロックに基づいて入力データを識別するデータ識別器と、
前記入力データを分周する分周器と、
前記電圧制御発振器が生成したクロックと前記分周器において分周された入力データとの位相差を検出して、該検出した位相差を無くすための位相差信号を生成する位相比較器と、
前記位相差信号の高周波成分を除去して平滑した電圧制御信号を出力するローパスフィルタと、
前記電圧制御信号に基づいて発振周波数を調整して前記クロックを生成して、前記データ識別器と前記位相比較器とに出力する前記電圧制御発振器と、
を備え、
前記入力データを所定の時間だけ遅延させた遅延入力データを生成する可変遅延器を前記データ識別器の前段にさらに備え、
前記データ識別器は、前記電圧制御発振器が生成したクロックに基づいて前記遅延入力データを識別し、
前記入力データのデューティー比に基づいて前記入力データを遅延させる遅延時間を決定して、該決定した遅延時間を前記可変遅延器に出力するデューティー比検出器をさらに備えたことを特徴とするクロックデータリカバリー回路。 - 入力データの立ち上がりに同期した第1のクロックを生成する第1のクロック生成回路と、
前記入力データの立下りに同期した第2のクロックを生成する第2のクロック生成回路と、
前記第1のクロックと前記第2のクロックとを合成して、該第1のクロックと該第2のクロックとの中間位相のクロックをデータ識別器に出力する位相合成器と、
前記中間位相のクロックに基づいて前記入力データを識別するデータ識別器と、
を備え、
前記第1のクロック生成回路は、
前記入力データの立ち上がりで該入力データを分周する第1の分周器と、
前記第1のクロックと前記第1の分周器において分周された入力データとの位相差を検出して、該検出した位相差を無くすための第1の位相差信号を生成する第1の位相比較器と、
前記第1の位相差信号の高周波成分を除去して平滑した第1の電圧制御信号を出力する第1のローパスフィルタと、
前記第1の電圧制御信号に基づいて発振周波数を調整して前記第1のクロックを生成して、前記位相合成器と前記第1の位相比較器とに出力する第1の電圧制御発振器と、
を備え、
前記第2のクロック生成回路は、
前記入力データの立下りで該入力データを分周する第2の分周器と、
前記第2のクロックと前記第2の分周器において分周された入力データとの位相差を検出して、該検出した位相差を無くすための第2の位相差信号を生成する第2の位相比較器と、
前記第2の位相差信号の高周波成分を除去して平滑した第2の電圧制御信号を出力する第2のローパスフィルタと、
前記第2の電圧制御信号に基づいて発振周波数を調整して前記第2のクロックを生成して、前記位相合成器と前記第2の位相比較器とに出力する第2の電圧制御発振器と、
を備えたことを特徴とするクロックデータリカバリー回路。
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