JP4331081B2 - クロック・データリカバリ回路 - Google Patents
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Description
図1は、本発明のクロック・データリカバリ回路の第1の実施形態の構成例を示す。
図において、1は入力データ信号DINの位相調整を行う遅延回路、3は入力データ信号DINのビットレートの周波数で発振する電圧制御発振器(VCO)、11は電圧制御発振器3から出力するクロック信号VCOUTの位相を調整する可変位相器、4は可変位相器11で位相調整されたクロック信号VCOUT_SELをクロックとして入力データ信号DINを識別する識別器、12は識別器4から出力するデータ信号DECOUTと遅延回路1の出力信号の位相を比較する位相比較器(PC)、6は位相比較器12から出力する誤差信号PCOUTから直流成分を抽出するローパスフィルタ(LPF)、7はローパスフィルタ6の出力信号LPFOUTを増幅して電圧制御発振器3に制御電圧GCAOUTとして入力する利得制御アンプ(GCA)、13は入力データ信号DINと識別器4から出力するデータ信号DECOUTの位相関係に応じた位相判定信号P_CNTを生成し、可変位相器11を制御してクロック信号VCOUT_SELの位相制御を行う位相判定回路である。可変位相器11から出力されるクロック信号VCOUT_SELが抽出クロック信号となり、識別器4から出力されるデータ信号DECOUTが識別データ信号となる。なお、遅延回路1は必要に応じて設けられる。
図6は、本発明のクロック・データリカバリ回路の第2の実施形態を示す。図1に示す第1の実施形態のものと同じものには同一符号を付けた。本実施形態の特徴は、遅延回路1の出力信号(DIN)を90度位相遅延させる遅延回路2を設け、位相比較器5では識別器4から出力するデータ信号DECOUTと遅延回路2の出力信号の位相を比較し、その比較結果の信号の位相と遅延回路1の出力信号の位相を比較する構成にある。本構成により、入力データ信号DINのパターン依存効果を低減することができ、同符号連続データ入力に対する耐性が向上する。
図7は、本発明のクロック・データリカバリ回路の第3の実施形態を示す。図1に示す第1の実施形態のものと同じものには同一符号を付けた。本実施形態の特徴は、第1の実施形態の電圧制御発振器3に代えて、入力データ信号DINのビットレートの1/2の周波数で発振する電圧制御発振器41を備え、識別器4に代えて、電圧制御発振器41から出力され可変位相器12で選択された位相の抽出クロック信号VCOUT_SELをクロックとして、入力データ信号DINに対して多重分離を行う多重分離回路(DEMUX)42と、抽出クロック信号VCOUT_SELをクロックとして多重分離回路42の出力信号の多重化を行う多重化回路(MUX)43を備えるところにある。
図8は、本発明のクロック・データリカバリ回路の第4の実施形態を示す。図7に示す第3の実施形態のものと同じものには同一符号を付けた。本実施形態の特徴は、遅延回路1の出力信号(DIN)を90度位相遅延させる遅延回路2を設け、位相比較器5では識別器4から出力するデータ信号DECOUTと遅延回路2の出力信号の位相を比較し、その比較結果の信号の位相と遅延回路1の出力信号の位相を比較する構成にある。本構成により、入力データ信号DINのパターン依存効果を低減することができ、同符号連続データ入力に対する耐性が向上する。
図9は、本発明のクロック・データリカバリ回路の第5の実施形態を示す。図1に示す第1の実施形態のものと同じものには同一符号を付けた。本実施形態の特徴は、第1の実施形態の電圧制御発振器3および可変位相器12に代えて、出力位相を可変できる可変出力位相電圧制御発振器(可変出力位相VCO)51を備えるところにある。
図11〜13は、本発明のクロック・データリカバリ回路の第6の実施形態〜第8の実施形態を示す。各実施形態の特徴は、図6に示す第2の実施形態、図7に示す第3の実施形態、図8に示す第4の実施形態のそれぞれの電圧制御発振器3および可変位相器12に代えて、第5の実施形態と同様に、出力位相を可変できる可変出力位相電圧制御発振器(可変出力位相VCO)51を備えるところにある。
3,41 電圧制御発振器(VCO)
4 識別器
5,12 位相比較器(PC)
6 ローパスフィルタ(LPF)
7 利得制御アンプ(GCA)
11 可変位相器
13 位相判定回路
21 遅延回路
22 D型フリップフロップ回路(DFF)
31 遅延回路
32 n:1セレクタ
33 制御回路
42 多重分離回路(DEMUX)
43 多重化回路(MUX)
51 可変出力位相電圧制御発振器(可変出力位相VCO)
Claims (7)
- 入力データ信号のビットレートの周波数のクロック信号を出力する電圧制御発振器と、
前記入力データ信号を入力し、前記クロック信号に基づいて識別した入力データ信号を出力する識別器と、
前記入力データ信号と前記識別器の出力信号との位相比較を行う位相比較器と、
前記位相比較器の出力信号から直流成分を取り出し、前記電圧制御発振器に制御電圧として入力させるローパスフィルタとを備えたクロック・データリカバリ回路において、
前記入力データ信号のパルスの中心のタイミングを基準位相とし、この基準位相に対して遅延量が異なる進み位相および遅れ位相のリファレンス信号を生成する2つの遅延回路と、前記進み位相および遅れ位相のリファレンス信号を前記識別器の出力信号で識別し、その識別結果と前記入力データ信号を合わせて、前記クロック信号と前記入力データ信号の位相関係を表す位相判定信号を出力する手段とを含む位相判定回路と、
前記電圧制御発振器から出力するクロック信号を入力し、前記位相判定信号に応じて前記クロック信号の位相を変化させたクロック信号を前記識別器へ出力する可変位相器と
を備えたことを特徴とするクロック・データリカバリ回路。 - 請求項1に記載のクロック・データリカバリ回路において、
前記入力データ信号を入力し、その最小パルス幅の1/2だけ遅延させた遅延入力データ信号を出力する遅延回路を備え、
前記位相比較器は、前記識別器の出力信号と前記遅延入力データ信号の位相を比較し、その比較結果の信号の位相と前記入力データ信号の位相を比較する構成である
ことを特徴とするクロック・データリカバリ回路。 - 請求項1に記載のクロック・データリカバリ回路において、
前記可変位相器および前記電圧制御発振器に代えて、クロック信号の出力位相を可変できる可変出力位相電圧制御発振器を備え、前記位相判定信号に応じて前記クロック信号の位相を変化させたクロック信号を前記識別器へ出力する構成である
ことを特徴とするクロック・データリカバリ回路。 - 入力データ信号のビットレートの1/2の周波数のクロック信号を出力する電圧制御発振器と、
前記クロック信号に基づいて前記入力データ信号を多重分離する多重分離回路と、
前記クロック信号に基づいて前記多重分離回路の出力信号を多重化し、前記クロック信号に基づいて識別した入力データ信号を出力する多重化回路と、
前記入力データ信号と前記多重化回路の出力信号との位相比較を行う位相比較器と、
前記位相比較器の出力信号から直流成分を取り出し、前記電圧制御発振器に制御電圧として入力させるローパスフィルタとを備えたクロック・データリカバリ回路において、
前記入力データ信号のパルスの中心のタイミングを基準位相とし、この基準位相に対して遅延量が異なる進み位相および遅れ位相のリファレンス信号を生成する2つの遅延回路と、前記進み位相および遅れ位相のリファレンス信号を前記多重化回路の出力信号で識別し、その識別結果と前記入力データ信号を合わせて、前記クロック信号と前記入力データ信号の位相関係を表す位相判定信号を出力する手段とを含む位相判定回路と、
前記電圧制御発振器から出力するクロック信号を入力し、前記位相判定信号に応じて前記クロック信号の位相を変化させたクロック信号を前記識別器へ出力する可変位相器と
を備えたことを特徴とするクロック・データリカバリ回路。 - 請求項4に記載のクロック・データリカバリ回路において、
前記入力データ信号を入力し、その最小パルス幅の1/2だけ遅延させた遅延入力データ信号を出力する遅延回路を備え、
前記位相比較器は、前記多重化回路の出力信号と前記遅延入力データ信号の位相を比較し、その比較結果の信号の位相と前記入力データ信号の位相を比較する構成である
ことを特徴とするクロック・データリカバリ回路。 - 請求項4に記載のクロック・データリカバリ回路において、
前記可変位相器および前記電圧制御発振器に代えて、クロック信号の出力位相を可変できる可変出力位相電圧制御発振器を備え、前記位相判定信号に応じて前記クロック信号の位相を変化させたクロック信号を前記多重分離回路および多重化回路へ出力する構成である
ことを特徴とするクロック・データリカバリ回路。 - 請求項1または請求項4に記載のクロック・データリカバリ回路において、
前記可変位相器は、
前記電圧制御発振器から出力されるクロック信号を入力し、互いに異なる位相のクロック信号を出力する複数の遅延回路と、
前記位相判定信号を入力し、前記入力データ信号の位相に対する前記クロック信号の進みまたは遅れまたはニュートラルの状態を判別し、前記複数の遅延回路から出力される各位相のクロック信号から進みまたは遅れを解消するクロック信号の選択信号を出力する制御回路と、
前記複数の遅延回路から出力される各位相のクロック信号を入力し、前記選択信号で選択される位相のクロック信号を出力するセレクタと
を備えたことを特徴とするクロック・データリカバリ回路。
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