JP5276928B2

JP5276928B2 - 信号再生回路向け位相比較回路及び信号再生回路向け位相比較回路を備える光通信装置

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Description

本発明は位相比較回路に関し、特に、クロックデータリカバリ（ＣＤＲ：Clock and Data Recovery）回路内の位相比較器に適用して有益な技術に関するものである。

近年、チップ間のデータ伝送に要求される帯域幅が急激に増加している。これに対応するために、従来の複数のデータおよびクロック信号を併走して伝送するパラレル伝送方式から、信号線間のスキューの影響を排除できるシリアル伝送方式が広く用いられている。シリアル伝送方式では、クロックをデータに埋め込んで１本の信号線で送信し、受信側に置かれるクロックデータリカバリ（ＣＤＲ：Clock and Data Recovery）回路で、クロックとデータを再生する。

図１０は、非特許文献１で開示されたトラックホールド式の位相比較器を用いたＣＤＲの概略構成を示した図である。符号判定器１００１は、受信データ信号ＤＩＮ１０２を、電圧制御発振器（ＶＣＯ）１００５で生成した再生クロックＣＬＫ１０３に同期して符号判定し、再生データＤＯＵＴ１００２を出力する。一方、位相比較器１０１は、再生クロックＣＬＫと受信データ信号ＤＩＮとの位相を比較し、再生クロックＣＬＫと受信データ信号ＤＩＮとの位相差に応じた位相差信号１０４を出力する。ローパスフィルタ１００３は、位相差信号１０４を時間的に平均化してＶＣＯの発振周波数制御電圧１００４を出力する。すなわち、再生クロックＣＬＫの位相が受信データ信号ＤＩＮの位相よりも平均的に遅ければ発振周波数を高め、逆に、再生クロックＣＬＫの位相が受信データ信号ＤＩＮの位相よりも平均的に早ければ発振周波数を低くする。この結果、再生クロックＣＬＫと受信データ信号ＤＩＮとの位相が揃うため、符号判定器１００１が正しく符号判定することが可能となる。

図１１は、図１０に示したトラックホールド方式位相比較回路１０１の構成を示すものであり、（ａ）はその主要部の構成例を示す概略図、（ｂ）はその動作の一例を示すタイミングチャートである。図１１（ａ）に示すようにトラックホールド方式位相比較回路１０１は、トラックホールド回路１１０１で構成されており、受信データ信号ＤＩＮの立ち上がりエッジに同期して再生クロックＣＬＫをトラックホールドし、位相差信号として出力する。図１１（ｂ）に示すように、再生クロックＣＬＫは、有限な立ち上がり／立ち下がり時間をもつ電圧波形である。そのため、受信データ信号ＤＩＮの立ち上がりエッジに同期して再生クロックＣＬＫをトラックホールドすることで、受信データ信号ＤＩＮと再生クロックＣＬＫとの位相差が電圧に変換されて出力される。なお、図１１では、受信データ信号ＤＩＮの立ち上がりエッジに同期するトラックホールド回路のみの構成であるが、さらに受信データ信号ＤＩＮの立ち下がりエッジに同期するトラックホールド回路を追加して、ＤＩＮの立ち上がりと立ち下がりの両方のエッジについて、再生クロックＣＬＫと位相比較を行うことも一般的に行われている。

ところで、ＣＤＲを構成するにあたっては、クロックＣＬＫの周波数をシンボルレートの１／２にして，クロックＣＬＫの立ち上がりと立ち下がりの両方のエッジに同期して受信データ信号ＤＩＮを判定するハーフレート構成，あるいは，周波数をシンボルレートの１／ＮとしＮ相のクロックＣＬＫを用いる１／Ｎレート構成を用いることがある。図１２に，図１１に示した非特許文献１で開示されているトラックホールド方式の位相比較回路をハーフレート構成で使用した場合のタイミングチャートを示す。クロックＣＬＫの周波数が受信データ信号ＤＩＮのシンボルレートの１／２であるため、受信データ信号ＤＩＮの立ち上がりエッジが、クロックＣＬＫの立ち上がりに位置するか、クロックＣＬＫの立ち下がりに位置するかに応じて，高低２種類の値が出力される。すなわち、図１１に示した非特許文献１で開示されているトラックホールド方式の位相比較回路は，ハーフレート構成に使用すると，たとえ受信データ信号ＤＩＮとクロックＣＬＫとの位相差が同じであっても高低２種類の位相差信号を出力する可能性があり，位相比較回路としての用を為さない。

図１３は，この問題に対処するために，特許文献１で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路の構成を示した図である。図１３に示したトラックホールド方式の位相比較回路は，トラックホールド回路１１０１に加えて，識別回路１３０１と極性反転回路１３０２とを備える。識別回路は，受信データ信号ＤＩＮの立ち上がりエッジが，クロックＣＬＫの立ち上がりに位置するか，あるいは，クロックＣＬＫの立ち下がりに位置するか，を識別する。極性反転回路１３０２は，受信データ信号ＤＩＮの立ち上がりエッジがクロックＣＬＫの立ち上がりに位置する場合には，トラックホールド回路１１０１の出力をそのまま位相差信号１０４として出力し，受信データ信号ＤＩＮの立ち上がりエッジがクロックＣＬＫの立ち下がりに位置する場合には，トラックホールド回路１１０１の出力の極性を反転させて位相差信号として出力する。この結果，ハーフレート構成において，受信データ信号ＤＩＮの立ち上がりエッジが，クロックＣＬＫの立ち上がりに位置するか，クロックＣＬＫの立ち下がりに位置するかに関わらず，正しい位相差信号を出力することが可能となる。

さらに、図１３に示した特許文献１で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路を用いる装置としては、データ通信装置内において、比較的低速な上位層のデジタルの信号と高速なシリアル信号（アナログ波形）との間の変換を行うＳｅｒＤｅｓ中のＣＤＲ回路に組み込まれて使用される。

A. Pottbacker他「A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8Gb/s」(IEEE Journal of Solid-State Circuits, Vol. 27, No. 12, pp 1747-1751, 1992 特開２００７−２６７００５号公報

図１３に示した特許文献１で開示された、従来のハーフレート構成対応のトラックホールド方式の位相比較回路は，アナログ値であるトラックホールド回路１１０１の出力電圧の極性を，極性反転回路１３０２で反転させることが必要である。

しかしながら，アナログ電圧値を精度よく極性反転させることは困難であり，位相差信号１０４に，極性反転回路に起因する誤差が発生するという問題がある。これを避けるためには，全ての信号および回路を差動構成として，極性反転回路をスイッチによる配線のつなぎかえによって実現することが考えられる。しかしながら，差動構成には回路規模と消費電力が大きいという問題点がある。
また、図１３に示した特許文献１で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路は、受信データ信号ＤＩＮの立ち上がりエッジが、クロック信号ＣＬＫの立ち上がりあるいは立ち下がりのどちらかに位置すること前提としている。ところが、ＣＬＫがシンボルレートの１／Ｎである１／Ｎレート構成においては、受信データ信号ＤＩＮの立ち上がりエッジが、１つのクロック信号に対しては、立ち上がりエッジあるいは立ち下がりエッジのどちらにも位置しないことがある。したがって、図１３に示した特許文献１で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路は、１／Ｎレート構成に使用することができないという問題がある。

以上のように、従来のハーフレート構成対応のトラックホールド方式の位相比較回路は、極性反転回路を省電力で精度よく実現することが困難であると共に、１／Ｎレート構成に使用することができないという問題点があった。

さらに、図１３に示した特許文献１で開示されたハーフレート構成対応のトラックホールド方式の位相比較回路は、通信装置内において、比較的低速な上位層のデジタルの信号と高速なシリアル信号（アナログ波形）との間の変換を行うＳｅｒＤｅｓ中のＣＤＲ回路に組み込まれて使用されることが考えられる。このような場合、周期が１シンボル時間のＮ倍であるＮ相クロック信号を用いる１／Ｎレート構成のＣＤＲ回路においては、極性反転等のアナログ電圧値をアナログ値のまま演算する回路ブロックを必要とするため、通信装置を安価で生産すること、及び通信装置の省電力化が難しいという問題がある。本発明は、前記のような課題を解決するためになされたもので、ハーフレートあるいは１／Ｎレート構成対応のトラックホールド方式の位相比較回路を、省電力で精度よく実現することを目的の一つとする。また、ハーフレートあるいは１／Ｎレート構成対応のトラックホールド方式の位相比較回路を組み込んだＣＤＲ回路をＳｅｒＤｅｓ中に用いる通信装置の安価な生産、及び省電力化を実現することを目的の一つとする。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本発明の一側面では、入力信号とクロック信号との位相差を出力する位相比較回路において、前記クロック信号は、Ｎを２以上の整数として、周期が前記入力信号又は前記入力信号の反転信号のいずれか一方のＮ倍であり、互いに1/Ｎ周期ずつ位相のずれたＮ個のクロック信号で構成され、前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジと、前記Ｎ個のクロック信号のそれぞれと、の間の各位相差に関する信号を出力する位相比較手段と、前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相が0もしくはπの偶数倍に最も近い第一のクロック信号、又は前記入力信号又は前記入力信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相がπの奇数倍に最も近い第二のクロック信号、のいずれか一方を前記Ｎ個のクロック信号の中から識別する識別信号を出力する識別信号出力手段と、前記入力信号又は前記入力信号の反転信号のいずれか一方の立ち上がりエッジと、前記第一のクロック信号又は前記第二のクロック信号のいずれか一方、との間の位相差に関する信号を、前記位相比較手段が出力する前記各位相差に関する信号の中から前記識別信号に基づいて選択する信号選択手段と、を備えることを特徴とする位相比較回路である。また、本発明の他の側面では、光ネットワーク網から受信する光入力信号を電気信号に変換する第一の変換回路と、前記第一の変換回路が出力する前記電気信号をアナログ信号からデジタル信号に変換する第二の変換回路と、前記第二の変換回路が出力する前記デジタル信号の論理処理を行う論理回路と、を有する光通信装置であって、Ｎを２以上の整数として、前記第二の変換回路は、周期が前記電気信号又は前記電気信号の反転信号のいずれか一方のＮ倍であり、互いに1/Ｎ周期ずつ位相のずれたＮ個のクロック信号と、前記電気信号又は前記電気信号の反転信号のいずれか一方の立ち上がりエッジと、の位相差を出力する位相比較手段と、前記電気信号又は前記電気信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相が0もしくはπの偶数倍に最も近い第一のクロック信号、又は前記電気信号又は前記電気信号の反転信号のいずれか一方、の立ち上がりエッジが生じた時の位相がπの奇数倍に最も近い第二のクロック信号、のいずれか一方を前記Ｎ個のクロック信号の中から識別する識別信号を出力する識別信号出力手段と、前記電気信号又は前記電気信号の反転信号のいずれか一方の立ち上がりエッジと、前記第一のクロック信号又は前記第二のクロック信号のいずれか一方、との間の位相差に関する信号を、前記位相比較手段が出力する前記各位相差に関する信号の中から前記識別信号に基づいて選択して出力する信号選択手段と、を備えることを特徴とする光通信装置である。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、１／Ｎレート構成に対応可能な、高精度のトラックホールド方式の位相比較回路を、小さな回路規模および省電力で実現することが可能となる。さらに、この位相比較回路を備えた通信装置は、通信装置内のＳｅｒＤｅｓ中のＣＤＲ回路が、周期が１シンボル時間のＮ倍であるＮ相クロック信号を用いる場合、従来の通信装置と比較して安価で生産が可能となり、省電力で使用することが可能となる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の実施の形態１による信号再生回路向け位相比較回路について、その構成の一例を示すブロック図である。図１の位相比較回路１０１は、Ｎ個のトラックホールド回路１０５＿１から１０５＿Ｎ（ただしＮは２以上の整数）で構成される位相比較部１０５０、識別信号発生回路１０６、および、信号選択手段であるＮ：１セレクタ１０７、を備えたものとなっている。Ｎ個のトラックホールド回路１０５＿１から１０５＿Ｎは、それぞれ、Ｎ相クロック信号１０３の互いに位相が２π／Ｎだけ離れた各クロック信号（ＣＬＫ 1 １０３＿１からＣＬＫ N １０３＿Ｎ）を、ＤＩＮの立ち上がりエッジが生じた時点でトラックホールドして出力する。識別信号発生回路１０６は、ＤＩＮがＬからＨに立ち上がる毎に動作し、ＤＩＮの立ち上がりエッジが生じた時にＮ相クロック信号１０３の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）のうち、どのクロック信号の位相が0もしくはπの偶数倍に最も近いかを識別して識別信号１０８を出力する。Ｎ：１セレクタ１０７は、Ｎ個のトラックホールド回路１０５＿１から１０５＿Ｎの出力から、前記識別信号１０８に応じて１つを選択し、位相差信号１０４として出力する。

この結果、位相差信号１０４には、ＤＩＮがＬからＨに立ち上がるたびに、ＤＩＮの立ち上がりエッジが生じた時に位相が0もしくはπの偶数倍に最も近いクロック信号を、ＤＩＮの立ち上がりエッジが生じた時点でトラックホールドしたものが出力されることになる。

なお、ここでは、ＣＬＫ＿１からＣＬＫ＿Ｎの中で、ＤＩＮの立ち上がりエッジが生じた時に位相が0もしくはπの偶数倍に最も近いクロック信号を、ＤＩＮの立ち上がりエッジが生じた時点でトラックホールドすることで位相比較に使用する例をしめしたが、Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）の中で、ＤＩＮの立ち上がりエッジが生じた時に位相がπの奇数倍に最も近いクロック信号を、ＤＩＮの立ち上がりエッジが生じた時点でトラックホールドする構成も可能である。また、Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）の立ち上がり時間、あるいは、Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）のフル振幅電圧、を調整することで位相比較回路の位相差と出力電圧との変換ゲインを調整することが可能である。さらに、Ｎ相クロック信号ＣＬＫ＿１からＣＬＫ＿Ｎの立ち上がり時の出力電圧の変化（トランジェント波形）を調整することで、位相比較回路の位相差と出力電圧との間の関係を、非線形特性を含む任意の特性に調整することも可能である。

以上の構成による位相比較回路では、受信データ信号ＤＩＮの立ち上がりエッジが、クロックＣＬＫの立ち上がり又は立ち下がりのいずれか一方にのみ位置するため、高低２種類の位相差信号を出力する可能性が無くなる。

図２は、Ｎ：１セレクタ１０７について、その構成の一例を示すブロック図である。図２のＮ：１セレクタは、Ｎ個のスイッチ２０１＿１から２０１＿Ｎを備えており、それぞれＮ本の識別信号にしたがって、Ｎ本の入力信号と位相差信号出力１０４との間を、導通または非道通とする。ここで、Ｎ本の識別信号１０８は、Ｎ個のスイッチ２０１＿１から２０１＿Ｎのうち１個のみが導通となるような信号であり、Ｎ本の識別信号１０８のうち、Ｎ相クロック信号１０３の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）のうち、ＤＩＮの立ち上がりエッジとの位相差が0もしくはπの偶数倍に最も近いクロック信号に対応する番号の信別信号のみが導通し、その他のＮ−１本は非導通となる。また、識別信号発生回路１０６からＮ：１セレクタ１０７に入力される識別信号１０８はＮ本以下あるいはＮ本以上の信号とし、Ｎ：１セレクタ１０７内で、論理演算によって前述のＮ本の識別信号を算出する構成も可能である。

図３は、識別信号発生回路１０６について、その構成の一例を示すブロック図である。図３において、Ｎ相クロック信号の各クロック信号ＣＬＫ＿１からＣＬＫ＿Ｎは、互いに位相が２π／Ｎだけ離れた、デューティ比５０％のクロックである。ただし、Ｎは偶数であるとする。Ｎ個の論理積回路ＡＮＤ３０１＿１からＡＮＤ３０１＿Ｎで、Ｎ相クロック信号の互いに（Ｎ／２−１）相だけ離れたクロック信号同士の論理積をとり、Ｎ個の遅延回路で遅延させた後に、ＤＩＮの立ち上がりエッジに同期したＮ個のフリップフロップＦＦ３０３＿１からＦＦ３０３＿Ｎでラッチして、Ｎ本の識別信号とする。ここで、Ｎ相クロック信号の互いに（Ｎ／２−１）相だけ離れたクロック信号同士の論理積をとるのは、デューティ比５０％のＮ相クロック信号１０３から、互いに位相が２π／Ｎだけ離れ、かつ、Ｈの期間がシンボル時間に等しく、Ｌの期間がシンボル時間の（Ｎ−１）倍に等しいＮ相非対称クロックを生成するためである。

また、遅延回路ＤＬＹ３０２＿１からＤＬＹ３０２＿Ｎの遅延時間は１シンボル時間より短く、典型的には１シンボル時間の１／２の時間である。Ｎ本のセレクト信号１からセレクト信号Ｎに対して、１相（１シンボル時間）だけ位相が早い非対称クロックを１シンボル時間の１／２の時間遅延させた信号を、ＤＩＮの立ち上がりに同期したフリップフロップでラッチすることで、Ｎ本の識別信号１０８のうち、Ｎ相クロック信号１０３の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）のうち、ＤＩＮの立ち上がりエッジとの位相差が0もしくはπの偶数倍に最も近いクロック信号に対応する番号のセレクト信号のみが選択される。

ここで、論理積回路ＡＮＤ３０１＿１からＡＮＤ３０１＿Ｎの遅延時間と、フリップフロップＦＦ３０３＿１からＦＦ３０３＿Ｎの必要セットアップ時間との組み合わせによっては、遅延回路をなくした構成も可能である。

図４は、識別信号発生回路１０６について、その別の構成の一例を示すブロック図である。Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）をそれぞれ対応するＮ個の遅延回路で遅延させた後に、ＤＩＮの立ち上がりエッジに同期したＮ個のフリップフロップＦＦ３０３＿１からＦＦ３０３＿Ｎでラッチして、Ｎ本の識別信号とする。ここで、遅延回路ＤＬＹ３０２＿１からＤＬＹ３０２＿Ｎの遅延時間は１シンボル時間より短く、典型的には１シンボル時間の１／２の時間である。論理積回路ＡＮＤ３０１＿１からＡＮＤ３０１＿Ｎの遅延時間と、フリップフロップＦＦ３０３＿１からＦＦ３０３＿Ｎ、の必要セットアップ時間との組み合わせによっては、遅延回路をなくした構成も可能である。図４において、Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）は、互いに位相が２π／Ｎだけ離れ、かつ、Ｈの期間がシンボル時間に等しく、Ｌの期間がシンボル時間の（Ｎ−１）倍に等しい非対称クロックである。図１において、トラックホールド回路は、受信データ信号ＤＩＮの立ち上がりエッジが生じた時点におけるＮ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）の電圧のみを保持するものであるから、Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）が、互いに位相が２π／Ｎだけ離れ、かつ、Ｈの期間がシンボル時間に等しく、Ｌの期間がシンボル時間の（Ｎ−１）倍に等しい非対称クロックの場合にも正常に動作可能である。この場合、識別信号発生回路１０６は、もともとＮ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）として、互いに位相が２π／Ｎだけ離れ、かつ、Ｈの期間がシンボル時間に等しく、Ｌの期間がシンボル時間の（Ｎ−１）倍に等しい非対称クロックを用いているため、図３の構成で必要であった論理積回路が不要であり回路構成が簡単になる他、Ｎ相クロック信号ＣＬＫの相数Ｎが奇数の場合も使用可能である。

なお、図３及び図４において、Ｎ個のフリップフロップＦＦ３０３＿１からＦＦ３０３＿Ｎの代わりに、ＤＩＮがＬのときにスルー動作、ＤＩＮがＨのときにホールド動作するレベルセンスラッチを使用する構成も可能である。レベルセンスラッチを使う構成は、フリップフロップを使う構成に比べて回路構成が単純になることに加えて、識別信号の、ＤＩＮからの遅延が少なくなるため、トラックホールド回路１０５＿１から１０５＿Ｎからの位相差信号１０４の出力と、Ｎ個のスイッチ２０１＿１から２０１＿Ｎとの間のタイミング調整がしやすいという利点がある。

ところで、図１に示した位相比較回路の構成は、ＤＩＮの立ち上がりエッジのみについて位相比較を行うものであった。図５は、ＤＩＮの立ち上がりエッジのみならず、ＤＩＮの立ち下がりエッジにおいても位相比較を行う位相比較回路について、その構成の一例を示すブロック図である。図５の位相比較回路は、図１で示した位相比較回路１０１を２つ、および、セレクタ回路５０２を備えている。位相比較回路１０１のうちの一方は、ＤＩＮの立ち上がりについて位相比較を行うものであるのに対して、もう一方はＤＩＮの立ち下がりエッジについて位相比較を行うものである。ここで、ＤＩＮの立ち下がりエッジについて位相比較を行う位相比較回路は、ＤＩＮの立ち上がりエッジについて位相比較を行う回路の入力に、ＤＩＮの反転信号を入力する等の手段によって容易に実現が可能である。セレクタ回路５０２は、２つある位相比較回路の出力のうち、ＤＩＮがＨならばＤＩＮの立ち上がりについて位相比較を行う位相比較回路の出力を、ＤＩＮがＬならばＤＩＮの立ち下がりについて位相比較を行う位相比較回路の出力を、選択して位相差信号１０４として出力する。なお、２つある位相比較回路１０１として、図１で示した構成のほか、後述する別の構成を用いることも可能である。

以上より、実施の形態１にかかる信号再生回路向け位相比較回路によれば、周期が１シンボル時間のＮ倍であるＮ相クロック信号を用いる１／Ｎレート構成において、極性反転等のアナログ電圧値をアナログ値のまま演算する回路ブロックを必要とせず、ＤＩＮとクロックとの位相差を、簡単な回路で精度良く出力することが可能になる。

図６は、本発明の実施の形態２による信号再生回路向け位相比較回路について、その構成の一例を示すブロック図である。図６の位相比較回路は、それぞれＮ個（ただしＮは２以上の整数）の、可変スルーレートドライバ回路６０４＿１から６０４＿Ｎと、トラック動作制御スイッチ６０５＿１から６０５＿Ｎと、トラック電圧保持キャパシタ６０６＿１から６０６＿Ｎと、固定ゲインのアンプ６０７＿１から６０７＿Ｎと、により構成される位相比較部２０５０、および、論理反転回路６０１と、識別信号であるＤＩＮパルス選択信号６０８（ＳＥＬ＿１からＳＥＬ＿Ｎ）を出力するＤＩＮパルス選択回路６０２と、位相差信号電圧保持キャパシタ６０３と、信号選択手段としてのホールド動作制御スイッチ６０８＿１から６０８＿Ｎを備える。この構成による１／Ｎレート構成対応の位相比較回路は、トラックホールド回路の本来的な構成要素であるホールド動作制御スイッチが、信号選択の機能をも併せ持っており、位相差出力信号の精度を維持したまま、小さな回路規模および省電力動作を実現することが可能である。

可変スルーレートドライバ回路６０４＿１から６０４＿Ｎは、Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）の、出力立ち上がり時間を指定した時間にして出力する回路であり、典型的には立ち上がり時間が１シンボル時間になるように設定して使用する。

トラック動作制御スイッチ６０５＿１から６０５＿Ｎは、ＤＩＮがＬの期間導通し、可変スルーレートドライバ回路６０４＿１から６０４＿Ｎの出力を、トラック電圧保持キャパシタ６０６＿１から６０６＿Ｎに短絡させる。この結果、ＤＩＮがＨのとき、トラック電圧保持キャパシタ６０６＿１から６０６＿Ｎには、ＤＩＮがＬからＨに立ち上がった時点での、可変スルーレートドライバ回路６０４＿１から６０４＿Ｎの出力電圧が保持されることになる。

ＤＩＮパルス選択回路６０２は、Ｎ本の信号の組であるＤＩＮパルス選択信号６０８（ＳＥＬ＿１からＳＥＬ＿Ｎ）のうちの１本の信号に、ＤＩＮのＨパルスを選択して出力する。このとき、ＤＩＮの立ち上がりエッジが生じた時にＮ相クロック信号１０３の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）のうち、どのクロック信号の位相が0もしくはπの偶数倍に最も近いかを識別して、識別されたクロック信号に対応するＤＩＮパルス選択信号に、ＤＩＮのＨパルスを出力する。

Ｎ個のホールド動作制御スイッチ６０８＿１から６０８＿Ｎは、それぞれ、前述のＳＥＬ＿１からＳＥＬ＿Ｎの各信号がＨである期間導通し、トラック電圧保持キャパシタ６０６＿１から６０６＿Ｎにつながっている固定ゲインのアンプの出力を、位相差信号電圧保持キャパシタ６０３に短絡させる。

つぎに、この実施の形態２による位相比較回路の動作について、図面を参照しながら説明する。図７は、この実施の形態２による位相比較回路の動作を示すタイミングチャートである。この図７に示すタイミングチャートは、Ｎ＝４の場合を示している。

受信データ信号ＤＩＮは、ＮＲＺ形式で、ＬＨＬＬＨＨＬＨＬＬＨＨＬＬＨＬの順に入力される。可変スルーレートドライバ回路の出力ａ１からａ４は、周期がＤＩＮの４シンボル分、立ち上がり時間がＤＩＮの１シンボルの時間となっている４相クロックである。

ＤＩＮがＬの間、トラック動作制御スイッチは導通しており、トラック電圧保持キャパシタの電圧ｂ１からｂ２は、それぞれ、ａ１からａ４と等しい。ＤＩＮがＬからＨに立ち上がると、トラック動作制御スイッチが切断され、ＤＩＮがＨの間、ＤＩＮがＬからＨに立ち上がった瞬間におけるａ１からａ４の電圧が、トラック電圧保持キャパシタに保持される。

ゲイン固定アンプの出力は、トラック電圧保持キャパシタの電圧の固定倍の電圧である。図７では、ゲイン固定アンプのゲインが１である場合、すなわち、ゲイン固定アンプの出力が、トラック電圧保持キャパシタの電圧と等しいとした。

ＤＩＮパルス選択回路６０２は、ＤＩＮの立ち上がりエッジが生じた時に、４相クロックａ１からａ４のうちのどのクロック信号の位相が0もしくはπの偶数倍に最も近いかを識別して、ＤＩＮパルス制御信号ＳＥＬ＿１からＳＥＬ＿４のうち、対応する番号の信号にのみＤＩＮのＨパルスを出力する。

図７の例では、ＤＩＮの最初のＨパルスは、その立ち上がりエッジがクロック信号ａ１の立ち上がりエッジのタイミングに位置しているので、ＳＥＬ＿１に出力される。ＤＩＮの２番目のＨパルスは、その立ち上がりエッジがクロック信号a４の立ち上がりエッジのタイミングに位置しているので、ＳＥＬ＿４に出力される。以下同様に、ＤＩＮの３番目のＨパルスはＳＥＬ＿３に、ＤＩＮの４番目と５番目のＨパルスはＳＥＬ＿２に出力される。

これらＤＩＮパルス識別信号ＳＥＬ＿１からＳＥＬ＿４が、それぞれ、対応するホールド動作制御スイッチを制御する。したがって、ＤＩＮの最初のＨパルス期間中は、ｃ１と位相差信号電圧保持キャパシタ６０３が短絡し、位相差信号としてｃ１が出力される。同様に、ＤＩＮの２番目のＨパルス期間中はｃ４が、ＤＩＮの３番目のＨパルス期間中はｃ３が、ＤＩＮの４番目と５番目のＨパルス期間中はｃ２が、位相差信号電圧保持キャパシタ６０３と短絡し、位相差信号として出力される。

一方、ＤＩＮがＬの期間中は、全てのホールド動作制御スイッチが切断されるため、位相差信号電圧保持キャパシタ６０３に保持されている電圧が位相差信号として出力される。すなわち、ＤＩＮがＬの期間中は、直前のＤＩＮがＨの期間中の位相差信号出力がそのまま保持される。

以上のように、位相差信号には、ＤＩＮの立ち上がりエッジが生じた時に位相が0もしくはπの偶数倍に最も近いクロック信号を、ＤＩＮの立ち上がりエッジが生じた時点でトラックホールドしたものが出力されることがわかる。この結果、１／Ｎレート構成において、正しく位相比較を行うことが可能となる。

なお、実際のＣＤＲでは、位相差信号１０４は前述のようにＬＰＦで平均化して使用することが多々ある。この場合、固定ゲインのアンプ６０７＿１から６０７＿Ｎを省略して、トラック動作制御スイッチ６０５＿１から６０５＿Ｎと、ホールド動作制御スイッチ６０８＿１から６０８＿Ｎとを直結する構成も可能である。このとき、位相差信号１０４には、ＤＩＮの各エッジにおけるクロックとの位相差が、トラック電圧保持キャパシタ６０６＿１から６０６＿Ｎと位相差信号電圧保持キャパシタ６０３との間の電荷再分配によって平均化されて出力される。

また、可変スルーレートドライバ回路６０４＿１から６０４＿Ｎの、出力電圧の立ち上がり時間、あるいは、出力電圧のフル振幅、を調整することで位相比較回路の位相差と出力電圧との変換ゲインを調整することが可能である。さらに、可変スルーレートドライバ回路の、出力電圧の立ち上がり時の出力電圧の変化（トランジェント波形）を調整することで、位相比較回路の位相差と出力電圧との間の関係を、非線形特性を含む任意の特性に調整することも可能である。

図８は、ＤＩＮパルス選択回路６０２について、その構成の一例を示すブロック図である。図８において、Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）は、互いに位相が２π／Ｎだけ離れた、デューティ比５０％のクロックである。ただし、Ｎは偶数であるとする。Ｎ個の論理積回路ＡＮＤ８０１＿１からＡＮＤ８０１＿Ｎで、Ｎ相クロック信号の互いに（Ｎ／２−１）相だけ離れたクロック信号同士の論理積をとり、遅延回路で遅延させた後に、ＤＩＮの立ち上がりエッジに同期したフリップフロップＦＦ８０３＿１からＦＦ８０３＿Ｎ、でラッチしたのち、論理積回路８０４＿１から８０４＿ＮによってＤＩＮとの論理積をとって、ＤＩＮパルス識別信号ＳＥＬ＿１からＳＥＬ＿Ｎとして出力する。ここで、遅延回路ＤＬＹ８０２＿１からＤＬＹ８０２＿Ｎの遅延時間は典型的には１シンボル時間の１／２の時間になるように調整する。図８に示したＤＩＮパルス選択回路６０２は、図３に示した識別信号発生回路１０６の後段に、識別信号出力とＤＩＮとの論理積回路を付加した構成になっている。したがって、ＤＩＮがＬの期間は、Ｎ本のＤＩＮパルス識別信号ＳＥＬ＿１からＳＥＬ＿Ｎの全てがＬである一方で、ＤＩＮがＨの期間は、Ｎ本のＤＩＮパルス識別信号ＳＥＬ＿１からＳＥＬ＿Ｎのうち、Ｎ相クロック信号１０３の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）のうち、ＤＩＮの立ち上がりエッジとの位相差が0もしくはπの偶数倍に最も近いクロック信号に対応する番号のＤＩＮパルス識別信号のみがＨとなり、その他のＮ−１本はＬのまま保持される。

なお、Ｎ個のフリップフロップＦＦ８０３＿１からＦＦ８０３＿Ｎの代わりに、ＤＩＮがＬのときにスルー動作、ＤＩＮがＨのときにホールド動作するレベルセンスラッチを使用する構成も可能である。レベルセンスラッチを使う構成は、フリップフロップを使う構成に比べて回路構成が単純になることに加えて、ＤＩＮパルス識別信号ＳＥＬ＿１からＳＥＬ＿Ｎの、ＤＩＮからの遅延が少なくなるため、トラック動作制御スイッチ６０５＿１から６０５＿Ｎと、ホールド動作制御スイッチ６０８＿１から６０８＿Ｎとの間のタイミング調整がしやすいという利点がある。

また、ＤＩＮパルス選択回路６０２にＮ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）を入力し、遅延回路ＤＬＹ３０２＿１からＤＬＹ３０２＿Ｎによって１シンボル時間の１／２の時間だけ遅延させる構成ではなく、Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）から位相がπ／Ｎだけずれた（１シンボル時間の１／２の時間差をもつ）、別のＮ相クロック信号をＤＩＮパルス選択回路６０２に入力するという構成も可能である。この構成は、遅延回路の遅延ばらつきの影響をうけないという利点がある。Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）から位相がπ／Ｎだけずれた（１シンボル時間の１／２の時間差をもつ）、別のＮ相クロック信号は、２倍の周波数のクロックを分周する、あるいは、Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）の各クロック信号の中間位相のクロックを位相補間回路で位相補間する、といった公知の手段によって生成できる。

なお、遅延回路ＤＬＹ８０２＿１からＤＬＹ８０２＿Ｎの遅延時間のばらつきがあると、位相比較回路がリミットせずに位相差出力を出力できる最大のＤＩＮとクロックとの位相差が小さくなる。一方で、遅延回路ＤＬＹ８０２＿１からＤＬＹ８０２＿Ｎの遅延時間のばらつきは、ＤＩＮとクロックとの位相差がリミットしない範囲にある限り、ＤＩＮとクロックとの位相差から位相差出力への変換の精度には影響しない。したがって、想定されるＤＩＮとクロックとの位相差の最大値がそれほど大きくない場合には、遅延回路ＤＬＹ８０２＿１からＤＬＹ８０２＿Ｎの遅延時間のばらつきは、かなりの程度、許容可能である。

図９は、ＤＩＮパルス選択回路６０２について、その別の構成の一例を示すブロック図である。Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）をそれぞれ対応するＮ個の遅延回路で遅延させた後に、ＤＩＮの立ち上がりエッジに同期したＮ個のフリップフロップＦＦ３０３＿１からＦＦ３０３＿Ｎでラッチし、さらにＮ個の論理積回路ＡＮＤ８０４＿１からＡＮＤ８０４＿ＮでＤＩＮとの論理積をとることでＮ本の識別信号とする。図９において、Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）は、互いに位相が２π／Ｎだけ離れ、かつ、Ｈの期間がシンボル時間に等しく、Ｌの期間がシンボル時間の（Ｎ−１）倍に等しい非対称クロックである。図６において、トラック電圧保持キャパシタ６０６＿１から６０６＿Ｎは、受信データ信号ＤＩＮの立ち上がりエッジが生じた時点におけるＮ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）の電圧のみを保持するものであるから、Ｎ相クロック信号の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）が、互いに位相が２π／Ｎだけ離れ、かつ、Ｈの期間がシンボル時間に等しく、Ｌの期間がシンボル時間の（Ｎ−１）倍に等しい非対称クロックの場合にも正常に動作可能である。この場合、ＤＩＮパルス選択回路６０２は、論理積回路が不要であり回路構成が簡単になる他、Ｎ相クロック信号ＣＬＫの相数Ｎが奇数の場合も使用可能である。

図９に示したＤＩＮパルス選択回路６０２は、図４に示した識別信号発生回路１０６の後段に、識別信号出力とＤＩＮとの論理積回路を付加した構成になっている。したがって、ＤＩＮがＬの期間は、Ｎ本のＤＩＮパルス識別信号ＳＥＬ＿１からＳＥＬ＿Ｎの全てがＬである一方で、ＤＩＮがＨの期間は、Ｎ本のＤＩＮパルス識別信号ＳＥＬ＿１からＳＥＬ＿Ｎのうち、Ｎ相クロック信号１０３の各クロック信号（ＣＬＫ＿１からＣＬＫ＿Ｎ）のうち、ＤＩＮの立ち上がりエッジとの位相差が0もしくはπの偶数倍に最も近いクロック信号に対応する番号のＤＩＮパルス識別信号のみがＨとなり、その他のＮ−１本はＬのまま保持される。

なお、図９に示したＤＩＮパルス選択回路６０２の構成においても、図８の構成について述べたバリエーションも使用可能である。

以上より、実施例２にかかる信号再生回路向け位相比較回路によれば、周期が１シンボル時間のＮ倍であるＮ相クロック信号を用いる１／Ｎレート構成において、ＤＩＮとクロックとの位相差を、簡単な回路で精度良く出力することが可能になる。

図１４は、本発明の実施の形態３による、実施例１または実施例２で説明した位相比較回路を備えた、GPON、10GPON、100GEthernet（IEEEE 802.3ba）等の光通信装置１４００について、その構成の一例を示すブロック図である。

図１４の光通信装置は、ＭＡＣ（MEDIA ACCESS CONTROL）等、レイヤー２以上のデジタル論理回路（上位層論理１４０４）と、比較的低速な上位層のデジタルの信号と高速なシリアル信号（アナログ波形）との間の変換を行うＳｅｒＤｅｓ１４０３と、
ＳｅｒＤｅｓが入出力する電気信号と、ファイバ上の光信号の間の変換を行う光フロントエンド部１４０２で構成される。

光ファイバから光通信装置１４００に入力された光信号１４０１は、光フロントエンド部１４０２にある、光／電気変換回路１４０５によって電気信号に変換される。光信号は複数の信号が波長多重されている場合もあるので、その場合は同時に波長分離も行う。ＳｅｒＤｅｓ１４０３内にある入力回路１４０７は、光／電気変換回路１４０５から入力された電気信号を増幅する。増幅した信号ＤＩＮ１０２（アナログ信号）を図１０で説明したＣＤＲ回路１０００に入力して、デジタルデータＤＯＵＴ(１００２)と再生クロックＣＬＫ１４１３とを出力する。デジタルデータＤＯＵＴ(１００２)を、シリアル／パラレル変換回路１４０８で、低速なパラレルデータにして、上位層論理に出力する（１４１２）。このとき、ＣＤＲが出力した再生クロックＣＬＫ１４１３（タイミング情報）も出力する。上位層論理１４０４はデータ出力１４１２の論理処理を行った後、低速なデジタルデータ（１４１４）と、付随するクロック（１４１５）を、ＳｅｒＤｅｓ１４０３に入力する。パラレル／シリアル変換１４１０で高速なシリアル信号に変換して、出力回路１４０９でアナログ波形として光フロントエンド部１４０２に出力する。このとき、同時に波長多重化を行う場合もある。実施の形態３にかかる、実施例１または実施例２で説明した位相比較回路を備えた光通信装置によれば、比較的低速な上位層のデジタルの信号と高速なシリアル信号（アナログ波形）との間の変換を行うＳｅｒＤｅｓ中のＣＤＲ回路において、周期が１シンボル時間のＮ倍であるＮ相クロック信号を用いる１／Ｎレート構成において、極性反転等のアナログ電圧値をアナログ値のまま演算する回路ブロックを必要とせず、従来の通信装置と比較して安価での生産が可能となるとともに、省電力で使用することが可能となる。

本実施の形態による信号再生回路向け位相比較回路は、データ信号に埋め込まれたクロックを受信側で再生するエンベディッドクロック伝送システムの、受信側の位相比較回路に対して広く適用可能である。中でも、特に、高速な信号を低消費電力で処理することが要求されるため受信回路内のクロックレートをシンボルレートの１／Ｎにする構成をとることが多い、十Ｇｂｐｓを超える高速シリアル伝送システム、あるいは、高速光伝送システムなどに適用して有益となる。

本発明の実施の形態１による信号再生回路向け位相比較回路において、その構成の一例を示すブロック図である。図１におけるＮ：１セレクタの詳細な構成例を示すブロック図である。図１における識別信号発生回路の詳細な構成例を示すブロック図である。図１における識別信号発生回路の他の構成例を示すブロック図である。図１の信号再生回路向け位相比較回路を２つ用いて入力データ信号の立ち上がりと立ち下がりの両方のエッジについて位相比較をする信号再生回路向け位相比較回路の構成例を示すブロック図である。本発明の実施の形態２による信号再生回路向け位相比較回路において、その構成の一例を示すブロック図である。本発明の実施の形態２による信号再生回路向け位相比較回路の動作を説明するタイミングチャートである。図６におけるＤＩＮパルス選択回路の詳細な構成例を示すブロック図である。図６におけるＤＩＮパルス選択回路の他の構成例を示すブロック図である。非特許文献１に開示された信号再生回路の構成を示すブロック図である。図１０における位相比較回路の詳細な構成を示すブロック図、および、そのタイミングチャートである。図１１における位相比較回路の問題点を説明するタイミングチャートである。特許文献１に開示された位相比較回路の構成を示すブロック図である。本発明の実施の形態３による、実施例１または実施例２で説明した位相比較回路を備えた、GPON、10GPON、100GEthernet（IEEEE 802.3ba）等の光通信装置１４００について、その構成の一例を示すブロック図である。

符号の説明

ＤＩＮ受信データ信号
ＣＬＫクロック信号
ＤＯＵＴ再生データ信号
ＡＮＤ論理積回路
ＦＦフリップフロップ回路
ＳＥＬＤＩＮパルス識別信号
ＬＰＦローパスフィルタ回路
ＶＣＯ電圧制御発振回路

Claims

デジタル入力信号とクロック信号との位相差信号を出力する位相比較回路において、
前記クロック信号は、Ｎを２以上の整数として、周期が前記入力信号のＮ倍であり、互いに1/Ｎ周期ずつ位相がずれたＮ個のクロック信号で構成されており、
前記Ｎ個のクロック信号をそれぞれ保持するＮ個の第一の信号保持手段(606)と、
前記Ｎ個のクロック信号それぞれについて、前記Ｎ個の第一の信号保持手段(606)への導通および非導通を制御するＮ個の第一の信号切り替え手段(605)と、
前記Ｎ個の第一の信号保持手段の出力信号を保持する一つの第二の信号保持手段(603)と、
前記Ｎ個の第一の信号保持手段の出力信号(606)それぞれについて、前記第二の信号保持手段への導通および非導通を制御するＮ個の第二の信号切り替え手段(608)と、
を備え、
前記第二の信号保持手段(603)の出力を、位相差信号として出力するものであり、
前記Ｎ個の第一の信号切り替え手段(605)は、ある時刻における前記入力信号が第一の論理値であるときに導通し、前記ある時刻における入力信号が前記第一の論理値とは異なる第二の論理値であるときに非導通となるように構成され、
前記入力信号と、前記Ｎ個のクロック信号が入力されて、前記Ｎ個の第二の信号切り替え手段(608)それぞれの導通および非導通を制御するＮ本の識別信号を出力する識別信号出力(106)を有し、
前記Ｎ本の識別信号は、前記Ｎ個の第二の信号切り替え手段(608)の信号を個別に切り替えるためのものであり、前記ある時刻における入力信号が前記第二の論理値であるときに前記Ｎ個の第二の信号切り替え手段のうち１個が導通し、前記ある時刻における入力信号が前記第一の論理値であるときに前記Ｎ個の第二の信号切り替え手段の全てが非導通となる信号であることを特徴とする位相比較回路。
請求項１に記載の位相比較回路であって、
前記識別信号出力手段は、
前記Ｎ個のクロック信号中、それぞれ互いに位相が（1/2 − 1/Ｎ）周期ずれた関係にあるＮ組の２つのクロック信号の組の論理積をそれぞれ出力するＮ個の第一の論理積回路と、
前記Ｎ個の第一の論理積回路の出力信号それぞれを、前記入力信号又は前記入力信号の反転信号に基づいてラッチする、Ｎ個のエッジトリガフリップフロップ回路又はレベルトリガラッチ回路と
を有することを特徴とする位相比較回路。
請求項２に記載の位相比較回路であって、
前記識別信号出力手段は、
前記Ｎ個のエッジトリガフリップフロップ回路又はレベルトリガラッチ回路の出力信号それぞれと、前記入力信号又は前記入力信号の反転信号と、の論理積をそれぞれ出力するＮ個の第二の論理積回路、
を備えることを特徴とする位相比較回路。