JP4542286B2 - 並列信号自動位相調整回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、装置間においてパラレルディジタルデータを伝送する際に用いて好適な、並列信号自動位相調整回路に関するものである。
【0002】
【従来の技術】
一般に、装置間のディジタルデータの伝送は、図19に示すように、送信側の通信装置100Aが、データおよびこのデータに同期したクロックを受信側の通信装置100Bに渡し、受信側装置100Bにおいては受け取ったクロックに同期してデータを取り込むことにより実現される。通信装置100Bから通信装置100Cに対してデータを伝送する場合も同様である。
【0003】
このとき、高速のディジタルデータを伝送する場合には、1タイムスロットあたりの時間が短くなるため、位相のマージンが小さくなる。その結果、温度や電源電圧などの変化により、クロックの打ち抜き位相が変化する場合や、受信側の取り込み可能な位相が変化する場合には、データ伝送に対する信頼度を維持することが困難となる場合も想定される。さらに、このような温度や電源電圧などの変化を考慮して設計を行なった場合であっても、製造偏差による位相特性のばらつきを吸収することも必要である。
【0004】
すなわち、受信側の通信装置においては、上述のごとき温度変動や電源変動および製造偏差などによる位相特性のバラツキを吸収すべく、データとクロックとの間の位相を自動調整することが必要である。
図20は、上述のデータとクロックとの間の位相を自動調整するための並列信号自動位相調整回路を示す図である。この図20に示す並列信号自動位相調整回路は、N分周回路101をそなえるとともに、データDTに同期したクロックCKを生成するための位相比較器102,可変遅延器103および位相固定発振器(Phase Locked Oscillator ; PLO)104をそなえて構成されている。
【0005】
N分周回路101は、入力されたクロックCKについてN分周させるものであり、位相比較器102は、後段の位相固定発振器104から出力されるクロックCK1およびデータDTの位相を比較して、その位相差に応じた信号を出力するものである。更に、可変遅延器103は、位相比較器102からの信号に基づいて、N分周回路101にてN分周されたクロックについて、データDTに同期するように遅延させるものである。
【0006】
PLO104は、可変遅延器103からのデータDTと位相が同期されたクロック信号を入力され、このクロック信号に位相が同期したN分周前の周波数信号を生成し、クロックCK1として出力するものである。このPLO104は、詳細には図21に示すように、位相比較回路104a,ローパスフィルタ104b,アンプ104c,電圧制御発振器(Voltage Controlled Oscillator ; VCO)104dおよびN分周回路104eをそなえて構成されている。
【0007】
このような構成により、入力されたクロックCKは、N分周回路101にて分周されてから可変遅延器103に入力される。可変遅延器103では、位相比較器102からの位相差情報をもとにして、N分周されたクロックの位相を修正する。PLO104では、可変遅延器103からの信号を入力されて、データDTに同期した、入力クロックCKと同一の周波数のクロックCK1を生成する。
【0008】
ところで、近年、10Gbps程度の伝送速度を持つ伝送装置が実用化されているが、40Gbps程度の伝送速度を持つ伝送装置についても開発が進んでいる。このような40Gbps程度のデータについて、上述のごとき位相調整するための回路を構成する場合には、一般的なプリント基板(FR−4)を用いた回路では、回路素子の特性から実現が困難となる。
【0009】
すなわち、40Gbps程度の伝送速度を持つ信号の1タイムスロット幅は約4mmしかなく、このような伝送速度の信号に対しては位相調整技術を高めることが必要となるが、このような伝送速度の電気信号を直接位相調整することは回路素子の特性から不可能である。
そこで、図22に示すように、入力信号についてシリアル/パラレル変換し(S/P)、パラレル変換された個々の信号を低速化したものについて、それぞれに対して前述の図20と同様の手法で位相調整を行なった後、再度多重化することが考えられる。この図22に示す回路は、シリアル入力されたデータをn系列のデータDT1〜DTnにパラレル変換されたものが入力されて、各データDT1〜DTnのそれぞれについて同期するクロックを個別に生成するようになっている。
【0010】
すなわち、位相比較器102−1〜102−nでは、対応するデータDT1〜DTnと、N分周回路101にてN分周されたクロックとの位相を比較する。また、各可変遅延器103−1〜103−nでは、対応する位相比較器102−1〜102−nからの位相差情報をもとにして、N分周されたクロックの位相を修正する。PLO104−1〜104−nでは、可変遅延器103−1〜103−nからの信号を入力されて、対応するデータDT1〜DTnに同期した、入力クロックCKと同一の周波数のクロックCK1〜CKnを生成する。
【0011】
【発明が解決しようとする課題】
しかしながら、このような図22に示すような回路においては、伝送速度の増加に従って並列ラインの数が増加すると、各パラレルデータ間で共用化しない位相比較部,可変遅延器およびPLOの組が多数組必要となり、装置サイズを大きくするだけでなく、部品数の増加に伴いコストが増加するとともに多重化エラーを生ずる可能性も増加するという課題がある。
【0012】
本発明はこのような課題に鑑み創案されたもので、並列ラインの数が増加した回路を構築する際においても、装置サイズの増大、ひいてはコスト増大を抑制することができるようにした、並列信号自動位相調整回路を提供することを目的とする。
【0013】
【課題を解決するための手段】
このため、第1の発明の並列信号自動位相調整回路は、クロック信号とともに複数系列のデータ信号を並列入力されて、上記のクロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、上記のデータ信号またはクロック信号として用いられる周波数よりも小さい所定の周波数の信号を生成する生成部と、入力されるクロック信号の周波数に対して該生成部からの上記所定の周波数信号分低い周波数のクロック信号を発振する発振回路とをそなえるとともに、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する調整回路が、上記複数系列のデータ信号に対応してそなえられ、上記各調整回路が、該生成部からの信号を入力される一方、上記の対応データ信号および調整対象となるクロック信号とを比較し、比較結果としての位相比較情報を該生成部からの信号における周波数情報とともに出力する位相比較・遅延回路と、該発振回路からのクロック信号と位相比較・遅延回路からの情報とを用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する演算回路とを、そなえて構成された、ことを特徴としている。
【0014】
また、第2の発明の並列信号自動位相調整回路は、クロック信号とともに複数系列のデータ信号を並列入力されて、上記のクロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
入力されるクロック信号の周波数を所定周波数分低減された周波数のクロック信号を発振する発振回路をそなえるとともに、該発振回路からのクロック信号を上記各データ信号に同期するように調整して出力する調整回路が、上記複数系列のデータ信号に対応してそなえられ、上記各調整回路が、該発振回路にて低減される上記所定周波数と同一の周波数情報を発振するとともに上記の対応データ信号および調整対象となるクロック信号とを比較して、位相差情報として上記周波数情報として出力する位相比較・発振回路と、該発振回路からのクロック信号と位相比較・発振回路からの情報とをパラメータとして用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する演算回路とを、そなえて構成された、ことを特徴としている。
【0015】
さらに、第3の発明の並列信号自動位相調整回路は、クロック信号とともに複数系列のデータ信号を並列入力されて、上記クロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、上記のクロック信号をデータ信号に同期するように調整して出力する調整回路を、上記複数系列のデータ信号に対応してそなえられ、かつ、上記各調整回路が、上記のクロック信号およびデータ信号の位相を比較する位相比較器と、該位相比較器からの位相比較情報をパラメータとして用いた三角関数演算に基づいて、上記のクロック信号をデータ信号に同期するように調整して出力する三角関数演算部と、をそなえて構成されたことを特徴としている。
【0016】
また、上述の第1〜3の発明の並列信号自動位相調整回路においては、好ましくは、上記各調整回路にて調整されたクロック信号とともに対応するデータ信号とを入力され、最も遅れたクロック信号のタイミングに同期して、上記複数種類のデータを出力するデータ間位相調整回路をそなえて構成する。
【0017】
さらに、上述の第1〜3の発明の並列信号自動位相調整回路においては、好ましくは、上記各調整回路に、上記位相比較情報の温度依存性を補償する温度センサをそなえて構成する。
【0018】
【発明の実施の形態】
以下、図面を参照することにより、本発明の実施の形態について説明する。
(a1)第1実施形態の説明
図1は本発明の第1実施形態にかかる並列信号自動位相調整回路を示すブロック図であり、この図1に示す並列信号自動位相調整回路は、前述の図19に示すような装置100A〜100Cの間においてクロック信号とともにパラレルディジタルデータの伝送を行なう装置に適用しうるものである。
【0019】
ここで、第1実施形態にかかる並列信号自動位相調整回路1は、クロック信号CK1とともにパラレル信号としての複数系列のデータ信号DT1〜DTnを並列入力されて、上記のクロック信号を、各データ信号DT1〜DTnに同期するように調整するものであり、N分周回路2,Δω発振器10およびPLO(Phase Locked Oscillator)20をそなえるとともに、各データ信号DT1〜DTnの系列に対応して位相比較・遅延回路30−1〜30−nおよび周波数変換回路40−1〜40−nをそなえて構成されている。
【0020】
ここで、N分周回路2は、後述のPLO20の回路動作における周波数依存性を考慮して、入力されたクロックCK1をN分周させるものであり、これにより、クロック信号の周波数が高い場合であってもPLO20における回路動作を安定化させている。
さらに、生成部としてのΔω発振器10は、データ信号DT1〜DTnまたはクロック信号CK1の周波数ωよりも小さい所定の周波数Δωの信号を生成する低周波発振器であって、このΔω発振器10にて生成された信号は、PLO20および位相比較・遅延回路30−1〜30−nに出力されるようになっている。
【0021】
また、発振回路としてのPLO20は、N分周回路2に入力されるクロック信号の周波数ωよりもΔω(Δω発振器10にて発生される周波数)分低減された周波数(ω−Δω)のクロック信号を、位相を固定して発振するものであって、詳細には図2に示すような構成を有している。なお、このPLO20において固定された位相を∠0とすれば、PLO20から出力されるクロック信号は周波数ω−Δωで位相∠0を持つ信号として、図中、“(ω−Δω)∠0”と表記している。
【0022】
なお、上述の所定周波数Δωとしては、例えば数kHz〜1MHz程度の周波数とすることができる。
ここで、上述のPLO20は、この図2に示すように、位相比較回路21,ローパスフィルタ22,アンプ23,VCO24,周波数変換回路25およびN分周回路26をそなえて構成されている。
【0023】
ここで、位相比較回路21は、N分周回路26からのクロック信号の位相とN分周回路2から入力されたクロック信号の位相とを比較して、その位相差に応じた電圧信号を出力するものであり、前述の図21に示すPLO104の位相比較回路104aと同様に構成することができる。
また、ローパスフィルタ22は、位相比較回路21からの位相比較結果の電圧信号について高周波成分を除去してアンプ23に出力するものである。更に、アンプ23は、ローパスフィルタ22を通過した電圧信号を入力され、この電圧信号についてVCO24に対する制御電圧信号用に増幅するものである。
【0024】
すなわち、位相比較回路21からの位相比較結果の電圧信号は、緩和時間を持つローパスフィルタ22を介してVCO24に印加されるようになっている。なお、アンプ23の増幅率は、位相比較回路21において位相が完全に一致しているとき、VCO24において、N分周回路2からのクロック信号のN倍の周波数ωよりもΔω低減された周波数(ω−Δω)のクロック信号を発生するように設定されている。
【0025】
また、周波数変換回路25は、VCO24から出力されたクロック信号とΔω発振器10からの周波数Δωの信号とを入力されて、N分周回路2における分周前のクロック信号に対応する周波数ωの信号に変換するものであって、以下の式(1)の演算と等価の信号処理を行なうことにより実現される。なお、この周波数変換回路25は、詳細には後述する周波数変換回路40−1〜40−nと同様に構成することができる。
【0026】
VOUT=V0sin(ω−Δω)t・cos(Δωt)+V0cos(ω−Δω)・sin(Δωt)
=V0sin[(ω−Δω)t+Δωt]
=V0sinωt …(1)
さらに、N分周回路26は、周波数変換回路25にて周波数ωに周波数変換された信号について、上述の位相比較回路21における位相比較用にN分周するものである。
【0027】
さらに、各データ信号DT1〜DTnの系列に対応してそなえられた、位相比較・遅延回路(位相比較器)30−1〜30−nはそれぞれ、データ信号DT1〜DTnと後述の周波数変換回路40−1〜40−nから出力されるクロック信号との位相を比較し、比較結果としての位相差δをΔω発振器10にて発生された周波数情報とともに出力するものである。具体的には、Δω発振器10にて発生された所定周波数Δωを有する信号に、比較結果としての位相差δを組み込んで周波数変換回路40−1〜40−nに出力するようになっている。
【0028】
また、この位相比較・遅延回路30−1〜30−nは、詳細には例えば図3に示すように、位相比較回路31および遅延回路32をそなえて構成されている。更に、位相比較回路31は例えば図4に示すように構成され、遅延回路32については例えば図6に示すように構成されている。なお、図中、この位相比較・遅延回路30−1〜30−nから出力される、周波数Δωで位相差情報δを有する信号について、 “Δω∠δ”と表記している。
【0029】
ここで、位相比較回路31は、この図4に示すように反転回路31a,AND回路31b,31cおよびコンパレータ31dをそなえて構成され、後述の周波数変換回路40−1〜40−nにて出力されるクロック信号CKin(ω∠0)の位相と、対応するデータ信号DT1〜DTnの位相とを比較するものであり、比較結果として位相差に応じた電圧信号を出力するようになっている。
【0030】
例えば、AND回路31bには、図5に示すデータ信号DTが入力されるとともにクロック信号CKが入力され、例えば時間帯T1のように、データ信号d1が入力されるとともにクロック信号が立ち上がっている場合には出力信号V1としてはハイレベル信号が出力される一方、時間帯T2のように、クロック信号が立ち下がっている場合には、出力信号V1としてはローレベル信号が出力される。
【0031】
同様に、AND回路31cには、図5に示すデータ信号DTが入力されるとともに反転クロック信号(CKバー)が入力され、例えば時間帯T2のように、データ信号d1が入力されるとともに反転クロック信号が立ち上がっている場合には出力信号V2としてはハイレベル信号が出力される一方、時間帯T1のように、クロック信号が立ち下がっている場合には、出力信号V2としてはローレベル信号が出力される。
【0032】
コンパレータ31dは、上述の2つのAND回路31b,31cから入力された信号V1,V2の大小を比較して、この大小比較結果に応じた信号を出力するものである。例えば、V1の値がV2の値よりも大きい場合にはコンパレータ31dではハイレベル信号VHを出力する一方、その逆の場合にはローレベル信号VLを出力する。これにより、コンパレータ31dでは、クロックCKとデータDTの位相のずれを示す信号Vdを出力できるようになっている。
【0033】
さらに、上述の位相比較・遅延回路30−1〜30−nを構成する遅延回路32は、位相比較回路31からの位相差情報δとともにΔω発振器10からの周波数Δωの信号を入力されて、この周波数Δωの信号について位相δだけ遅延させて出力するものである。この遅延回路32としては、例えば図6に示すように、CR積分回路32aおよびシュミット回路32bをそなえて構成することができる。
【0034】
積分回路32aは、位相比較回路31からの位相差情報δを示す電圧信号Vdに基づいて、その回路特性を可変できるようになっており、これにより、位相差情報に応じた積分乗数で積分処理を行なうことができる。また、シュミット回路32bは、CR積分回路32aで波形がなまった信号について、波形整形処理を施すことにより、パルスの立ち上がり時間を所定時間遅らせるものである。
【0035】
ところで、上述のPLO20および位相比較・遅延回路30−1〜30−nにおける処理においては、共通の周波数発振源としてのΔω発振器10からの周波数Δωの信号を用いているので、PLO20と位相比較・遅延回路30−1〜30−nとにおけるΔωの値を常に等しくすることができ、位相補償機能を更に保持できるようになっている。
【0036】
また、演算回路としての周波数変換回路40−1〜40−nはそれぞれ、PLO20からのクロック信号(ω−Δω)∠0と、位相比較・遅延回路30−1〜30−nからの位相比較結果信号Δω∠δとを用いた三角関数演算に基づいて、PLO20からのクロック信号を対応するデータ信号に同期するように調整して出力するものである。
【0037】
具体的には、周波数変換回路40−1〜40−nは、PLO20からのクロック信号(ω−Δω)∠0と、位相比較・遅延回路30−1〜30−nからの位相比較結果信号Δω∠δとを入力されて、以下の式(2)に示す三角関数演算を用いることにより、クロック信号をデータ信号との位相差に応じて調整するものである。
【0038】
すなわち、クロック信号とデータ信号との位相差をδとし、クロック信号は、パルス波形を正弦波の波形と見なすと、以下に示す式(2)のように表すことができるが、この式(2)については、更に式(3)に示すように変形することができる。
VCK=V0sin(ωt+δ) …(2)
VCK=V0sin(ωt+δ)
=V0sin[(ω−Δω)t+Δωt+δ]
=V0sin(ω−Δω)t・cos(Δωt+δ)+V0cos(ω−Δω)t・sin(Δωt+δ) …(3)
具体的には、周波数変換回路40−1〜40−nでは、図7に示すように、クロック信号(ω−Δω)∠0および位相比較結果信号Δω∠δをそれぞれ式(4)および式(5)に示すような正弦波関数として見なして周波数変換処理を行なっている。即ち、上述の式(3)の演算処理と等価の処理を行なうことにより、位相調整されたクロック信号、換言すれば、クロック信号の関数として、位相差δを時間tに依存しない定数として、三角関数で表すことができるのである。
(ω−Δω)∠0=V0sin(ω−Δω)t …(4)
Δω∠δ=sin(Δωt+δ) …(5)
ここで、周波数変換回路40−1〜40−nはそれぞれ、位相シフト部(π/2)41,42,乗算回路43,44および加算回路45をそなえて構成され、位相シフト部41および乗算回路43は上述の式(3)の右辺を構成する第2項を演算し、位相シフト部42および乗算回路44は第1項を演算するようになっている。従って、上述の乗算回路43,44の乗算結果を加算する加算回路45の出力は、式(3)の左辺の値と等価となるのである。
【0039】
したがって、周波数変換回路40−1〜40−nは、PLO20からのクロック信号と位相比較・遅延回路30−1〜30−nからの情報とを用いた三角関数演算に基づいて、PLO20からのクロック信号を対応データ信号に同期するように調整して出力する演算回路としての機能を有している。
また、上述の各系列のデータ信号DTtに対応する一対の位相比較・遅延回路30−tおよび周波数変換回路40−t(t;1〜n)により、各データ信号の位相およびPLO20からのクロック信号の位相の位相比較情報と、上記のクロック信号およびデータ信号の周波数情報と、低減される周波数情報Δωと、をパラメータとして用いた三角関数演算に基づいて、PLO20からのクロック信号を各データ信号に同期するように調整して出力する調整回路として機能する。
【0040】
上述の構成により、本発明の第1実施形態にかかる並列信号自動位相調整回路1では、前述の図19に示す装置100A〜100C間においてパラレル信号を伝送する際に、クロック信号とともにデータ信号をパラレル信号形式で受信する側の装置では、クロック信号に同期してデータを取り込む前段において、クロック信号CKとデータ信号DT1〜DTnの位相差を補償する。
【0041】
すなわち、PLO20では、N分周回路2にてN分周されたクロック信号を入力されるとともに、このクロック信号と、PLO20の出力信号とΔω発振器10からの周波数Δωの信号とから生成された信号とを比較し、比較結果として得られた位相情報を有する周波数ω−Δωの信号(クロック信号)を生成して出力する。換言すれば、このPLO20にて生成されるクロック信号は、入力されるクロック信号の周波数ωを所定周波数Δω分低減された周波数(ω−Δω)のクロック信号を発振している。
【0042】
PLO20にて発生された信号は、各データ系列の周波数変換回路40−1〜40−nに入力される。周波数変換回路40−1〜40−nでは、上述のPLO20からの信号とともに、対応する位相比較・遅延回路30−1〜30−nからの、データ信号との位相差情報δを有する周波数Δωの信号を入力されて、前述の式(3)と等価の信号処理を行なう。
【0043】
すなわち、この周波数変換回路40−1〜40−nにおける信号処理により、各データ信号DT1〜DTnとクロック信号との位相差が補償されたクロック信号CK1〜CKnを得ることができる。なお、上述のΔωは例えば数kHz〜1MHzとし、装置周波数ωに対して十分小さく設定することにより、位相差δを精度よく制御することができる。
【0044】
なお、前述の図19に示す受信側装置においては、上述のごとく、パラレル信号として入力された各データ信号DT1〜DTnに対応して補償されたクロック信号CK1〜CKnが得られると、後段の図示しない信号処理部において、位相差が補償されたクロックに同期してパラレル信号を構成する各データ信号DT1〜DTnが取り込まれる。
【0045】
このように、本発明の第1実施形態にかかる並列信号自動位相調整回路1によれば、PLO20を各データ系列で共用化することで、前述の図22に示す場合のように各データ系列に対応したPLOをそなえる必要がなく、装置サイズの縮小化や部品点数の削減によるコスト削減を図ることができる利点がある。特に、並列ラインの数が増加した回路を構築する際においても、装置サイズの増大、ひいてはコスト増大を抑制することができる利点がある。
【0046】
すなわち、第1実施形態にかかる回路1においては、単一のPLO20を共用化してそなえている一方、各データ系列に対応してそなえられた位相比較・発振回路30−1〜30−nおよび周波数変換回路40−1〜40−nのサイズは十分に小さいため、装置を小型化できる効果があると同時に、部品数の削減によるコストの削減を図ることができるのである。
【0047】
また、Δω発振器10にて生成された信号を、PLO20および位相比較・遅延回路30−1〜30−nにおいて共通に使用しているので、PLO20および位相比較・遅延回路30−1〜30−nにて生成される信号におけるΔωの成分の値を常に等しくすることができ、位相補償機能を更に保持できる。
(a2)第1実施形態の第1変形例の説明
図10(a)は本発明の第1実施形態の第1変形例にかかる並列信号自動位相調整回路を示すブロック図であり、この図10(a)に示す並列信号自動位相調整回路1Aは、例えば図8に示す光通信システムにおける光中継再生器(Reg)302,303において適用しうるものである。
【0048】
ここで、この図8に示す光通信システムは、送信側装置(Tx)301と受信側装置(Rx)304とが光ファイバ305および光再生中継器302,303を介して接続されて、送信側装置301からの光信号が受信側装置304へ伝送されるようになっている。
また、光再生中継器302,303は、例えば図9に示すように、O/E(Optic/Electric)変換部310,シリアル/パラレル変換部(S/P)311,パラレル信号処理部312,パラレル/シリアル変換部(P/S)313およびE/O(Electric/Optic)変換部314をそなえて構成されている。
【0049】
O/E変換部310は、光ファイバ305から伝送光信号を入力されて、この光信号について電気信号に変換するものであり、シリアル/パラレル変換部311は、O/E変換部310からのシリアル電気信号についてパラレル信号に変換するものである。
さらに、パラレル信号処理部312は、シリアル/パラレル変換部311から入力されたパラレル電気信号について所望の信号処理を施すものであり、このパラレル信号処理部312に、本実施形態にかかる並列信号自動位相調整回路1およびデータ間位相調整回路50〔図10(a)参照〕を組み込むことができるようになっている。
【0050】
なお、パラレル/シリアル変換部313は、パラレル信号処理部312にて所望の信号処理の施されたパラレル信号について再びシリアル信号に変換するものであり、E/O変換部314は、パラレル/シリアル変換部313からのシリアル電気信号について光信号に変換するものであり、変換された光信号は受信側装置304側の光ファイバ305へ送出されるようになっている。
【0051】
ところで、第1実施形態の第1変形例にかかる並列信号自動位相調整回路1Aは、前述の第1実施形態における回路1の後段にデータ間位相調整回路50が接続されて構成されており、これにより、対となるクロック信号およびデータ信号の位相のみならず、各並列ラインのデータ信号間での位相を揃えることができ、後段のパラレル/シリアル変換部313における変換を容易なものとしている。
【0052】
すなわち、データ間位相調整回路50は、並列信号自動位相調整回路1の各周波数変換回路40−1〜40−n(図1参照)から、調整されたクロック信号とともに対応するデータ信号とを入力され、最も遅れたクロック信号のタイミングに同期して、データ信号DT1〜DTnを出力するものである。
具体的には、各周波数変換回路40−1〜40−nにて位相が補償されたクロック信号CK1〜CKnのうちで、最も遅れたクロック信号のタイミングに、全てのデータ信号を合わせることができるようになっており、これにより、各データ間においても位相を揃えて、後段のパラレル/シリアル変換部313における変換処理を容易なものとしている。
【0053】
ここで、データ間位相調整回路50は、クロック選別回路51をそなえるとともに、データ出力部としてのN個のDフリップフロップ(D−FF)52−1〜52−(n−1)をそなえて構成されている。
クロック選別回路51は、入力されたN個のクロック信号のうちで最も遅れたクロック信号を選別するとともに、選別されたクロック信号に対応するデータ信号を出力するものである。また、各Dフリップフロップ(D−FF)52−1〜52−(n−1)は、クロック選別回路51にて選別された結果のクロック信号のタイミングに基づいて、当該選別されたクロック信号に対応するデータ信号以外のデータ信号を同時に打ち出すものである。
【0054】
換言すれば、Dフリップフロップ52−1〜52−(n−1)は、データ信号系列ごとに設けられたもので、クロック選別回路51にて選別されたクロック信号に基づいて動作しうるものである。
上述の構成により、第1実施形態の第1変形例では、データ間位相調整回路50のクロック選別回路51において、各並列ラインのデータ信号およびクロック信号の対の中で、最も位相が遅れたデータ信号およびクロック信号を選別してこれを出力する。この場合においては、図10(a)に示すように、データ信号DT1およびクロック信号CK1の対を、位相が最も遅れているものとする。
【0055】
データ信号DT1以外の他のデータ信号DT2〜DTnはそれぞれ、Dフリップフロップ52−1〜52−nに一旦保持され、クロック選別回路51にて選別されたクロック信号CK1に同期して出力される。なお、最も遅れたクロック信号に対応するデータ信号は、Dフリップフロップ52−1〜52−(n−1)に保持されることなくそのまま出力される。これにより、位相が揃ったデータ信号の組を得ることができる。
【0056】
例えば、図10(b)に示すように、データ信号DT2と、データ信号DT1に対応するクロック信号との間に位相差δ1が生じている一方、DT3と、データ信号DT1に対応するクロック信号との間には位相差δ2が生じている。
データDT1に対応するクロック信号が最も送れたデータ系列(ライン)のクロック信号であるとすると、Dフリップフロップ52−1,52−2において、このクロック信号に同期して信号を出力することにより、この図10(b)にデータ間位相調整後として示すように、これらのデータ信号DT2およびDT3とクロック信号との位相差δ1,δ2を補償し、各データ信号DT1〜DT3を位相が揃った状態で出力することができる。
【0057】
これにより、後段のパラレル/シリアル変換部313においては、位相が揃った状態でデータ信号DT1〜DTnを入力されて、容易にシリアル信号に変換することができる。
このように、本発明の第1実施形態の第1変形例にかかる並列信号自動位相調整回路1Aによれば、上述の第1実施形態の場合と同様の利点があるほか、データ間位相調整回路50により、簡易な回路構成で各データ信号間の位相が揃った信号を出力することができる利点がある。
【0058】
例えば、IC周辺のデータやクロックラインを同軸線を用いて接続し、この同軸線の長さを各ラインごとに調節することによってライン間の位相のバラツキを合わせこむ等の手法を用いる場合に課題点として生ずる、ディレイラインの長さを高い精度で調節する必要性がなくなる。
図2のように各DTを、あるCKをトリガとしたフリップフロップによって打ち抜くことで位相が揃ったDTのセットが得られる。しかしながら、図にも示すように、DTが変化している領域では、DTを打ち抜くことはできない。従って、互いに位相のずれた多数のDTラインに対してこの方法を適用することは、データの打ち抜きが可能となる領域が狭くなるため難しくなるという欠点がある。
【0059】
(a3)第1実施形態の第2変形例の説明
図11は本発明の第1実施形態の第2変形例にかかる並列信号自動位相調整回路を示すブロック図であり、この図11に示す並列信号自動位相調整回路1Bも、前述の図10(a)に示す回路1Aと同様に、図8に示す光通信システムにおける光中継再生器(Reg)302,303に設けることができるものであるが、特に、データ信号間において1タイムスロット以上の位相のずれを有する場合においても、これを補償することができるようになっている。
【0060】
すなわち、上述の第1実施形態の第1変形例にかかるデータ間位相調整回路50においては、例えば図12(a)に示すように、データ信号間DT1,DT2の位相のずれが1タイムスロット以内に収まる場合に、これらの信号DT1,DT2間の位相のずれを調整することができるようになっているが(図12(b)参照)、図11に示す回路1Bによれば、1タイムスロットを越える位相差の場合においても調整することができるようになっている。
【0061】
ここで、この図11に示す並列信号自動位相調整回路1Bは、前述の図10(a)に示す並列信号自動位相調整回路1Aに比して、データ間位相調整回路50Bの構成が異なる。
すなわち、第1実施形態の第2変形例におけるデータ間位相調整回路50Bは、第1変形例と同様の構成のクロック選別回路51およびDフリップフロップ52−1〜52−(n−1)の後段に、各データ信号のビット情報に基づいて、1タイムスロットを越える位相のずれを補償しうるレジスタ回路部60をそなえて構成されている。
【0062】
ここで、レジスタ回路部60は、データ信号DT1〜DTnの系列ごとに対応して複数段縦続接続されたシフトレジスタ61−1〜61−mをそなえるとともに、セレクタ62をそなえて構成されている。
各データ系列のシフトレジスタ61−1〜61−mは、対応するデータ信号をクロック選別回路51またはDフリップフロップ52−1〜52−(n−1)からデータ入力されて保持するとともに、クロック選別回路51にて選別されたクロック信号をクロック入力されて動作するものである。換言すれば、シフトレジスタ61−1〜61−mは、データ系列ごとのデータ信号についてタイムスロット単位で保持することができるようになっている。
【0063】
すなわち、各シフトレジスタ61−1〜61−mにおいては、クロック選別回路51からのクロック信号に基づいて、データ入力されたデータ信号を、同一タイミングで順次後段のシフトレジスタおよびセレクタ62に出力するようになっている。
また、セレクタ62は、入力されるセレクト用クロックCKに基づいて、各シフトレジスタ61−1〜61−mから出力されたデータ信号のうちで、適当な一つのシフトレジスタ61−1〜61−mからのデータ信号を選択的に出力するものである。
【0064】
換言すれば、セレクタ62は、データ信号の系列ごとに設けられ、対応するデータ信号の系列における各シフトレジスタ61−1〜61−mからの出力信号を入力されて、同一データタイミング抽出用のセレクト信号に基づいて各データDT1〜DTnを同一タイミングで出力できるようになっている。
なお、上述の同一データタイミング抽出用セレクト信号としてのクロックCKとしては、図示しないデータ信号間を比較する処理部において、データ信号間のビット情報、例えば各データ信号間のフレームか又は特定の固定ビット等を比較して、フレーム同期させるタイミングか又は上記の特定の固定ビットが入力されたタイミングにおいて出力することができる。
【0065】
これにより、セレクタ62においては、1タイムスロットを超える位相差がデータ信号間で生じている場合にも、各データ信号を、位相を同期させて出力できるようになっているのである。
上述の構成により、本発明の第1実施形態の第2変形例においても、前述の第1実施形態の場合と同様に、各データ系列の位相比較・遅延回路30−1〜30−nおよび周波数変換回路40−1〜40−nにより、データ信号DT1〜DTnごとに位相が調整されたクロック信号CK1〜CKnを出力する。
【0066】
また、データ間位相調整回路50Bでは、データ信号間の位相のずれを調整する。即ち、データ信号間における1タイムスロット以下の位相のずれについては、クロック選別回路51およびDフリップフロップ52−1〜52−(n−1)にて位相を調整し、データ信号間における1タイムスロットよりも大きい位相のずれに対しては、シフトレジスタ回路部60において調整する。
【0067】
すなわち、セレクタ62は、各シフトレジスタ61−1〜61−mから出力されたデータ信号のうちで、フレーム同期させるタイミングか又は特定の固定ビットが入力されたタイミングにおいて入力されるセレクト用クロックCKに基づき、適当なシフトレジスタ61−1〜61−mからのデータ信号を選択的に出力する。これにより、シフトレジスタ回路部60では、各データ信号を、データ信号間の1タイムスロットよりも大きい位相のずれを調整し、同期させて出力することができる。
【0068】
このように、本発明の第1実施形態の第2変形例にかかる並列信号自動位相調整回路1Bによれば、前述の第1実施形態および第1実施形態の第1変形例の場合と同様の利点があるほか、レジスタ回路部60により、1タイムスロットを越える位相差の場合においても調整することができ、装置の多重化性能を向上させることができる利点がある。
【0069】
(a4)第1実施形態の第3変形例の説明
図13は本発明の第1実施形態の第3変形例にかかる並列信号自動位相調整回路を示すブロック図であり、この図13に示す並列信号自動位相調整回路1Cは、前述の第1実施形態におけるもの(符号1参照)に比して、各位相比較・遅延回路30−1〜30−nにおける位相比較回路31からの位相差δに相当する電圧信号(位相比較情報)の温度依存性を補償するための温度センサ70−1〜70−nをそなえている点が異なっている。
【0070】
すなわち、この温度センサ70−1〜70−nにて温度変化を検出すると、位相比較回路31における出力電圧信号を、図示しない抵抗等の回路素子を用いることによって温度依存性を補償すべく制御できるようになっている。
したがって、第1実施形態の第3変形例においても、前述の第1実施形態の場合と同様の利点があるほか、位相比較回路31の温度依存性を補償することができるので、クロック信号とデータ信号との位相差の調整の信頼性を飛躍的に高めることができる。
【0071】
(b)第2実施形態の説明
図14は本発明の第2実施形態にかかる並列信号位相自動調整回路を示すブロック図であり、この図14に示すこの並列信号自動位相調整回路1−2においても、前述の図19に示すような装置100A〜100Cの間においてクロック信号とともにパラレルディジタルデータの伝送を行なう装置に適用しうるものである。
【0072】
すなわち、この図14に示す並列信号自動位相調整回路1−2についても、前述の第1実施形態におけるものと同様、クロック信号とともに複数系列のデータ信号を並列入力されて、クロック信号を、各データ信号に同期するように調整するものである。
ここで、第2実施形態にかかる並列信号自動位相調整回路1−2は、前述の第1実施形態における回路1(図1参照)に比して、Δω発振器10をそなえず、PLO20と異なるPLO20′をそなえている点、および、位相比較・遅延回路30−1〜30−nのかわりに位相比較・発振回路30′−1〜の30′−nをそなえて構成されている点が異なっているが、その他の構成は図1に示す回路1と同様である。
【0073】
なお、図14中、図1と同一の符号は、同様の部分を示している。発振回路としてのPLO20′は、詳細には前述の図21に示すものと同様、位相比較回路,ローパスフィルタ,アンプ,VCOおよびN分周回路(符号104a〜104e参照)をそなえて構成されている。また、このPLO20′は、前述の図1に示すPLO20に比して、N分周回路2に入力されるクロック信号の周波数ωよりもΔω分低減された周波数(ω−Δω)のクロック信号を、位相を固定して発振するものである点は共通するが、PLO外部のΔω発振器10にて発生された周波数Δωの信号を用いずに、アンプ(図21の符号104c参照)の増幅率を調整することのみによって、周波数(ω−Δω)のクロック信号を生成するようになっている点が異なっている。
【0074】
さらに、各データ信号DT1〜DTnの系列に対応してそなえられた、位相比較・発振回路30′−1〜30′−nは、PLO20′にて低減される周波数Δωと同一の周波数信号を発振するとともに、対応するデータ信号および調整対象となるクロック信号とを比較して、位相差情報として周波数情報Δωとともに出力するものである。具体的には、内部において発振した周波数Δωの信号に、比較結果としての位相差δを組み込んで周波数変換回路40−1〜40−nに出力するようになっている
また、位相比較・発振回路30′−1〜30′−nは、それぞれ、詳細には図15に示すような構成を有している。即ち、この図15に示す位相比較・発振回路30′−1〜30′−nは、前述の図3に示す位相比較・遅延回路30−1〜30−nにおけるものと同様の位相比較回路31および遅延回路32をそなえるとともに、発振回路33をそなえて構成されている。
【0075】
また、発振回路33は、PLO20にてクロック信号の周波数ωから低減される所定の周波数Δωに相当する周波数を持つ信号を発生するものである。これにより、遅延回路32においては、位相比較回路31からのデ−タ信号とクロック信号との位相差δと、発振回路33からの周波数Δωの信号とを入力されて、当該周波数Δωの信号について位相δだけ遅延させて出力することができるようになっている。
【0076】
これにより、演算回路としての周波数変換回路40−1〜40−nにおいては、前述の第1実施形態の場合と同様に、PLO20′からのクロック信号と位相比較・発振回路30′−1〜30′−nからの情報とをパラメータとして用いた三角関数演算に基づいて、PLO20′からのクロック信号を、各対応するデータ信号に同期するように調整して出力するようになっている。
【0077】
上述の構成により、本発明の第2実施形態にかかる並列信号自動位相調整回路1−2においても、前述の図19に示す装置100A〜100C間においてパラレル信号を伝送する際に、クロック信号とともにデータ信号をパラレル信号形式で受信する側の装置では、クロック信号に同期してデータを取り込む前段において、クロック信号CKとデータ信号DT1〜DTnの位相差を補償する。
【0078】
すなわち、PLO20′では、N分周回路2にてN分周されて入力されたクロック信号に基づいて、位相が固定された周波数(ω−Δω)の信号、換言すれば、入力されるクロック信号の周波数ωを所定周波数Δω分低減された周波数(ω−Δω)のクロック信号を発振している。
PLO20′にて発生された信号は、各データ系列の周波数変換回路40−1〜40−nに入力される。周波数変換回路40−1〜40−nでは、上述のPLO20′からの信号とともに、データ信号との位相差情報δを有する周波数Δωの信号を、対応する位相比較・発振回路30′−1〜30′−nから入力されて、前述の式(3)と等価の信号処理を行なう。即ち、この周波数変換回路40−1〜40−nにおける信号処理により、各データ信号DT1〜DTnとクロック信号との位相差が補償されたクロック信号CK1〜CKnを得ることができる。
【0079】
なお、前述の図19に示す受信側装置においては、上述のごとくパラレル信号として入力された各データ信号DT1〜DTnに対応して補償されたクロック信号CK1〜CKnが得られると、後段の図示しない信号処理部において、位相差が補償されたクロックに同期してパラレル信号を構成する各データ信号DT1〜DTnを取り込む。
【0080】
このように、本発明の第2実施形態にかかる並列信号自動位相調整回路1−2によれば、PLO20′を各データ系列で共用化することで、前述の図22に示す場合のように各データ系列に対応したPLOをそなえる必要がなく、装置サイズの縮小化や部品点数の削減によるコスト削減を図ることができる利点がある。
特に、並列ラインの数が増加した回路を構築する際においても、装置サイズの増大、ひいてはコスト増大を抑制することができる利点がある。
【0081】
すなわち、第2実施形態にかかる回路1−2においては、単一のPLO20′を共用化してそなえている一方、各データ系列に対応してそなえられた位相比較・発振回路30′−1〜30′−nおよび周波数変換回路40−1〜40−nのサイズは十分に小さいため、装置を小型化できる効果があると同時に、部品数の削減によるコストの削減を図ることができるのである。
【0082】
なお、上述の第2実施形態にかかる並列信号自動位相調整回路1−2においても、前述の第1実施形態の場合と同様に、図10(a)又は図11に示すようなデータ間位相調整回路50,50Bをそなえるように構成してもよく、このようにしても前述の第1実施形態の場合と基本的に同様の作用効果を得ることができる。
(c)第3実施形態の説明
図16は本発明の第3実施形態にかかる並列信号自動位相調整回路を示すブロック図であるが、この図16に示すこの並列信号自動位相調整回路1−3においても、前述の図19に示すような装置100A〜100Cの間においてクロック信号とともにパラレルディジタルデータの伝送を行なう装置に適用しうるものである。
【0083】
すなわち、この図16に示す並列信号自動位相調整回路1−3についても、前述の第1実施形態および第2実施形態におけるものと同様、クロック信号とともに複数系列のデータ信号を並列入力されて、クロック信号を、各データ信号に同期するように調整するものである。
ここで、この図16に示す並列信号自動位相調整回路1−3は、N分周回路2をそなえるとともに、クロック信号を各データ信号に同期するように調整して出力する調整回路としての位相補償回路80−1〜80−nをそなえて構成されている。
【0084】
また、位相補償回路80−1〜80−nはそれぞれ、N分周回路2にてN分周されたクロック信号と、対応するデータ系列のデータ信号DT1〜DTnを入力されて、当該データ信号との位相差が補償されたクロック信号を生成するものであって、詳細には図17に示すように、位相比較器81,電圧発生回路82,位相シフト部(π/2)83,乗算回路84,85および加算回路86をそなえて構成されている。
【0085】
ここで、位相比較器81は、上述のN分周回路2にてN分周されたクロック信号およびデータ信号の位相を比較し、位相比較結果として位相差δに応じた電圧信号を出力するものであって、詳細には前述の図3に示す位相比較回路31と基本的に同様の構成を有している
また、電圧発生回路82は、位相比較器81からの位相差δを示す電圧信号を入力されて、後段の乗算回路84,85および加算回路86においてクロック信号についての演算を行なう際の係数値を示す電圧信号を発生するものである。
【0086】
換言すれば、後段の乗算回路84,85および加算回路86においては、クロック信号を正弦波あるいは余弦波と見なし、位相比較器81にて得られた位相差δの値に応じたクロック信号を、以下の式(6)に示すような三角関数演算を用いて算出するようになっている。
すなわち、補償すべきデータ信号に対するクロック信号の位相差をδとし、N分周回路2に入力されるクロック信号の周波数をωとすると、前述の式(2)の場合と同様、出力クロック信号VCKを正弦波信号として表すことができるが、この式(2)を式(6)に示すように変形することによって、データ信号を打ち出すタイミングを調整することができるのである。
【0087】
VCK=V0sin(ωt+δ)
=V0sin(ωt)cos(δ)+V0cos(ωt)sin(δ)
=V0sin(ωt)(1−α2)1/2+V0cos(ωt)・α …(6)
ここで、電圧発生回路82は、α=sin(δ)とした場合における、上述の式(6)における第1項の係数(1−α2)1/2および第2項の係数αに相当する電圧信号を発生するものであり、第1項の係数に相当する電圧信号は乗算回路85に、第2項の係数に相当する電圧信号については乗算回路84に出力されるようになっている。
【0088】
また、この電圧発生回路82は、詳細には図18に示すように、位相比較器81からの位相差δに相当する電圧信号をディジタル信号に変換するA/D変換部82a,A/D変換部82aにてディジタル信号に変換された位相差情報δを用いて上述の2つの係数データを演算処理により算出する演算回路82b,および演算回路82bにて算出された2つの係数データについてアナログ信号としての電圧信号に変換するD/A変換部82cをそなえて構成さえている。
【0089】
さらに、位相シフト部83は、N分周回路2から入力されたクロック信号をπ/2シフトするものであり、これにより、前述の式(6)の第1項の周波数ωについてのクロック信号を示す正弦波関数から第2項の余弦波関数に変換されるようになっている。
これにより、乗算回路84においては、上述の式(6)における第2項を算出するとともに、乗算回路85においては、式(6)における第1項を算出するようになっている。更に、加算回路86においては、乗算回路84および乗算回路85の演算結果を加算することにより、式(6)の演算結果を出力できるようになっている。
【0090】
したがって、上述の電圧発生回路82,位相シフト部83,乗算回路84、85および加算回路86により、位相比較器81からの位相比較情報をパラメータとして用いた三角関数演算に基づいて、クロック信号をデータ信号に同期するように調整して出力する三角関数演算部として機能する。
上述の構成により、本発明の第3実施形態にかかる並列信号自動位相補償回路1−3においても、前述の図19に示す装置100A〜100C間においてパラレル信号を伝送する際に、クロック信号とともにデータ信号をパラレル信号形式で受信する側の装置では、クロック信号に同期してデータを取り込む前段において、クロック信号CKとデータ信号DT1〜DTnの位相差を補償する。
【0091】
すなわち、データ系列ごとにそなえられた位相補償回路80−1〜80−nにおいて、入力されたクロック信号とデータ信号との位相差δに応じた電気信号に基づいて係数値を算出することにより、式(6)に示す演算と等価の処理を行なって、データ信号を打ち出すタイミングを調整する。
このように、本発明の第3実施形態にかかる並列信号自動位相調整回路1−3によれば、前述の図22に示す回路の場合のごとき、各データ系列分の可変遅延器103−1〜103−nおよびPLO104−1〜104−nをそなえる必要がなく、装置サイズの大幅な縮小化を図るとともに、部品点数の減少によって装置構成のためのコストを削減することも可能である。
【0092】
(d)その他
なお、上述の各実施形態における回路においては、第1実施形態の第1変形例および第2変形例の場合を除き、装置100A〜100C間において、パラレル信号をやり取りする際に適用した場合について詳述しているが、本発明によれば、例えば図8および図9に示す場合のように、パラレル信号からシリアル信号に変換する前段における自動位相調整回路として適用することも、もちろん可能である。
【0093】
(e)付記
(付記1) クロック信号とともに複数系列のデータ信号を並列入力されて、上記のクロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
上記のデータ信号またはクロック信号として用いられる周波数よりも小さい所定の周波数の信号を生成する生成部と、入力されるクロック信号の周波数に対して該生成部からの上記所定の周波数信号分低い周波数のクロック信号を発振する発振回路とをそなえるとともに、
上記の各データ信号および発振回路からのクロック信号における位相比較情報と、上記の各データ信号,発振回路からのクロック信号および生成部からの信号における周波数情報と、を用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する調整回路を、上記複数系列のデータ信号に対応してそなえられたことを特徴とする、並列信号自動位相調整回路。
【0094】
(付記2) クロック信号とともに複数系列のデータ信号を並列入力されて、上記のクロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
入力されるクロック信号の周波数を所定周波数分低減された周波数のクロック信号を発振する発振回路をそなえるとともに、
上記各データ信号の位相および該発振回路からのクロック信号の位相の位相比較情報と、上記のクロック信号およびデータ信号の周波数情報と、上記低減される周波数情報と、をパラメータとして用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記各データ信号に同期するように調整して出力する調整回路を、上記複数系列のデータ信号に対応してそなえられたことを特徴とする、並列信号自動位相調整回路。
【0095】
(付記3) クロック信号とともに複数系列のデータ信号を並列入力されて、上記クロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
上記のクロック信号をデータ信号に同期するように調整して出力する調整回路を、上記複数系列のデータ信号に対応してそなえられ、
かつ、上記各調整回路が、
上記のクロック信号およびデータ信号の位相を比較する位相比較器と、
該位相比較器からの位相比較情報をパラメータとして用いた三角関数演算に基づいて、上記のクロック信号をデータ信号に同期するように調整して出力する三角関数演算部と、
をそなえて構成されたことを特徴とする、並列信号自動位相調整回路。
【0096】
(付記4) 各調整回路が、
該生成部からの信号を入力される一方、上記の対応データ信号および調整対象となるクロック信号とを比較し、比較結果としての位相比較情報を該生成部からの信号における周波数情報とともに出力する位相比較・遅延回路と、
該発振回路からのクロック信号と位相比較・遅延回路からの情報とを用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する演算回路とを、
そなえて構成されたことを特徴とする、付記1記載の並列信号自動位相調整回路。
【0097】
(付記5) 各調整回路が、
該発振回路にて低減される上記所定周波数と同一の周波数情報を発振するとともに上記の対応データ信号および調整対象となるクロック信号とを比較して、位相差情報として上記周波数情報として出力する位相比較・発振回路と、
該発振回路からのクロック信号と位相比較・発振回路からの情報とをパラメータとして用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する演算回路とを、
そなえて構成されたことを特徴とする、付記2記載の並列信号自動位相調整回路。
【0098】
(付記6) 上記の各調整回路にて調整されたクロック信号とともに対応するデータ信号とを入力され、最も遅れたクロック信号のタイミングに同期して、上記複数種類のデータを出力するデータ間位相調整回路をそなえて構成されたことを特徴とする、付記1〜3のいずれか1項に記載の並列信号自動位相調整回路。
(付記7) 該データ間位相調整回路が、
上記の各調整回路にて調整されたクロック信号のうちで最も遅れたタイミングを有するクロック信号を選別するクロック選別回路と、
該クロック選別回路にて選別されたクロック信号に基づいて、該クロック選別回路にて選別されたクロック信号に対応するデータ信号以外のデータ信号を同一タイミングで出力するデータ出力部と、
をそなえて構成されたことを特徴とする、付記6記載の並列信号自動位相調整回路。
【0099】
(付記8) 該データ出力部が、上記データ信号系列ごとに設けられ、上記選別されたクロック信号に基づいて動作しうるフリップフロップにより構成されたことを特徴とする、付記7記載の並列信号自動位相調整回路。
(付記9) 該データ間位相調整回路が、
上記の各調整回路にて調整されたクロック信号のうちで最も遅れたタイミングを有するクロック信号を選別するとともに、選別されたクロック信号に対応するデータ信号を出力するクロック選別回路と、
該クロック選別回路にて選別されたクロック信号に基づいて、上記の各データを同一タイミングで出力するデータ出力部と、
各データ信号のビット情報に基づいて、1タイムスロットを超える位相のずれを補償しうるレジスタ回路部と、
をそなえて構成されたことを特徴とする、付記6記載の並列信号自動位相調整回路。
【0100】
(付記10) 該レジスタ回路部が、
上記データ信号の系列ごとのデータについてタイムスロット単位で保持しうるシフトレジスタが、複数段縦続接続されるとともに、
上記のデータ信号の系列ごとに設けられ、対応するデータ信号の系列における各シフトレジスタからの出力信号を入力されて、同一データタイミング抽出用のセレクト信号に基づいて上記の各データを同一タイミングで出力しうるセレクタを、
そなえて構成されたことを特徴とする、付記9記載の並列信号自動位相調整回路。
【0101】
(付記11) 各調整回路に、上記位相比較情報の温度依存性を補償する温度センサをそなえて構成されたことを特徴とする、付記1〜3のいずれか1項に記載の並列信号自動位相調整回路。
【0102】
【発明の効果】
以上詳述したように、請求項1、2,4,5記載の本発明によれば、調整回路をそなえたことにより、発振回路を各データ系列で共用化することで、各データ系列に対応したPLOをそなえる必要がなく、装置サイズの縮小化や部品点数の削減によるコスト削減を図ることができる利点がある。特に、並列ラインの数が増加した回路を構築する際においても、装置サイズの増大、ひいてはコスト増大を抑制することができる利点がある。
【0103】
また、請求項1記載の本発明によれば、生成部および調整回路をそなえたことにより、この生成部にて生成された信号を、発振回路および調整回路において共通に使用することができるので、発振回路および調整回路にて生成される信号における所定周波数成分の値を常に等しくすることができ、位相補償機能を更に保持できる。
【0104】
さらに、請求項3記載の本発明によれば、調整回路をそなえたことにより、各データ系列分の可変遅延器やPLOをそなえる必要がなく、装置サイズの大幅な縮小化を図るとともに、部品点数の減少によって装置構成のためのコストを削減することも可能である。
【図面の簡単な説明】
【図1】本発明の第1実施形態にかかる並列信号自動位相調整回路を示すブロック図である。
【図2】第1実施形態におけるPLOの構成を示すブロック図である。
【図3】第1実施形態における位相比較・遅延回路を示すブロック図である。
【図4】第1実施形態における位相比較回路を示す図である。
【図5】第1実施形態における位相比較・遅延回路の動作を説明するための図である。
【図6】第1実施形態における遅延回路を示すブロック図である。
【図7】第1実施形態における周波数変換回路を示すブロック図である。
【図8】第1実施形態の第1変形例において適用される光通信システムを示すブロック図である。
【図9】光再生中継器の要部を示すブロック図である。
【図10】(a)は第1実施形態の第1変形例にかかる並列信号自動位相調整回路を示すブロック図、(b)は第1実施形態の第1変形例の動作を説明するための図である。
【図11】第1実施形態の第2変形例にかかる並列信号自動位相調整回路を示すブロック図である。
【図12】(a),(b)はいずれも第1実施形態の第1変形例および第2変形例にかかる並列信号自動位相調整回路の動作の相違を説明するための図である。
【図13】第1実施形態の第3変形例にかかる並列信号自動位相調整回路を示すブロック図である。
【図14】本発明の第2実施形態にかかる並列信号自動位相調整回路を示すブロック図である。
【図15】第2実施形態における位相比較・発振回路を示すブロック図である。
【図16】本発明の第3実施形態にかかる並列信号自動位相調整回路を示すブロック図である。
【図17】第3実施形態における位相補償回路を示すブロック図である。
【図18】第3実施形態における位相補償回路の要部を示すブロック図である。
【図19】装置間においてパラレルディジタル信号が送受信されるシステムを説明する図である。
【図20】データとクロックとの間の位相を自動調整するための並列信号自動位相調整回路を示す図である。
【図21】図20に示す回路の要部構成を示すブロック図である。
【図22】パラレル信号を位相調整する回路を示す図である。
【符号の説明】
1,1A〜1C,1−2,1−3 並列信号自動位相調整回路
2 N分周回路
10 Δω発振器(生成部)
20,20′ PLO(発振回路)
21 位相比較回路
22 ローパスフィルタ
23 アンプ
24 VCO
25 周波数変換回路
26 N分周回路
30−1〜30−n 位相比較・遅延回路
30′−1〜30′−n 位相比較・発振回路
31 位相比較回路
31a 反転回路
31b,31c AND回路
31d コンパレータ
32 遅延回路
32a CR積分回路
32b シュミット回路
33 発振回路
40−1〜40−n 周波数変換回路(演算回路)
41,42 位相シフト部
43,44 乗算回路
45 加算回路
50,50B データ間位相調整回路
51 クロック選別回路
52−1〜52−(n−1) Dフリップフロップ(データ出力部)
60 レジスタ回路部
61−1〜61−m シフトレジスタ
62 セレクタ
70−1〜70−n 温度センサ
80−1〜80−n 位相補償回路(調整回路)
81 位相比較器
82 電圧発生回路
82a A/D変換部
82b 演算回路
82c D/A変換部
83 位相シフト部
84,85 乗算回路
86 加算回路
100A〜100C 装置
101,104e N分周回路
102,102−1〜102−n 位相比較器
103,103−1〜103−n 可変遅延器
104,104−1〜104−n PLO
104a 位相比較回路
104b ローパスフィルタ
104c アンプ
104d VCO
301 送信側装置
302,303 光再生中継器
304 受信側装置
310 O/E変換部
311 シリアル/パラレル変換部
312 パラレル信号処理部
313 パラレル/シリアル変換部
314 E/O変換部
Claims (5)
- クロック信号とともに複数系列のデータ信号を並列入力されて、上記のクロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
上記のデータ信号またはクロック信号として用いられる周波数よりも小さい所定の周波数の信号を生成する生成部と、入力されるクロック信号の周波数に対して該生成部からの上記所定の周波数信号分低い周波数のクロック信号を発振する発振回路とをそなえるとともに、
該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する調整回路が、上記複数系列のデータ信号に対応してそなえられ、
上記各調整回路が、
該生成部からの信号を入力される一方、上記の対応データ信号および調整対象となるクロック信号とを比較し、比較結果としての位相比較情報を該生成部からの信号における周波数情報とともに出力する位相比較・遅延回路と、
該発振回路からのクロック信号と位相比較・遅延回路からの情報とを用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する演算回路とを、そなえて構成された、
ことを特徴とする、並列信号自動位相調整回路。 - クロック信号とともに複数系列のデータ信号を並列入力されて、上記のクロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
入力されるクロック信号の周波数を所定周波数分低減された周波数のクロック信号を発振する発振回路をそなえるとともに、
該発振回路からのクロック信号を上記各データ信号に同期するように調整して出力する調整回路が、上記複数系列のデータ信号に対応してそなえられ、
上記各調整回路が、
該発振回路にて低減される上記所定周波数と同一の周波数情報を発振するとともに上記の対応データ信号および調整対象となるクロック信号とを比較して、位相差情報として上記周波数情報として出力する位相比較・発振回路と、
該発振回路からのクロック信号と位相比較・発振回路からの情報とをパラメータとして用いた三角関数演算に基づいて、該発振回路からのクロック信号を上記対応データ信号に同期するように調整して出力する演算回路とを、そなえて構成された、
ことを特徴とする、並列信号自動位相調整回路。 - クロック信号とともに複数系列のデータ信号を並列入力されて、上記クロック信号を、各データ信号に同期するように調整する並列信号自動位相調整回路であって、
上記のクロック信号をデータ信号に同期するように調整して出力する調整回路を、上記複数系列のデータ信号に対応してそなえられ、
かつ、上記各調整回路が、
上記のクロック信号およびデータ信号の位相を比較する位相比較器と、
該位相比較器からの位相比較情報をパラメータとして用いた三角関数演算に基づいて、上記のクロック信号をデータ信号に同期するように調整して出力する三角関数演算部と、をそなえて構成されたことを特徴とする、並列信号自動位相調整回路。 - 上記各調整回路にて調整されたクロック信号とともに対応するデータ信号とを入力され、最も遅れたクロック信号のタイミングに同期して、上記複数種類のデータを出力するデータ間位相調整回路をそなえて構成されたことを特徴とする、請求項1〜3のいずれか1項に記載の並列信号自動位相調整回路。
- 上記各調整回路に、上記位相比較情報の温度依存性を補償する温度センサをそなえて構成されたことを特徴とする、請求項1〜3のいずれか1項に記載の並列信号自動位相調整回路。
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