JP4849470B2 - 周波数/位相比較器 - Google Patents
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Description
図11は、従来の位相比較器の構成を示すブロック図であり、図10における第1の位相比較器101および第2の位相比較器102の内部構成を示すものである。従来の位相比較器は、第1のサンプルホールド回路110、第2のサンプルホールド回路120、およびセレクタ130を備えている。
図13は、従来の位相比較器の動作を示す別のタイミングチャートであり、正常に動作しない場合を例示している。図13に示すように、クロックCLK_IN1の周波数が入力データDINのビットレートの半分となるハーフレートで動作することが、周波数/位相比較器に求められることもある。そこで、この図13のタイミングチャートを参照して、位相比較モード時、かつハーフレート時における従来の周波数/位相比較器の動作を説明する。
図1は、本発明の実施の形態1における周波数/位相比較器の構成を示すブロック図である。本実施の形態1の周波数/位相比較器は、第1の位相比較器10、第2の位相比較器20、第3の位相比較器30、第4の信号選択手段40、周波数比較手段50、および第5の信号選択手段60を備えている。
図4は、本発明の実施の形態2における周波数/位相比較器の構成を示すブロック図である。具体的には、先の実施の形態1における図1中の第1のエッジ比較手段14および第2のエッジ比較手段24を、位相遅延手段および識別手段で構成した一例を示している。
図7は、本発明の実施の形態3における周波数/位相比較器の構成を示すブロック図である。先の実施の形態2における図4の構成と比較すると、本実施の形態3における図7の構成は、クロック信号の遅延を行うための構成として、次の3点が異なっている。
図8は、本発明の実施の形態4における周波数/位相比較器の構成を示すブロック図である。先の実施の形態1における図1の構成と比較すると、本実施の形態4における図8の構成は、次の4点が異なっている。
図9は、本発明の実施の形態5における周波数/位相比較器の構成を示すブロック図である。具体的には、先の実施の形態4における図8中の第1のエッジ比較手段14および第2のエッジ比較手段24を、先の実施の形態2で説明したのと同様に、位相遅延手段および識別手段で構成した一例を示している。
Claims (6)
- 入力データ信号および第1のクロック信号に基づいて、前記入力データ信号の立ち上がりタイミングおよび立ち下がりタイミングのそれぞれにおいて前記第1のクロック信号の振幅値を検出し、前記第1のクロック信号の傾き識別結果および前記入力データ信号の極性に応じてそれぞれの検出結果を反転/選択処理することにより前記第1のクロック信号の振幅値のアナログホールド値を出力するアナログホールド位相比較部と、
前記第1のクロック信号よりも位相が1/8周期遅れた第2のクロック信号、および前記第1のクロック信号よりも位相が1/4周期遅れた第3のクロック信号に基づいて、前記入力データ信号の速度が前記第1のクロック信号の周波数の2倍となるハーフレートの場合には、前記入力データ信号の立ち上がりタイミングおよび立ち下がりタイミングのそれぞれにおいて前記第2のクロック信号の振幅を検出し、前記第2のクロック信号の傾き識別結果および前記入力データ信号の極性に応じてそれぞれの検出結果を反転/選択処理することにより前記第2のクロック信号の振幅のデジタルホールド値を出力し、前記入力データ信号の速度と前記第1のクロック信号の周波数が等しいフルレートの場合には、前記入力データ信号の立ち上がりタイミングおよび立ち下がりタイミングのそれぞれにおいて前記第3のクロック信号の振幅を検出し、前記入力データ信号の極性に応じてそれぞれの検出結果を選択処理することにより、前記第3のクロック信号の振幅のデジタルホールド値を出力するデジタルホールド位相比較部と、
前記アナログホールド位相比較部から出力されるアナログホールド値、および前記デジタルホールド位相比較部から出力されるデジタルホールド値に基づいて、前記入力データ信号と前記第1のクロック信号との周波数比較を行って比較結果を出力する周波数比較手段と、
前記デジタルホールド位相比較部から出力されるデジタルホールド値の極性に応じて、前記アナログホールド位相比較部からの出力値または前記周波数比較手段からの出力値のいずれかを選択出力する最終出力信号選択手段と
を備えることを特徴とする周波数/位相比較器。 - 請求項1に記載の周波数/位相比較器において、
前記アナログホールド位相比較部は、
前記入力データ信号の立ち下がりタイミングで前記第1のクロック信号の振幅値をアナログホールド値として検出する第1の検出手段と、
前記入力データ信号の立ち上がりタイミングで前記第1のクロック信号の振幅値をアナログホールド値として検出する第2の検出手段と、
前記第1の検出手段および前記第2の検出手段に入力される前記第1のクロック信号の傾きを識別する第1のエッジ比較手段と、
前記第1のエッジ比較手段の出力に応じて前記第1の検出手段の検出結果の極性を反転する第1の極性反転手段と、
前記第1のエッジ比較手段の出力に応じて前記第2の検出手段の検出結果の極性を反転する第2の極性反転手段と、
前記入力データ信号の極性に応じて前記第1の極性反転手段の出力値または前記第2の極性反転手段の出力値のいずれかを選択して前記第1のクロック信号の振幅値のアナログホールド値を出力する第1の信号選択手段と
を有する第1の位相比較器で構成され、
前記デジタルホールド位相比較部は、
前記入力データ信号の立ち下がりタイミングで前記第2のクロック信号の振幅をデジタルホールド値として検出する第3の検出手段と、
前記入力データ信号の立ち上がりタイミングで前記第2のクロック信号の振幅をデジタルホールド値として検出する第4の検出手段と、
前記第3の検出手段および前記第4の検出手段に入力される前記第2のクロック信号の傾きを識別する第2のエッジ比較手段と、
前記第2のエッジ比較手段の出力に応じて前記第3の検出手段の検出結果の極性を反転する第3の極性反転手段と、
前記第2のエッジ比較手段の出力に応じて前記第4の検出手段の検出結果の極性を反転する第4の極性反転手段と
前記入力データ信号の極性に応じて前記第3の極性反転手段の出力値または前記第4の極性反転手段の出力値のいずれかを選択して前記第2のクロック信号の振幅のデジタルホールド値を出力する第2の信号選択手段と
を有する第2の位相比較器と、
前記入力データ信号の立ち下がりタイミングで前記第3のクロック信号の振幅をデジタルホールド値として検出する第5の検出手段と、
前記入力データ信号の立ち上がりタイミングで前記第3のクロック信号の振幅をデジタルホールド値として検出する第6の検出手段と、
前記入力データ信号の極性に応じて前記第5の検出手段の出力値または前記第6の検出手段の出力値のいずれかを選択して前記第3のクロック信号の振幅のデジタルホールド値を出力する第3の信号選択手段と
を有する第3の位相比較器と
前記ハーフレートの場合には前記第2の位相比較器の出力値を選択出力し、前記フルレートの場合には前記第3の位相比較器の出力値を選択出力する第4の信号選択手段と
で構成される
ことを特徴とする周波数/位相比較器。 - 請求項2に記載の周波数/位相比較器において、
前記第1の位相比較器に含まれる前記第1のエッジ比較手段は、
前記第1のクロック信号の位相を遅延させる第1の位相遅延手段と、
前記入力データ信号の立ち下がりタイミングで前記第1の位相遅延手段の出力値を識別する第1の識別手段と、
前記入力データ信号の立ち上がりタイミングで前記第1の位相遅延手段の出力値を識別する第2の識別手段と
で構成され、
前記第1の位相比較器に含まれる前記第1の極性反転手段は、前記第1の識別手段の出力に応じて前記第1の検出手段の検出結果の極性を反転し、
前記第1の位相比較器に含まれる前記第2の極性反転手段は、前記第2の識別手段の出力に応じて前記第2の検出手段の検出結果の極性を反転し、
前記第2の位相比較器に含まれる前記第2のエッジ比較手段は、
前記第2のクロック信号の位相を遅延させる第2の位相遅延手段と、
前記入力データ信号の立ち下がりタイミングで前記第2の位相遅延手段の出力値を識別する第3の識別手段と、
前記入力データ信号の立ち上がりタイミングで前記第2の位相遅延手段の出力値を識別する第4の識別手段と
で構成され、
前記第2の位相比較器に含まれる前記第3の極性反転手段は、前記第3の識別手段の出力に応じて前記第3の検出手段の検出結果の極性を反転し、
前記第2の位相比較器に含まれる前記第4の極性反転手段は、前記第4の識別手段の出力に応じて前記第4の検出手段の検出結果の極性を反転する
ことを特徴とする周波数/位相比較器。 - 請求項1に記載の周波数/位相比較器において、
前記第1のクロック信号および前記第3のクロック信号を生成するリング発振器をさらに備え、
前記アナログホールド位相比較部は、
前記入力データ信号の立ち下がりタイミングで前記第1のクロック信号の振幅値をアナログホールド値として検出する第1の検出手段と、
前記入力データ信号の立ち上がりタイミングで前記第1のクロック信号の振幅値をアナログホールド値として検出する第2の検出手段と、
前記入力データ信号の立ち下がりタイミングで、前記リング発生器で生成された前記第3のクロック信号を識別する第1の識別手段と、
前記入力データ信号の立ち上がりタイミングで、前記リング発生器で生成された前記第3のクロック信号を識別する第2の識別手段と、
前記第1の識別手段の出力に応じて前記第1の検出手段の検出結果の極性を反転する第1の極性反転手段と、
前記第2の識別手段の出力に応じて前記第2の検出手段の検出結果の極性を反転する第2の極性反転手段と、
前記入力データ信号の極性に応じて前記第1の極性反転手段の出力値または前記第2の極性反転手段の出力値のいずれかを選択して前記第1のクロック信号の振幅値のアナログホールド値を出力する第1の信号選択手段と
を有する第1の位相比較器で構成され、
前記デジタルホールド位相比較部は、
前記リング発生器で生成された前記第1のクロック信号の位相を1/8周期遅延させて第2のクロック信号を生成する第3の位相遅延回路と、
前記リング発生器で生成された前記第3のクロック信号の位相を1/8周期遅延させて前記第1のクロック信号よりも位相が3/8周期遅れた第4のクロック信号を生成する第4の位相遅延回路と、
前記入力データ信号の立ち下がりタイミングで、前記第3の位相遅延手段で生成された前記第2のクロック信号の振幅をデジタルホールド値として検出する第3の検出手段と、
前記入力データ信号の立ち上がりタイミングで、前記第3の位相遅延手段で生成された前記第2のクロック信号の振幅をデジタルホールド値として検出する第4の検出手段と、
前記入力データ信号の立ち下がりタイミングで、前記第4の位相遅延手段により生成された前記第4のクロック信号を識別する第3の識別手段と、
前記入力データ信号の立ち上がりタイミングで、前記第4の位相遅延手段により生成された前記第4のクロック信号を識別する第4の識別手段と
前記第3の識別手段の出力に応じて前記第3の検出手段の検出結果の極性を反転する第3の極性反転手段と、
前記第4の識別手段の出力に応じて前記第4の検出手段の検出結果の極性を反転する第4の極性反転手段と
前記入力データ信号の極性に応じて前記第3の極性反転手段の出力値または前記第4の極性反転手段の出力値のいずれかを選択して前記第2のクロック信号の振幅のデジタルホールド値を出力する第2の信号選択手段と
を有する第2の位相比較器と、
前記入力データ信号の立ち下がりタイミングで、前記リング発振器で生成された前記第3のクロック信号の振幅をデジタルホールド値として検出する第5の検出手段と、
前記入力データ信号の立ち上がりタイミングで、前記リング発振器で生成された前記第3のクロック信号の振幅をデジタルホールド値として検出する第6の検出手段と、
前記入力データ信号の極性に応じて前記第5の検出手段の出力値または前記第6の検出手段の出力値のいずれかを選択して前記第3のクロック信号の振幅のデジタルホールド値を出力する第3の信号選択手段と
を有する第3の位相比較器と
前記ハーフレートの場合には前記第2の位相比較器の出力値を選択出力し、前記フルレートの場合には前記第3の位相比較器の出力値を選択出力する第4の信号選択手段と
で構成される
ことを特徴とする周波数/位相比較器。 - 請求項1に記載の周波数/位相比較器において、
前記アナログホールド位相比較部は、
前記入力データ信号の立ち下がりタイミングで前記第1のクロック信号の振幅値をアナログホールド値として検出する第1の検出手段と、
前記入力データ信号の立ち上がりタイミングで前記第1のクロック信号の振幅値をアナログホールド値として検出する第2の検出手段と、
前記第1の検出手段および前記第2の検出手段に入力される前記第1のクロック信号の傾きを識別する第1のエッジ比較手段と、
前記第1のエッジ比較手段の出力に応じて前記第1の検出手段の検出結果の極性を反転する第1の極性反転手段と、
前記第1のエッジ比較手段の出力に応じて前記第2の検出手段の検出結果の極性を反転する第2の極性反転手段と、
前記入力データ信号の極性に応じて前記第1の極性反転手段の出力値または前記第2の極性反転手段の出力値のいずれかを選択して前記第1のクロック信号の振幅値のアナログホールド値を出力する第1の信号選択手段と
を有する第1の位相比較器で構成され、
前記デジタルホールド位相比較部は、
前記第1のクロック信号または前記第3のクロック信号の少なくとも一方のクロック信号を入力とし、前記入力データ信号よりも位相が1/8周期遅れた第2のクロック信号を生成する第5の位相遅延手段と、
前記フルレートの場合には前記第3のクロック信号を選択し、前記ハーフレートの場合には前記第5の位相遅延手段で生成された前記第2のクロック信号を選択し、第5のクロック信号として出力する第6の信号選択手段と、
前記入力データ信号の立ち下がりタイミングで前記第5のクロック信号の振幅をデジタルホールド値として検出する第3の検出手段と、
前記入力データ信号の立ち上がりタイミングで前記第5のクロック信号の振幅をデジタルホールド値として検出する第4の検出手段と、
前記第3の検出手段および前記第4の検出手段に入力される前記第5のクロック信号の傾きを識別する第2のエッジ比較手段と、
前記第2のエッジ比較手段の出力に応じて前記第3の検出手段の検出結果の極性を反転する第3の極性反転手段と、
前記第2のエッジ比較手段の出力に応じて前記第4の検出手段の検出結果の極性を反転する第4の極性反転手段と
前記入力データ信号の極性に応じて前記第3の極性反転手段の出力値または前記第4の極性反転手段の出力値のいずれかを選択して前記第5のクロック信号の振幅のデジタルホールド値を出力する第2の信号選択手段と
を有する第2の位相比較器で構成される
ことを特徴とする周波数/位相比較器。 - 請求項5に記載の周波数/位相比較器において、
前記第1の位相比較器に含まれる前記第1のエッジ比較手段は、
前記第1のクロック信号の位相を遅延させる第1の位相遅延手段と、
前記入力データ信号の立ち下がりタイミングで前記第1の位相遅延手段の出力値を識別する第1の識別手段と、
前記入力データ信号の立ち上がりタイミングで前記第1の位相遅延手段の出力値を識別する第2の識別手段と
で構成され、
前記第1の位相比較器に含まれる前記第1の極性反転手段は、前記第1の識別手段の出力に応じて前記第1の検出手段の検出結果の極性を反転し、
前記第1の位相比較器に含まれる前記第2の極性反転手段は、前記第2の識別手段の出力に応じて前記第2の検出手段の検出結果の極性を反転し、
前記第2の位相比較器に含まれる前記第2のエッジ比較手段は、
前記第6の信号選択手段から出力された第5のクロック信号の位相を遅延させる第2の位相遅延手段と、
前記入力データ信号の立ち下がりタイミングで前記第2の位相遅延手段の出力値を識別する第3の識別手段と、
前記入力データ信号の立ち上がりタイミングで前記第2の位相遅延手段の出力値を識別する第4の識別手段と
で構成され、
前記第2の位相比較器に含まれる前記第3の極性反転手段は、前記第3の識別手段の出力に応じて前記第3の検出手段の検出結果の極性を反転し、
前記第2の位相比較器に含まれる前記第4の極性反転手段は、前記第4の識別手段の出力に応じて前記第4の検出手段の検出結果の極性を反転する
ことを特徴とする周波数/位相比較器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007079398A JP4849470B2 (ja) | 2007-03-26 | 2007-03-26 | 周波数/位相比較器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007079398A JP4849470B2 (ja) | 2007-03-26 | 2007-03-26 | 周波数/位相比較器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008244605A JP2008244605A (ja) | 2008-10-09 |
JP4849470B2 true JP4849470B2 (ja) | 2012-01-11 |
Family
ID=39915438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007079398A Active JP4849470B2 (ja) | 2007-03-26 | 2007-03-26 | 周波数/位相比較器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4849470B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001144607A (ja) * | 1999-11-12 | 2001-05-25 | Anritsu Corp | 信号発生器 |
JP4007814B2 (ja) * | 2002-01-28 | 2007-11-14 | 三菱電機株式会社 | ハーフレートcdr回路 |
JP4393111B2 (ja) * | 2003-05-27 | 2010-01-06 | 三菱電機株式会社 | ハーフレートcdr回路 |
JP4708242B2 (ja) * | 2006-03-28 | 2011-06-22 | 三菱電機株式会社 | 位相比較器 |
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Publication number | Publication date |
---|---|
JP2008244605A (ja) | 2008-10-09 |
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