JP5711949B2 - シリアルデータの受信回路、受信方法およびそれらを用いたシリアルデータの伝送システム、伝送方法 - Google Patents
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Description
この態様によれば、シリアルデータに埋め込まれたクロック信号からサンプリングクロック信号を再生することができ、サンプリングクロック信号を利用してシリアルデータを受信できる。つまり、シーケンス制御や、オシレータを用いることなく、単一の伝送路で高速なシリアルデータを伝送できる。
Kシンボルを連続させると、時間軸方向に周波数分布が偏ることになり、クロック信号の再生が困難となる。これに対してKシンボルを等間隔に配置することにより、Kシンボルも含めたシリアルデータ全体の、時間軸方向の周波数の偏りを低減することができ、受信回路におけるクロック信号の再生がより確実なものとなる。
はじめは、セレクタによって周波数比較器からの位相周波数差信号を選択し、電圧制御発振器がロックした後に、位相比較器からの位相差信号に切りかえることにより、シリアルデータを抽出することができる。
この態様によると、レベル遷移に比例するアップ信号およびダウン信号を、少ない遅延で生成することができ、再生されたクロック信号のジッタを抑制できるとともに、入力クロック信号のジッタへの追従性を高めることができる。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
制御ビットがアサートされると、スクランブラ212は中間クロック信号CLK5と同期して同期コード(Kシンボル)を出力する。その後、入力バッファ210からは、中間クロック信号CLK5と同期して、10ビット単位で8回、パラレルデータDP1(Dシンボル)が読み出される。同期コードを等間隔に挿入することにより、受信回路側では、ワード区切りを識別でき、従来のような同期信号DE(Data Enable)を伝送する必要がなくなる。
差動レシーバ102は、差動のシリアルデータDSOUTを受信する。CDR回路104は、受信したシリアルデータDINにもとづき、送信回路200における送信クロック信号CLK2と同じ周波数を有するサンプリングクロック信号CLK4を再生し、サンプリングクロック信号CLK4を用いてシリアルデータDINをサンプリングする。
f4=f3×M/N …(1)
f3=f2×q/p …(2)
f4=f2 …(3)
が成り立つ。つまり、CDR回路104によれば、送信クロック信号CLK2の周波数f2と等しい周波数のサンプリングクロック信号CLK4を再生することができる。
第3分周器80は、サンプリングクロック信号CLK4を、分周比K(K=12)で分周することによりクロック信号CLK8を生成する。第4分周器82は、サンプリングクロック信号CLK4を分周比L(L=27)で分周することによりクロック信号CLK9を生成する。
このように、図5のCDR回路104を用いることにより、単一の伝送路L1のみで、高速なシリアルデータを伝送することができる。
パラレルシリアル変換器PS1に対して、12ビットのパラレルデータDP3が入力される。パラレルシリアル変換器PS1は、パラレルデータDP3を4ビットのパラレルデータDP3’に変換する。
差動レシーバ102が受信した差動シリアルデータDINは、分周器28により分周比1/2で分周されコンパレータCMP1によりシングルエンドのクロック信号CLKINに変換される。VCO60は、データレートの1/2の周波数の4相クロック信号CK1〜CK4を生成する。また4相クロック信号CK1〜CK4は、互いに位相が1/4周期(90度)ずつシフトしている。4相クロック信号CK1〜CK4は、サンプリングクロック信号CLK4に相当する。サンプリングクロック信号CLK4は、クロックバッファ62を介して位相比較器10(8)およびシリアルパラレル変換器70に供給される。
したがって制御電圧Vcnt1の変化量ΔVは、
ΔV=τ×Ichg/C
で与えられる。つまり、
(1)アップ信号UP,ダウン信号DNのパルス幅τに比例し、
(2)充放電電流Ichgに比例し、
(3)キャパシタの容量値Cに反比例する。
Claims (14)
- pビットに2×q回(p、qは実数)の割合でレベル遷移が生ずるように生成されたシリアルデータを受ける受信回路であって、
入力された制御電圧に応じた周波数を有するサンプリングクロック信号を発生する電圧制御発振器と、
前記サンプリングクロック信号を分周比M(Mは実数)で分周する第1分周器と、
受信した前記シリアルデータに応じたクロック信号を分周比N(Nは、N=M×q/pで与えられる実数)で分周する第2分周器と、
前記第1分周器の出力信号と前記第2分周器の位相差に応じた位相周波数差信号を発生する周波数比較器と、
前記位相周波数差信号に応じて、前記電圧制御発振器の周波数を調節するための前記制御電圧を生成する制御電圧生成回路と、
を備えることを特徴とする受信回路。 - 前記シリアルデータは、送信すべきデータが8B/10Bもしくは10B/12B方式により符号化されたDシンボルと、複数のDシンボルの間に等間隔に挿入された同期制御コードであるKシンボルを含むことを特徴とする請求項1に記載の受信回路。
- 前記Dシンボルはスクランブルされていることを特徴とする請求項2に記載の受信回路。
- 前記シリアルデータと前記サンプリングクロック信号を受け、それらの位相差に応じた位相差信号を発生する位相比較器と、
前記位相周波数差信号と前記位相差信号を受け、一方を選択して前記制御電圧生成回路に出力するセレクタと、
をさらに備えることを特徴とする請求項1から3のいずれかに記載の受信回路。 - 前記電圧制御発振器は、前記サンプリングクロック信号として、それぞれが前記制御電圧に応じた周波数を有し、互いに位相が等間隔にシフトしている複数のクロック信号を含む多相クロック信号を発生することを特徴とする請求項4に記載の受信回路。
- 前記位相比較器は、前記位相差信号として、相補的にアサートされるアップ信号およびダウン信号を発生し、
前記位相比較器は、
前記複数のクロック信号ごとに設けられ、それぞれが前記シリアルデータを対応する前記クロック信号のタイミングでラッチする複数のフリップフロップと、
奇数番目のフリップフロップごとに設けられた複数の第1論理ゲートであって、i(iは自然数)番目の第1論理ゲートが、(2×i−1)番目のフリップフロップの出力と(2×i)番目のフリップフロップの出力とが不一致のときアサートされる内部アップ信号を生成するように構成された、複数の第1論理ゲートと、
偶数番目のフリップフロップごとに設けられた複数の第2論理ゲートであって、j(jは自然数)番目の第2論理ゲートが、(2×j)番目のフリップフロップの出力と(2×j+1)番目のフリップフロップの出力とが不一致のときアサートされる内部ダウン信号を生成するように構成された、複数の第2論理ゲートと、
前記複数の第1論理ゲートにより生成された複数の内部アップ信号にもとづき、前記アップ信号を生成する第3論理ゲートと、
前記複数の第2論理ゲートにより生成された複数の内部ダウン信号にもとづき、前記ダウン信号を生成する第4論理ゲートと、
を含むことを特徴とする請求項5に記載の受信回路。 - 前記第3論理ゲートは、すべての内部アップ信号がアサートされるときに、前記アップ信号をアサートし、
前記第4論理ゲートは、すべての内部ダウン信号がアサートされるときに、前記ダウン信号をアサートすることを特徴とする請求項6に記載の受信回路。 - 前記複数のクロック信号は4相であることを特徴とする請求項6または7に記載の受信回路。
- 前記位相比較器は、前記複数のフリップフロップに保持されるデータをサンプリングされたシリアルデータとして出力することを特徴とする請求項6から8のいずれかに記載の受信回路。
- 前記サンプリングされたシリアルデータを、前記電圧制御発振器から出力されるクロック信号を用いてシリアルパラレル変換するシリアルパラレル変換器をさらに備えることを特徴とする請求項9に記載の受信回路。
- pビットに2×q回(p、qは実数)の割合でレベル遷移が生ずるように生成されたシリアルデータを生成する送信回路と、
前記シリアルデータを受信する請求項1から10のいずれかに記載の受信回路と、
を備えることを特徴とする伝送システム。 - pビットに2×q回(p、qは実数)の割合でレベル遷移が生ずるように生成されたシリアルデータを受信する方法であって、
電圧制御発振器により、制御電圧に応じた周波数を有するサンプリングクロック信号を発生するステップと、
前記サンプリングクロック信号を分周比Mで分周するステップと、
受信した前記シリアルデータを分周比N(Nは、N=M×q/pで与えられる実数)で分周するステップと、
分周された前記サンプリングクロック信号と分周された前記シリアルデータの位相差に応じた位相周波数差信号を発生するステップと、
前記位相周波数差信号に応じて前記制御電圧を生成するステップと、
を備えることを特徴とする方法。 - 前記サンプリングクロック信号が所定の周波数範囲にロックした後、
前記シリアルデータと前記サンプリングクロック信号を受け、それらの位相差に応じた位相差信号を発生するステップと、
前記位相差信号に応じて前記制御電圧を生成するステップと、
をさらに備えることを特徴とする請求項12に記載の方法。 - 送信側において実行される、pビットに2×q回(p、qは実数)の割合でレベル遷移が生ずるように生成されたシリアルデータを生成するステップと、
受信側において実行される、
電圧制御発振器により、制御電圧に応じた周波数を有するサンプリングクロック信号を発生するステップと、
前記サンプリングクロック信号を分周比M(Mは実数)で分周するステップと、
受信した前記シリアルデータを分周比N(Nは、N=M×q/pで与えられる実数)で分周するステップと、
分周された前記サンプリングクロック信号と分周された前記シリアルデータの位相差に応じた位相周波数差信号を発生するステップと、
前記位相周波数差信号に応じて前記制御電圧を生成するステップと、
を備えることを特徴とする伝送方法。
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