JP3559781B2 - 位相同期回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、位相同期回路に関し、特にランダムNRZ(Non−Return−to−Zero)形式のデータ信号からクロック信号を抽出する位相同期回路に関する。
【0002】
【従来の技術】
入力されたランダムNRZ形式のデータ信号からクロック信号を抽出するための用途に用いられる位相同期回路は、入力されたデータ信号には影響されずに安定した同じ周波数のクロック信号を出力し続ける必要がある。例えば、ジッタ(jitter)と呼ばれる時間軸方向のパルスの揺れが多く見られるような雑音の多いデータ信号が入力された場合、あるいは同じ符号がしばらく続くようなデータ信号が入力された場合であっても、これらの入力されたデータ信号には影響されずに安定した同じ周波数のクロック信号を出力し続ける必要がある。ここでランダムNRZ形式は、パルス幅が符号の長さと等しいパルス符号形式である。安定したクロック信号を出力するということは、その周波数がずれにくいということを意味するが、これは逆に所望の周波数に合わせにくいことと表裏の関係にある。よって位相同期回路において位相同期可能な周波数範囲を意味するキャプチャ・レンジは必然的に狭くなる。
【0003】
一方、位相同期回路の構成要素である電圧制御発振回路は、特に集積回路により実現した場合、その製造上の問題から大きな発振周波数ばらつきが存在する。このばらつきにより、位相同期回路の初期状態において、その発振周波数が入力データ信号のビット・レートから大きくずれてしまった場合、周波数が合わせにくいことにより、位相の同期が困難となる。この現象は、上述のキャプチャ・レンジが狭いほどさらに顕著になる。よって、クロック信号抽出の用途に用いられる位相同期回路は、その狭いキャプチャ・レンジにより、電圧制御発振回路の大きな発振周波数ばらつきを許容できないという問題点があった。
【0004】
上述の問題点を解決するため、従来から2重ループ構成の位相同期回路がしばしば用いられている。図12は、従来の2重ループ構成の位相同期回路のブロック図を示す。図12において、符号80は従来の位相同期回路、1は位相同期回路80にランダムNRZ形式のデータ信号Dを入力する端子、8は端子1に入力されたデータ信号Dのビット・レートを分周回路84(後述)の分周比Nで割った値に等しい周波数を持つ参照クロック信号RCを入力する端子、81は端子1から入力されるランダムNRZ形式のデータ信号Dと電圧制御発振回路83(後述)から出力されるクロック信号CKとの位相比較を行う位相比較回路、85は分周回路84(後述)の出力クロック信号と端子8から入力される参照クロック信号RCとの周波数比較を行う周波数比較回路、82は位相比較回路81にて得られた位相比較結果と周波数比較回路85にて得られた周波数比較結果の両方を入力し直流成分を出力するローパス・フィルタ、83はローパス・フィルタ82の出力信号により発振周波数を制御する電圧制御発振回路、84は電圧制御発振回路83の出力クロック信号CKをN分周する分周回路、2は電圧制御発振回路83の出力端子であって端子1に入力されたデータ信号Dから位相同期回路80によって抽出されたクロック信号CKを出力する端子である。
【0005】
図12に示されるように、位相同期回路80は、位相比較回路81、ローパス・フィルタ82および電圧制御発振回路83の3つの回路から構成される位相比較ループPと、周波数比較回路85、ローパス・フィルタ82、電圧制御発振回路83および分周回路84の4つの回路から構成される周波数比較ループFとの2つのループから構成されている。位相比較ループPは、端子1から入力されるランダムNRZ形式のデータ信号Dに対して、電圧制御発振回路83の出力クロック信号CKを位相同期するものであり、入力されたデータ信号Dから高品質のクロック信号CKを抽出する。一方、周波数比較ループFは、位相比較ループPだけではその狭いキャプチャ・レンジにより位相同期しにくいような場合、特に電源投入直後の初期状態のように電圧制御発振回路83の発振周波数が端子1に入力されるデータ信号Dのビット・レートから大きくずれてしまうような場合に機能するものである。すなわち、周波数比較ループFは、電圧制御発振回路83の発振周波数を入力データ信号Dのビット・レートに近づけ、位相比較ループPの位相同期が正常に行えるようにするために導入されている。
【0006】
【発明が解決しようとする課題】
上述の2重ループ構成の位相同期回路80は、ランダムNRZ形式のデータ信号Dからクロック信号CKの抽出を行う位相比較Pループに周波数比較ループFを併用することにより、高品質クロック信号CKの抽出に加え、等価的に位相同期回路80の広キャプチャ・レンジ化を実現できる回路構成である。しかし、周波数比較ループFに必要となる参照クロック信号RCは、その役割上一般に高い周波数精度が要求されるため、このクロック信号RCを発生する発振回路は集積回路化できなかった。したがって外部回路要素が必要となるため、利便性、コスト面から大きな欠点を有するという問題があった。
【0007】
そこで、本発明の目的は、上記問題を解決するためになされたものであり、ランダムNRZ形式のデータ信号Dからクロック信号CKの抽出を行う位相同期回路、特に位相比較回路と周波数比較回路の両方を含む2重ループ構成の位相同期回路において、参照クロック信号RCを必要とすることなく、広キャプチャ・レンジ化と高品質クロック信号CKの抽出との両立を実現することができる位相同期回路を提供することにある。
【0008】
【課題を解決するための手段】
この発明の位相同期回路は、入力されたランダムNRZ形式のデータ信号からクロック信号を抽出する位相同期回路であって、該位相同期回路の出力である前記クロック信号と該位相同期回路に入力された前記データ信号との位相を比較する位相比較回路と、前記クロック信号、前記クロック信号に対して近似的に1/4周期遅れた位相を有する他のクロック信号および前記データ信号を入力して、該データ信号と該クロック信号または該他のクロック信号との周波数を比較する周波数比較回路と、前記位相比較回路の比較結果と前記周波数比較回路の比較結果とを入力し、直流分を取り出して出力するローパス・フィルタと、前記ローパス・フィルタの出力信号を入力して、前記クロック信号を出力する電圧制御発振回路とを備え、前記周波数比較回路は、前記クロック信号と前記他のクロック信号とを、各々前記データ信号によりサンプリングして出力信号を生成する2系統のサンプリング回路を含むサンプリング・ブロックと、前記サンプリング・ブロックの2系統のサンプリング回路の出力信号に対して各々波形整形を行って、前記データ信号に含まれるジッタに起因するパルスを消して各別に出力信号を生成する波形整形ブロックと、前記波形整形ブロックの各別の出力信号間の位相の進みまたは遅れを判定する位相比較ブロックとを備えたことを特徴とする。
【0009】
ここで、この発明の位相同期回路において、前記波形整形ブロックは、前記サンプリング・ブロックの1の系統のサンプリング回路に接続された第1遅延回路と、該第1遅延回路および前記2系統のサンプリング回路に接続された第1サンプリング回路と、前記サンプリング・ブロックの他の系統のサンプリング回路に接続された第2遅延回路と、該第2遅延回路および前記2系統のサンプリング回路に接続された第2サンプリング回路とを有しており、前記第1サンプリング回路は、前記他の系統のサンプリング回路の出力信号が変化し、かつ前記1の系統のサンプリング回路の出力信号が変化しない場合、第1遅延回路の出力信号をサンプリングして出力し、前記第2サンプリング回路は、前記1の系統のサンプリング回路の出力信号が変化し、かつ前記他の系統のサンプリング回路の出力信号が変化しない場合、第2遅延回路の出力信号をサンプリングして出力するものであり、前記第1遅延回路は、前記第1サンプリング回路がサンプリングに要する時間だけ前記1の系統のサンプリング回路の出力信号を遅延させ、前記第2遅延回路は、前記第2サンプリング回路がサンプリングに要する時間だけ前記他の系統のサンプリング回路の出力信号を遅延させることができる。
【0010】
ここで、この発明の位相同期回路において、前記位相比較ブロックは、前記第1サンプリング回路および前記第2サンプリング回路に各々接続された第3および第4サンプリング回路と、第3サンプリング回路および第4サンプリング回路に接続された排他的論理和回路と、第3サンプリング回路と前記排他的論理和回路とに接続された第5サンプリング回路とを有しており、前記第3サンプリング回路は、前記第2サンプリング回路の出力信号の立ち下がりで前記第1サンプリング回路の出力信号をサンプリングし、前記第4サンプリング回路は、前記第2サンプリング回路の出力信号の立ち上がりで前記第1サンプリング回路の出力信号をサンプリングするものであり、前記第5サンプリング回路は、前記排他的論理和の出力信号の立ち上がりで前記第3サンプリング回路の出力信号をサンプリングして出力することができる。
【0011】
【発明の実施の形態】
以下、図面を参照して本発明の各実施の形態を詳細に説明する。
【0012】
実施の形態1.
図1は、本発明の実施の形態1における位相同期回路のブロック図を示す。図1において、符号40は本発明の位相同期回路、1はランダムNRZ形式のデータ信号Dの入力端子、81は端子1から入力されるデータ信号Dと電圧制御発振回路83(後述)から出力される信号CKとの位相比較を行う位相比較回路、10は端子1から入力されるデータ信号Dと、移相器86(後述)の端子2a、2bから出力される信号Ca、Cbとの周波数比較を行って端子3に出力する周波数比較回路、82は位相比較回路81にて得られた位相比較結果と周波数比較回路10にて得られた周波数比較結果の両方を入力し直流成分を出力するローパス・フィルタ、83はローパス・フィルタ82の出力信号により発振周波数を制御できる電圧制御発振回路、86は周波数比較回路10に必要な近似的に1/4周期の位相差を持つ2つのクロック信号CaおよびCbを生成する移相器である。移相器86は、遅延回路のほか、遅延同期回路(DLL:Delay−Locked Loop)等を用いて実現することができる。上述の移相器86の機能は、電圧制御発振回路83として、リング型発振回路等、周波数比較回路10に必要な約1/4周期の位相差を持つ2つのクロック信号Ca、Cbを直接生成できる発振回路を使用することによって、移相器86を使用しなくても実現することができる。符号2は位相同期回路40の出力端子であり、端子1に入力されたデータ信号Dから位相同期回路40によって抽出されたクロック信号CKを出力する端子である。
【0013】
図1に示されるように、位相同期回路40は、位相比較回路81、ローパス・フィルタ82および電圧制御発振回路83の3つの回路から構成される位相比較ループPと、周波数比較回路10、ローパス・フィルタ82、電圧制御発振回路83および移相器86の4つの回路から構成される周波数比較ループF2との2つのループから構成されている。図1に示されるように、位相同期回路40の入力は、端子1に入力されるランダムNRZ形式のデータ信号Dのみであり、図12に示した従来の位相同期回路のように参照クロック信号RCを必要としないため、利便性、コスト面から有利となる。この利点は、周波数比較回路10が、図12に示した従来の位相同期回路における周波数比較回路85とは異なり、参照クロック信号RCを使用せずに動作できるという特徴に起因している。
【0014】
図2は、本発明の実施の形態1における位相同期回路の構成要素である周波数比較回路のブロック図を示す。図2において、符号10は周波数比較回路、1はランダムNRZ形式のデータ信号Dの入力端子、2aはクロック信号Caの入力端子、2bは端子2aに入力されたクロック信号Caに対しその位相が近似的に1/4周期遅れた他のクロック信号Cbの入力端子である。図2に示されるように、周波数比較回路10はサンプリング・ブロックA、波形整形ブロックBおよび移相比較ブロックCの3つのブロックから構成されている。サンプリング・ブロックAは、端子2a、2bに入力されたクロック信号Ca、Cbを端子1に入力されたデータ信号Dでそれぞれサンプリングする2系統のサンプリング回路11および12から構成されている。サンプリング回路11の端子5aからの出力信号をS5a、サンプリング回路12の端子5bからの出力信号をS5bとする。波形整形ブロックBはサンプリング・ブロックAからの2系統の出力信号S5a、S5bの各々に対して波形整形を行う。波形整形ブロックBの端子6aからの出力信号をS6a、端子6bからの出力信号をS6bとする。位相比較ブロックCは波形整形ブロックBの2系統の出力信号S6aとS6bとの間の位相の進み若しくは遅れを判定する。符号3は位相比較ブロックCの出力端子であり周波数比較回路10の出力端子である。端子3からの出力信号をS3とする。
【0015】
図2に示される波形整形ブロックBは、サンプリング回路11(サンプリング・ブロックAの1の系統のサンプリング回路)の端子5aに接続された遅延回路18(第1遅延回路)と、遅延回路18、サンプリング回路11の端子5aおよびサンプリング回路12の端子5bに接続されたサンプリング回路13(第1サンプリング回路)とを有している。さらに波形整形ブロックBは、サンプリング回路12(サンプリング・ブロックAの他の系統のサンプリング回路)と接続された遅延回路19(第2遅延回路)と、遅延回路19、サンプリング回路11の端子5aおよびサンプリング回路12の端子5bに接続されたサンプリング回路14(第2サンプリング回路)とを有している。
【0016】
図2に示されるように、サンプリング回路13は、サンプリング回路12の出力端子5bにおける信号S5bが変化して且つサンプリング回路11の出力端子5aにおける信号S5aが変化しない時に遅延回路18の出力信号をサンプリングする。一方、サンプリング回路14は、サンプリング回路11の出力端子5aにおける信号が変化して且つサンプリング回路12の出力端子5bにおける信号が変化しないときに遅延回路19の出力信号をサンプリングする。遅延回路18は、サンプリング回路13におけるサンプリングに必要な時間分だけ端子5aにおける信号S5aを遅延させる。遅延回路19は、サンプリング回路14においてサンプリングに必要な時間分だけ端子5bにおける信号S5bを遅延させる。端子6aはサンプリング回路13の出力端子であって波形整形ブロックBの片方の出力端子、6bはサンプリング回路14の出力端子であって波形整形ブロックBの他の出力端子である。
【0017】
図2に示される位相比較ブロックCは、サンプリング回路13およびサンプリング回路14に各々接続されたサンプリング回路15(第3サンプリング回路)およびサンプリング回路16(第4サンプリング回路)と、サンプリング回路15およびサンプリング回路16に接続された排他的論理和回路35と、サンプリング回路15と排他的論理和回路35とに接続されたサンプリング回路17(第5サンプリング回路)とを有している。
【0018】
図2に示されるように、サンプリング回路15は、波形整形ブロックBの出力端子6bにおける信号S6bの立ち下がりで波形整形ブロックBの出力端子6aにおける信号S6aをサンプリングする。一方、サンプリング回路16は、端子6bにおける信号S6bの立ち上がりで端子6aにおける信号S6aをサンプリングする。排他的論理和(EX−OR)回路35はサンプリング回路15および16の出力信号の排他的論理和を生成する。サンプリング回路17は、排他的論理和回路35の出力信号の立ち上がりでサンプリング回路15の出力信号をサンプリングする。端子3はサンプリング回路17の出力端子であって位相比較ブロックCの出力端子である。
【0019】
図3は、本発明の実施の形態1における周波数比較回路10の詳細な回路例を示す。図3で、図2と同じ符号を付した個所は、同じ要素を示すため説明は省略する。図3において、符号20は周波数比較回路10の詳細な回路例(以下、「周波数比較回路20」という)、21ないし27はD型フリップ・フロップ回路、30ないし35は排他的論理和(EX−OR)回路、41ないし44は論理積(AND)回路、91ないし93は反転(NOT)回路、50ないし52は遅延回路である。ここで、遅延回路50はEX−OR回路30とエッジ検出回路を構成しており、同様に遅延回路51はEX−OR回路31と、遅延回路52はEX−OR回路32とそれぞれエッジ検出回路を構成している。EX−OR回路33とAND回路43、EX−OR回路34とAND回路44は、図2に示した周波数比較回路10において遅延回路18、19に各々対応するものであり、遅延補正(後述)の目的で導入されている。周波数比較回路20の出力端子3には、端子2a、2bに入力されたクロック信号Ca、Cbの周波数と端子1に入力されたデータ信号Dのビット・レートとの大小関係に応じた論理値が出力される。このため、周波数比較回路20を図1に示した位相同期回路40の周波数比較回路10として用いた場合、出力端子3に出力される論理値が周波数比較ループF2によって負帰還され、クロック信号CKの周波数をデータ信号Dのビット・レートに近づける動作を実現することができる。
【0020】
次に、本発明の位相同期回路40における周波数比較回路10の動作原理を、その詳細な回路例である図3の周波数比較回路20を用いて詳細に説明する。
【0021】
まず、図3の端子1に入力されるランダムNRZ形式のデータ信号Dとして、遷移密度が1の信号(・・・ ・1010・・・)を仮定して説明する。ここで遷移密度とは、その信号が、符号の最小単位であるタイム・スロットの間に変化する確率である。
【0022】
図4は、本発明の実施の形態1における端子2a、2bに入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより大きい条件での理想的なタイミングチャートを示す。図5は、本発明の実施の形態1における端子2a、2bに入力されたクロック信号Ca、Cbの周波数がデータ信号のビット・レートより小さい条件での理想的なタイミングチャートを示す。図4(A)および図5(A)は端子2aに入力されたクロック信号Ca、図4(B)および図5(B)は端子2bに入力された他のクロック信号Cb、図4(C)および図5(C)は端子1に入力されたデータ信号D、図4(D)および図5(D)はD型フリップ・フロップ回路21の出力端子5aにおける信号S5a、図4(E)および図5(E)はD型フリップ・フロップ回路22の出力端子5bにおける信号S5bである。
【0023】
図4に示されるように、入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより大きい条件では、図4(A)ないし(C)に示されるように、端子2a、2bのクロック信号Ca、Cbは端子1のデータ信号Dによりそのクロック周期よりやや大きい周期でサンプリングされる。一方、図5に示されるように、入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより小さい条件では、図5(A)ないし(C)に示されるように、端子2a、2bにおけるクロック信号Ca、Cbは端子1のデータ信号Dによりそのクロック周期よりやや小さい周期でサンプリングされる。これにより図4(D)および図4(E)、図5(D)および図5(E)に示したように、端子5aおよび5bには、入力されたクロック信号Ca、Cbやデータ信号Dに比べてはるかに周期の長い波形の信号S5a、S5bが現れる。
【0024】
端子5aおよび5bに現れる信号S5a、S5bの波形は、主に以下に示す2つの特徴を有する。
[1]入力されたクロック信号Ca、Cbの周波数とデータ信号Dのビット・レートとの差にほぼ等しい周波数をもつ。
[2]入力されたクロック信号Ca、Cbの周波数とデータ信号Dのビット・レートとの大小関係に応じて端子5a、5bに現れる信号S5a、S5bの波形の間に位相の進み/遅れが生じる。
【0025】
特に上述の[2]については図4および図5に明らかに示されており、入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより大きい条件では、端子5aにおける信号S5aは端子5bにおける信号S5bより位相が進む(図4(D)および(E)参照)。一方、入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより小さい条件では、端子5aにおける信号S5aは端子5bにおける信号S5bより位相が遅れる(図5(D)および(E)参照)。この周波数比較回路20の基本動作原理は、上述した(2)の特徴を利用して、入力されたクロック信号Ca、Cbの周波数とデータ信号Dのビット・レートとの大小関係を判定するものである。以下、この(2)の特徴を「周波数比較原理」と呼ぶ。上述の機能は、図3に示した周波数比較回路20において、D型フリップ・フロップ回路21および22と、EX−OR回路30、遅延回路50から構成されるサンプリング・ブロックAによって実現することができる。
【0026】
しかし、入力されたランダムNRZ形式のデータ信号Dとして、上述した遷移密度が1の信号を仮定しても、実際にはそのデータ信号Dにはジッタと呼ばれる時間軸方向の波形の揺れが生じるため、理想条件を仮定した図4および図5に示したような波形にはならない。上記ジッタを考慮した場合について、図6は本発明の実施の形態1における入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより大きい条件でのタイミングチャートを示す。一方、図7は本発明の実施の形態1における入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより小さい条件でのタイミングチャートを示す。図6(A)および図7(A)はD型フリップ・フロップ回路21の出力端子5aにおける信号S5a、図6(B)および図7(B)はD型フリップ・フロップ回路22の出力端子5bにおける信号S5b、図6(C)および図7(C)はD型フリップ・フロップ回路23の出力端子6aにおける信号S6a、図6(D)および図7(D)はD型フリップ・フロップ回路24の出力端子6bにおける信号S6b、図6(E)および図7(E)はD型フリップ・フロップ回路27の出力端子3における信号S3であって、周波数比較回路20の出力信号である。
【0027】
図6(A)および図6(B)、図7(A)および図7(B)に示したように、端子5aおよび5bに現れる信号S5a、S5bの波形は、ジッタが無い条件における信号S5a、S5bの波形である図4(D)および図4(E)、図5(D)および図5(E)と比べて、多くの幅の狭いパルスが生じている。これらは、入力されるデータ信号Dに含まれるジッタに起因してD型フリップ・フロップ回路21および22でのサンプリング・タイミングが時間軸方向に揺れることにより生じたものである。このため、このパルス幅の最小値は、入力されたデータ信号Dのパルス幅とほぼ同等である。パルスの出現が不規則に見えるのは、入力されたデータ信号Dに含まれるジッタの不規則性に起因して、上記サンプリング・ポイントも時間軸方向に不規則に揺れているためである。これらのパルスは上記ジッタが大きくなるほど、そして入力されたクロック信号Ca、Cbの周波数とデータ信号Dのビット・レートとの差が小さくなるほど、多く発生する。これらのパルスの出現によって端子5aおよび5bに現れる信号S5a、S5bの波形が複雑化することにより、上述の「周波数比較原理」が見えにくくなる。
【0028】
一方、図6(C)および図6(D)、図7(C)および図7(D)に示したように、端子6aおよび6bに現れる信号S6a、S6bの波形は、上記ジッタに起因するパルスが消え、理想的な条件でのサンプリング・ブロックAの出力端子5a、5bにおける波形である図4(D)および図4(E)、図5(D)および図5(E)と同様の波形が現れており、「周波数比較原理」の特徴を持っている。このことは、端子5aおよび5bにおいて、入力データ信号Dに含まれるジッタに埋もれていた「周波数比較原理」が、端子6aおよび6bにおいて掘り出されていることを意味する。この機能は、図3に示した周波数比較回路20において、D型フリップ・フロップ回路23および24と、EX−OR回路31ないし34、AND回路41ないし44、NOT回路91および92、遅延回路51および52から構成される波形整形ブロックBによって実現することができる。
【0029】
ここで、波形整形ブロックBにおいて波形が整形される原理について、図6を例に説明する。図6に示されるように、端子6aにおける信号S6aは、図6(A)ないし(D)に示したように、「(1)端子5bにおける信号S5bが変化」して且つ「(2)端子5aにおける信号S5aが変化しない」という条件が満たされた時に、端子5aにおける信号S5aをサンプリングすることにより得られる。(1)の条件は、図3において、遅延回路51とEX−OR回路31からなるエッジ検出回路によって実現することができ、(2)の条件は遅延回路52とEX−OR回路32、NOT回路92からなるエッジ検出回路によって実現することができる。EX−OR回路33とAND回路43は、上述したエッジ検出回路およびAND回路41の入出力間遅延を相殺するための遅延補正回路として導入されている。同様に、端子6bにおける信号S6bは、図6(A)ないし(D)に示したように、「(3)端子5aにおける信号S5aが変化」して且つ「(4)端子5bにおける信号S5bが変化しない」という条件が満たされたときに、端子5bにおける信号S5bをサンプリングすることによって得られる。(3)の条件は、図3において、遅延回路52とEX−OR回路32からなるエッジ検出回路によって実現することができ、(4)の条件は遅延回路51とEX−OR回路31、NOT回路91からなるエッジ検出回路によって実現することができる。EX−OR回路34とAND回路44は、上述したエッジ検出回路およびAND回路42の入出力間遅延を相殺するための遅延補正回路として導入されている。波形整形ブロックBの動作原理に関する以上の説明から、図3に示した同部分の回路が、図2に示した同部分の実現例の1つであることが確認できる。
【0030】
以上に示した構成により、図6(C)および図6(D)、図7(C)および図7(D)に示したように、端子6aおよび6bに現れる信号S6a、S6bの波形は、「周波数比較原理」の特徴を有する。更に、図6(E)および図7(E)に示したように、端子3に現れる信号S3は、端子6a、6bにおける信号S6aとS6bとの間の位相の進み/遅れに応じた論理信号となっている。これは、「周波数比較原理」から、入力されたクロック信号Ca、Cbの周波数とデータ信号Dのビット・レートとの大小関係を判定したことを意味している。例えば、図6に示されるように、入力されたクロック信号Ca、cbの周波数がデータ信号Dのビット・レートより大きい条件では、端子6aに現れる信号S6aの波形の位相は端子6bにおける位相よりも進み、これにより周波数比較回路20の出力端子3における信号S3は低レベルとなる。周波数比較回路20を図1に示した位相同期回路40の周波数比較回路10として用いた場合、上述の低レベル出力信号S3が周波数比較ループF2により負帰還されることによって、電圧制御発振回路83の出力信号であるクロック信号CKの周波数を下げるように位相同期回路40全体を制御する。
【0031】
一方、図7に示されるように、入力されたクロック信号Ca、cbの周波数がデータ信号Dのビット・レートより大きい条件では、端子6aに現れる信号S6aの波形の位相は端子6bにおける位相よりも遅れ、これにより周波数比較回路20の出力端子3における信号S3は高レベルとなる。この高レベル出力信号S3は、位相同期回路40の周波数比較ループF2により負帰還されることによって、クロック信号CKの周波数を上げるように位相同期回路40全体を制御する。以上に示した、「周波数比較原理」に従って入力されたクロック信号Ca、Cbの周波数とデータ信号Dのビット・レートとの大小関係を判定する機能は、図3に示した周波数比較回路20において、D型フリップ・フロップ回路25ないし27と、EX−OR回路35、NOT回路93から構成される位相比較ブロックCにより実現することができる。
【0032】
以上は、端子1に入力されるランダムNRZ形式のデータ信号Dとして、遷移密度が1の信号を仮定して説明してきたが、次に実際の信号を想定して遷移密度が低い信号における動作について説明する。
【0033】
図8は、本発明の実施の形態1における入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより大きく、そのデータ信号Dの遷移密度が低い条件でのタイミングチャートを示す。図8(A)は、端子2aに入力されたクロック信号Ca、図8(B)は端子2bに入力された他のクロック信号Cb、図8(C)は端子1に入力されたランダムNRZ形式のデータ信号Dであってその遷移密度が低い信号、図8(D)はD型フリップ・フロップ回路21の出力端子5aにおける信号S5a、図8(E)はD型フリップ・フロップ回路22の出力端子5bにおける信号S5b、図8(F)はD型フリップ・フロップ回路23の出力端子6aにおける信号S6a、図8(G)はD型フリップ・フロップ回路24の出力端子6bにおける信号S6b、図8(H)はD型フリップ・フロップ回路27の出力端子3における信号S3であって周波数比較回路20の出力信号である。
【0034】
図8(A)ないし(H)に示されるように、端子1に入力されるデータ信号Dの低い遷移密度に起因して、D型フリップ・フロップ回路21および22におけるサンプリング・タイミングの欠落が生じる。これにより、端子5a、5bの信号S5a、S5bの波形はサンプリング・タイミングが欠落した分だけ遅延したものとなる。図8に示されるように、遷移密度がそれほど低くない場合、つまりサンプリング・タイミングの欠落が少ない場合は、端子5a、5bの信号S5a、S5bの波形は上述の「周波数比較原理」の特徴を依然として有しており、その特徴は波形整形ブロックBを経た後の端子6a、6bにおける信号S6a、S6bの波形でも現れる。この波形の特徴から、位相比較ブロックCにおいて上述の「周波数比較原理」に従って周波数比較が行われる。尚、ここでは入力データ信号Dに含まれるジッタを考慮していない。しかし、ジッタを考慮した場合であっても、上述したように波形整形ブロックBが機能することにより、端子6a、6bにおける信号S6a、S6bの波形は上述の「周波数比較原理」の特徴をもち、周波数比較回路20は正常に動作する。
【0035】
一方、遷移密度がさらに低下した場合、つまりサンプリング・タイミングの欠落が多い場合、端子6a、6bにおける信号S6a、S6bの波形は上述の「周波数比較原理」の特徴を失う場合がある。
【0036】
例として、図9は、本発明の実施の形態1における入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより大きく、そのデータ信号Dの遷移密度が図8の場合よりさらに低い条件でのタイミングチャートを示す。図9(A)は、端子2aに入力されたクロック信号Ca、図9(B)は端子2bに入力された他のクロック信号Cb、図9(C)は端子1に入力されたランダムNRZ形式のデータ信号Dであってその遷移密度がさらに低い信号、図9(D)はD型フリップ・フロップ回路21の出力端子5aにおける信号S5a、図9(E)はD型フリップ・フロップ回路22の出力端子5bにおける信号S5b、図9(F)はD型フリップ・フロップ回路23の出力端子6aにおける信号S6a、図9(G)はD型フリップ・フロップ回路24の出力端子6bにおける信号S6b、図9(H)はD型フリップ・フロップ回路27の出力端子3における信号S3であって周波数比較回路20の出力信号である。
【0037】
図9(A)ないし(H)に示されるように、端子1に入力されるデータ信号Dの遷移密度が図8の場合に比べさらに低いため、サンプリング・タイミングの欠落がより多く生じている。これに起因して、端子6a、6bの信号S6a、S6bの波形は、上述の「周波数比較原理」の特徴を一時的に失っている。しかし、この間でも周波数比較回路20の出力端子3の信号S3は、一定の論理出力レベルを維持しており、安定した周波数比較を行っている。この動作は、上述の「周波数比較原理」に従って、位相比較ブロックCにおける周波数比較を行う手段として、端子6bの信号S6bの立ち上がりで端子6aの信号S6aをサンプリングした結果と、端子6bの信号S6bの立ち下がりで端子6aの信号S6aをサンプリングした結果との両方を用いることにより実現することができる。例えば、図8(F)および(G)において、端子6bの信号S6bの立ち上がりで端子6aの信号S6aをサンプリングした結果が高レベルとなり、端子6bの信号S6bの立ち下がりで端子6aの信号S6aをサンプリングした結果が低レベルとなる。これら2つのサンプリング結果から、端子6a、6bの信号S6a、S6bに所望の波形が現れていると大雑把に判断することができ、さらに端子6aにおける信号S6aが端子6bにおける信号S6bより位相が進んでいることも意味する。
【0038】
一方、図9(F)および(G)において、一時的に上述の「周波数比較原理」の特徴が見えなくなっているところでは、端子6bの信号S6bの立ち上がりで端子6aの信号S6aをサンプリングした結果と、端子6bの信号S6bの立ち下がりで端子6aの信号S6aをサンプリングした結果との両方が高レベルとなる。これは、端子6a、6bの信号S6a、S6bに所望の波形が現れていないことを意味する。このような一時的な振る舞いに対しては、位相比較ブロックCは、前の状態を保持するように動作する。この機能により、上述したような安定した周波数比較を実現することができる。
【0039】
位相比較ブロックとしては、図3に示した位相比較ブロックCのような回路のほか、端子6aの信号S6aを端子6bの信号S6bの立ち下がりでサンプリングするD型フリップ・フロップのみから構成するなど、より単純化したものであってもよい。しかし、このような回路には、一時的に上述の「周波数比較原理」の特徴が見えなくなった場合に前の状態を保持するという機能が無い。このため、このような回路の出力は一時的に変化し、周波数比較の判断が安定して行われない可能性がある。このような安定でない判断は、入力されるランダムNRZ形式のデータ信D号の遷移密度が低いほど、そして入力されたクロック信号Ca、Cbの周波数とデータ信号Dのビット・レートとの差が大きいほど生じ易くなるが、図3の位相比較ブロックCを用いることにより、これに対する耐性は大きく向上される。
【0040】
次に、以上に示した周波数比較回路、例えば図3に示した周波数比較回路20を、図1に示した位相同期回路40の周波数比較回路10として用いた場合の動作について説明する。
【0041】
位相同期回路40の初期状態では、一般に電圧制御発振回路83から出力されるクロック信号CKの周波数は、データ信号Dのビット・レートから大きくずれている。このような時には周波数比較回路10を中心とした周波数比較ループF2が動作し、その負帰還動作によりクロック信号CKの周波数をデータ信号Dのビット・レートに近づける。クロック信号CKの周波数が、位相比較回路81を中心とした位相比較ループPで位相同期可能な周波数範囲内に入ると、この位相比較ループPが動作し、その負帰還動作により、入力データ信号Dとクロック信号CKの位相同期が実現される。
【0042】
周波数比較ループF2と位相比較ループPの切替判断は、図1に示した位相同期回路40とは別に、切替判断用の回路を準備することにより実現される。この切替判断用回路は、特に位相同期回路40と共に集積回路化する場合には、位相比較回路81や周波数比較回路10内の回路の一部を利用することにより回路を単純化することができる。例えば、周波数比較回路10として、図3に示した周波数比較回路20を用いた場合には、サンプリング・ブロックAを利用し、その出力端子5bにおける信号S5bを用いる方法や、さらに波形整形ブロックBも利用し、その出力端子6bにおける信号S6bを用いる方法などが考えられる。以上のように、切替判断用回路を単純化することにより、位相同期を行う機能全体としての低消費電力化を実現することができる。
【0043】
以上より、実施の形態1によれば、ランダムNRZ形式のデータ信号Dからクロック信号CKの抽出を行う位相同期回路、特に位相比較回路と周波数比較回路の両方を含む2重ループ構成の位相同期回路において、周波数比較回路にクロック信号Ca、当該クロック信号Caに対しその位相が近似的に1/4周期遅れた他のクロック信号Cbおよびデータ信号Dを入力し、上記クロック信号の周波数とデータ信号Dのビット・レートとの大小関係に応じた論理値を出力させることができる。当該論理値を周波数比較ループF2により負帰還させることにより、クロック信号の周波数をデータ信号Dのビット・レートに近づけることができる。したがって、参照クロック信号を必要とすることなく、広キャプチャ・レンジ化と高品質クロック信号の抽出との両立を実現することができる位相同期回路を提供することができる。
【0044】
実施の形態2.
上述の実施の形態1では、本発明の位相同期回路40における周波数比較回路20の動作に関して説明した。当該動作を実現する回路構成は、実施の形態2に示すようにいくつかの多様性が存在する。
【0045】
図10は、本発明の実施の形態2におけるサンプリング・ブロックA2の回路を示す。図10で図3と同じ符号を付した箇所は同じ機能を有するため説明は省略する。図10において、符号60はサンプリング・ブロックAを実現する他のサンプリング・ブロックA2、61および62はD型フリップ・フロップ回路である。図3に示された周波数比較回路20におけるサンプリング・ブロックAの代わりに、サンプリング・ブロックA2(60)を用いることにより、端子5a、5bに現れる信号S5a、S5bに含まれるパルス幅の最小値が、サンプリング・ブロックAを用いた場合の同端子のパルス幅に比べ2倍程度になり、低消費電力化を実現することができる。一方、サンプリング・ブロックAを用いた場合、上述した入力されるデータ信号Dの遷移密度がサンプリング・ブロックA2(60)を用いたものに比べ等価的に高くなる。このため、サンプリング・ブロックAは低い遷移密度を持つデータ信号に対して高い耐性をもつという特徴を有する。
【0046】
以上より、実施の形態2によれば、実施の形態1のサンプリング・ブロックAに替えてサンプリング・ブロックA2(60)を用いることにより、端子5a、5bに現れる信号S5a、S5bに含まれるパルス幅の最小値が、サンプリング・ブロックAを用いた場合の同端子のパルス幅に比べ2倍程度になり、低消費電力化を実現することができる。
【0047】
実施の形態3.
上述の実施の形態1で説明された周波数比較回路20の位相比較ブロックCを実現する回路は、本実施の形態3に示されるように他の回路でも実現できる。
【0048】
図11は、本発明の実施の形態3における位相比較ブロックC2の回路を示す。図11で図3と同じ符号を付した箇所は同じ機能を有するため説明は省略する。図11において、符号70は位相比較ブロックCを実現する他の位相比較ブロックC2、符号71ないし75はD型フリップ・フロップ回路、63ないし68はAND回路、69はOR回路、94ないし99はNOT回路である。図3に示した周波数比較回路20において、位相比較ブロックCの代わりに位相比較ブロックC2(70)を用いることにより、端子6a、6bに入力される信号S6a、S6bに対して上述の「周波数比較原理」の特徴を有しているかどうかの検証の精度を位相比較ブロックCを用いた場合に比べて上げることができ、周波数比較回路20が誤判断を起こす確率を低下させることができる。
【0049】
一方、位相比較ブロックCを用いた場合、その回路規模は位相比較ブロックC2(70)を用いたものに比べ小さくなる。このため、低消費電力化を実現できるという特徴をもつ。
【0050】
以上より、実施の形態3によれば、実施の形態1の位相比較ブロックCに替えて位相比較ブロックC2(70)を用いることにより、端子6a、6bに入力される信号S6a、S6bに対して上述の「周波数比較原理」の特徴を有しているかどうかの検証の精度を位相比較ブロックCを用いた場合に比べて上げることができ、周波数比較回路20が誤判断を起こす確率を低下させることができる。
【0051】
【発明の効果】
以上説明したように、本発明の位相同期回路によれば、ランダムNRZ形式のデータ信号Dからクロック信号CKの抽出を行う位相同期回路、特に位相比較回路と周波数比較回路の両方を含む2重ループ構成の位相同期回路において、周波数比較回路にクロック信号Ca、当該クロック信号Caに対しその位相が近似的に1/4周期遅れた他のクロック信号Cbおよびデータ信号Dを入力し、上記クロック信号の周波数とデータ信号Dのビット・レートとの大小関係に応じた論理値を出力させることができる。当該論理値を周波数比較ループF2により負帰還させることにより、クロック信号の周波数をデータ信号Dのビット・レートに近づけることができる。したがって、参照クロック信号を必要とすることなく、広キャプチャ・レンジ化と高品質クロック信号の抽出との両立を実現することができる位相同期回路を提供することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1における位相同期回路のブロック図である。
【図2】本発明の実施の形態1における位相同期回路の構成要素である周波数比較回路のブロック図である。
【図3】本発明の実施の形態1における周波数比較回路10の詳細な回路例を示す図である。
【図4】本発明の実施の形態1における端子2a、2bに入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより大きい条件での理想的なタイミングチャートである。
【図5】本発明の実施の形態1における端子2a、2bに入力されたクロック信号Ca、Cbの周波数がデータ信号のビット・レートより小さい条件での理想的なタイミングチャートである。
【図6】本発明の実施の形態1における入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより大きい条件でのタイミングチャートである。
【図7】本発明の実施の形態1における入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより小さい条件でのタイミングチャートである。
【図8】本発明の実施の形態1における入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより大きく、そのデータ信号Dの遷移密度が低い条件でのタイミングチャートである。
【図9】本発明の実施の形態1における入力されたクロック信号Ca、Cbの周波数がデータ信号Dのビット・レートより大きく、そのデータ信号Dの遷移密度が図8の場合よりさらに低い条件でのタイミングチャートである。
【図10】本発明の実施の形態2におけるサンプリング・ブロックA2の回路を示す図である。
【図11】本発明の実施の形態3における位相比較ブロックC2の回路を示す図である。
【図12】従来の2重ループ構成の位相同期回路のブロック図である。
【符号の説明】
1 ランダムNRZ形式のデータ信号Dの入力端子、 2 位相同期回路40の出力端子、 2a、2b 移相器の出力端子、 3 周波数比較回路10の出力端子、 5a サンプリング回路11の出力端子、 5b サンプリング回路12の出力端子、 6a サンプリング回路13の出力端子、 6b サンプリング回路14の出力端子、 8 参照クロック入力端子、 10 周波数比較回路、 11,12,13,14,15,16,17 サンプリング回路、 18,19,50,51,52 遅延回路、 21,22,23,24,25,26,27,61,62,71,72,73,74,75 D型フリップ・フロップ回路、 30,31,33,34,35 排他的論理和(EX−OR)回路、 40 位相同期回路、 41,42,43,63,64,65,66,67,68 論理積(AND)回路、 60 サンプリング・ブロックA2、 69 論理和(OR)回路、 70 移相比較ブロックC2、 80 従来の移相同期回路、 81 位相比較回路、 82 ローパス・フィルタ、83 電圧制御発振回路、 84 分周回路、 86 移相器、 91,92,93,94,95,96,97,98,99 否定(NOT)回路。
Claims (4)
- 入力されたランダムNRZ形式のデータ信号からクロック信号を抽出する位相同期回路であって、
該位相同期回路の出力である前記クロック信号と該位相同期回路に入力された前記データ信号との位相を比較する位相比較回路と、
前記クロック信号、前記クロック信号に対して近似的に1/4周期遅れた位相を有する他のクロック信号および前記データ信号を入力して、該データ信号と該クロック信号または該他のクロック信号との周波数を比較する周波数比較回路と、
前記位相比較回路の比較結果と前記周波数比較回路の比較結果とを入力し、直流分を取り出して出力するローパス・フィルタと、
前記ローパス・フィルタの出力信号を入力して、前記クロック信号を出力する電圧制御発振回路とを備え、
前記周波数比較回路は、
前記クロック信号と前記他のクロック信号とを、各々前記データ信号によりサンプリングして出力信号を生成する2系統のサンプリング回路を含むサンプリング・ブロックと、
前記サンプリング・ブロックの2系統のサンプリング回路の出力信号に対して各々波形整形を行って、前記データ信号に含まれるジッタに起因するパルスを消して各別に出力信号を生成する波形整形ブロックと、
前記波形整形ブロックの各別の出力信号間の位相の進みまたは遅れを判定する位相比較ブロックとを備えたことを特徴とする位相同期回路。 - 入力されたランダムNRZ形式のデータ信号からクロック信号を抽出する位相同期回路であって、
該位相同期回路の出力である前記クロック信号と該位相同期回路に入力された前記データ信号との位相を比較する位相比較回路と、
前記クロック信号、前記クロック信号に対して近似的に1/4周期遅れた位相を有する他のクロック信号および前記データ信号を入力して、該データ信号と該クロック信号または該他のクロック信号との周波数を比較する周波数比較回路と、
前記位相比較回路の比較結果と前記周波数比較回路の比較結果とを入力し、直流分を取り出して出力するローパス・フィルタと、
前記ローパス・フィルタの出力信号を入力して、前記クロック信号を出力する電圧制御発振回路とを備え、
前記周波数比較回路は、
前記クロック信号と前記他のクロック信号とを、各々前記データ信号によりサンプリングして出力信号を生成する2系統のサンプリング回路を含むサンプリング・ブロックと、
前記サンプリング・ブロックの2系統のサンプリング回路の出力信号に対して各々波形整形を行って各別に出力信号を生成する波形整形ブロックと、
前記波形整形ブロックの各別の出力信号間の位相の進みまたは遅れを判定する位相比較ブロックとを備え、
前記波形整形ブロックは、前記サンプリング・ブロックの1の系統のサンプリング回路に接続された第1遅延回路と、該第1遅延回路および前記2系統のサンプリング回路に接続された第1サンプリング回路と、前記サンプリング・ブロックの他の系統のサンプリング回路に接続された第2遅延回路と、該第2遅延回路および前記2系統のサンプリング回路に接続された第2サンプリング回路とを有しており、前記第1サンプリング回路は、前記他の系統のサンプリング回路の出力信号が変化し、かつ前記1の系統のサンプリング回路の出力信号が変化しない場合、第1遅延回路の出力信号をサンプリングして出力し、前記第2サンプリング回路は、前記1の系統のサンプリング回路の出力信号が変化し、かつ前記他の系統のサンプリング回路の出力信号が変化しない場合、第2遅延回路の出力信号をサンプリングして出力するものであり、前記第1遅延回路は、前記第1サンプリング回路がサンプリングに要する時間だけ前記1の系統のサンプリング回路の出力信号を遅延させ、前記第2遅延回路は、前記第2サンプリング回路がサンプリングに要する時間だけ前記他の系統のサンプリング回路の出力信号を遅延させることを特徴とする位相同期回路。 - 請求項2記載の位相同期回路において、前記位相比較ブロックは、前記第1サンプリング回路および前記第2サンプリング回路に各々接続された第3および第4サンプリング回路と、第3サンプリング回路および第4サンプリング回路に接続された排他的論理和回路と、第3サンプリング回路と前記排他的論理和回路とに接続された第5サンプリング回路とを有しており、前記第3サンプリング回路は、前記第2サンプリング回路の出力信号の立ち下がりで前記第1サンプリング回路の出力信号をサンプリングし、前記第4サンプリング回路は、前記第2サンプリング回路の出力信号の立ち上がりで前記第1サンプリング回路の出力信号をサンプリングするものであり、前記第5サンプリング回路は、前記排他的論理和の出力信号の立ち上がりで前記第3サンプリング回路の出力信号をサンプリングして出力することを特徴とする位相同期回路。
- 入力されたランダムNRZ形式のデータ信号からクロック信号を抽出する位相同期回路であって、
該位相同期回路の出力である前記クロック信号と該位相同期回路に入力された前記データ信号との位相を比較する位相比較回路と、
前記クロック信号、前記クロック信号に対して近似的に1/4周期遅れた位相を有する他のクロック信号および前記データ信号を入力して、該データ信号と該クロック信号または該他のクロック信号との周波数を比較する周波数比較回路と、
前記位相比較回路の比較結果と前記周波数比較回路の比較結果とを入力し、直流分を取り出して出力するローパス・フィルタと、
前記ローパス・フィルタの出力信号を入力して、前記クロック信号を出力する電圧制御発振回路とを備え、
前記周波数比較回路は、
前記クロック信号と前記他のクロック信号とを、各々前記データ信号によりサンプリングして出力信号を生成する2系統のサンプリング回路を含むサンプリング・ブロックと、
前記サンプリング・ブロックの2系統のサンプリング回路の出力信号に対して各々波形整形を行って、前記データ信号に含まれるジッタに起因するパルスを消して、それぞれ片方の出力端子及び他の出力端子から各別に出力信号を生成する波形整形ブロックと、
前記波形整形ブロックの各別の出力信号間の位相の進みまたは遅れを判定する位相比較ブロックとを備え、
前記位相比較ブロックは、前記波形成形ブロックの片方の出力端子及び他の出力端子に各々接続された第3および第4サンプリング回路と、第3サンプリング回路および第4サンプリング回路に接続された排他的論理和回路と、第3サンプリング回路と前記排他的論理和回路とに接続された第5サンプリング回路とを有しており、前記第3サンプリング回路は、前記波形成形ブロックの他の出力端子からの出力信号の立ち下がりで前記波形成形ブロックの片方の出力端子からの出力信号をサンプリングし、前記第4サンプリング回路は、前記波形成形ブロックの他の出力端子からの出力信号の立ち上がりで前記波形成形ブロックの片方の出力端子からの出力信号をサンプリングするものであり、前記第5サンプリング回路は、前記排他的論理和の出力信号の立ち上がりで前記第3サンプリング回路の出力信号をサンプリングして出力することを特徴とする位相同期回路。
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