JPH0864820A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0864820A JPH0864820A JP22101294A JP22101294A JPH0864820A JP H0864820 A JPH0864820 A JP H0864820A JP 22101294 A JP22101294 A JP 22101294A JP 22101294 A JP22101294 A JP 22101294A JP H0864820 A JPH0864820 A JP H0864820A
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Abstract
(57)【要約】
【目的】 ホットキャリア注入による素子の特性変動を
抑制する。 【構成】 ゲート電極を構成する多結晶シリコン膜５及
びＳｉＯ2 膜６の側部に、ＳｉＯ2 側壁７及びさらに外
側にソース・ドレイン領域２、３と接続する多結晶シリ
コン側壁８を設けた。多結晶シリコン側壁８にホットキ
ャリアが注入されても放電するために、キャリアがトラ
ップされない。
抑制する。 【構成】 ゲート電極を構成する多結晶シリコン膜５及
びＳｉＯ2 膜６の側部に、ＳｉＯ2 側壁７及びさらに外
側にソース・ドレイン領域２、３と接続する多結晶シリ
コン側壁８を設けた。多結晶シリコン側壁８にホットキ
ャリアが注入されても放電するために、キャリアがトラ
ップされない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、ＬＤＤ構造のＭＯＳ型半導体装置
及びその製造方法に関する。
造方法に関し、特に、ＬＤＤ構造のＭＯＳ型半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳ型半導体装置には、ホット
キャリア耐性を向上させるためにＬＤＤ構造を有したも
のがある。図８は、ＬＤＤ構造のＭＯＳ型半導体装置の
概略断面図を示したものである。図８に示すＭＯＳ型半
導体装置は、ソース・ドレイン領域２をゲート電極５の
下部領域（チャネル領域）で隔て、その中間にソース・
ドレイン領域２よりも低濃度のソース・ドレイン領域３
を設けた構造を有している。
キャリア耐性を向上させるためにＬＤＤ構造を有したも
のがある。図８は、ＬＤＤ構造のＭＯＳ型半導体装置の
概略断面図を示したものである。図８に示すＭＯＳ型半
導体装置は、ソース・ドレイン領域２をゲート電極５の
下部領域（チャネル領域）で隔て、その中間にソース・
ドレイン領域２よりも低濃度のソース・ドレイン領域３
を設けた構造を有している。
【０００３】図８に示すＬＤＤ構造のＭＯＳ型半導体装
置の製造方法について、図９〜図１３を参照して説明す
る。図９〜図１３は、ＬＤＤ構造のＭＯＳ型半導体装置
の製造工程を示した断面図である。
置の製造方法について、図９〜図１３を参照して説明す
る。図９〜図１３は、ＬＤＤ構造のＭＯＳ型半導体装置
の製造工程を示した断面図である。
【０００４】まず、図９に示すように、１０Ω／ｃｍ2
程度の比抵抗のＰ型半導体基板１を熱酸化することによ
り、７〜１５ｎｍ程度の膜厚のゲート絶縁膜４を素子活
性領域の表面に形成する。そして、ゲート絶縁膜４上に
１００〜４００ｎｍ程度の膜厚の多結晶シリコン膜５を
ＣＶＤ法によって全面に堆積させる。その後、フォトリ
ソグラフィによって多結晶シリコン膜５を０．８μｍ以
下の幅の線状にパターニングし、これにより、ゲート絶
縁膜４上にゲート電極を形成する。
程度の比抵抗のＰ型半導体基板１を熱酸化することによ
り、７〜１５ｎｍ程度の膜厚のゲート絶縁膜４を素子活
性領域の表面に形成する。そして、ゲート絶縁膜４上に
１００〜４００ｎｍ程度の膜厚の多結晶シリコン膜５を
ＣＶＤ法によって全面に堆積させる。その後、フォトリ
ソグラフィによって多結晶シリコン膜５を０．８μｍ以
下の幅の線状にパターニングし、これにより、ゲート絶
縁膜４上にゲート電極を形成する。
【０００５】次に、図１０に示すように、４×１０12／
ｃｍ2 程度のドーズ量のＰイオンを５０ｋｅＶ程度のエ
ネルギーで半導体基板１に低濃度にイオン注入して不純
物層３を形成する。
ｃｍ2 程度のドーズ量のＰイオンを５０ｋｅＶ程度のエ
ネルギーで半導体基板１に低濃度にイオン注入して不純
物層３を形成する。
【０００６】次に、図１１に示すように、ＳｉＯ2 膜を
ＣＶＤ法により全面に堆積させ、このＳｉＯ2 膜をエッ
チバックすることによってゲート電極の側部に幅３００
ｎｍのＳｉＯ2 側壁７を形成する。
ＣＶＤ法により全面に堆積させ、このＳｉＯ2 膜をエッ
チバックすることによってゲート電極の側部に幅３００
ｎｍのＳｉＯ2 側壁７を形成する。
【０００７】次に、図１２に示すように、ＳｉＯ2 側壁
７及びゲート電極をマスクとして、イオン注入により４
×１０20／ｃｍ2 程度のドーズ量のＰイオンを１００ｋ
ｅＶ程度のエネルギーで半導体基板１に高濃度に導入す
る。この高濃度不純物層と低濃度不純物層３をアニール
することによりＮ- 層（ＬＤＤ層）３及びＮ+ 層２を形
成する。
７及びゲート電極をマスクとして、イオン注入により４
×１０20／ｃｍ2 程度のドーズ量のＰイオンを１００ｋ
ｅＶ程度のエネルギーで半導体基板１に高濃度に導入す
る。この高濃度不純物層と低濃度不純物層３をアニール
することによりＮ- 層（ＬＤＤ層）３及びＮ+ 層２を形
成する。
【０００８】次に、図１３に示すように、通常の層間絶
縁膜９形成工程と、通常のアルミ配線１０形成工程とを
経ることにより、図８に示したＬＤＤ構造を有するＭＯ
Ｓ型半導体装置を形成する。
縁膜９形成工程と、通常のアルミ配線１０形成工程とを
経ることにより、図８に示したＬＤＤ構造を有するＭＯ
Ｓ型半導体装置を形成する。
【０００９】このように、ＭＯＳ型半導体装置にＬＤＤ
構造を設けると、ドレイン近傍の空乏層が伸びるため、
ホットキャリア注入の原因であるドレイン近傍の水平方
向電界のピークが緩和される。従って、ホットキャリア
注入が抑制され、ゲート長１．０μｍ程度までのＭＯＳ
半導体装置の信頼性は向上する。（『サブミクロンデバ
イスＩＩ』、小柳光正著、丸善刊、１８１頁参照）
構造を設けると、ドレイン近傍の空乏層が伸びるため、
ホットキャリア注入の原因であるドレイン近傍の水平方
向電界のピークが緩和される。従って、ホットキャリア
注入が抑制され、ゲート長１．０μｍ程度までのＭＯＳ
半導体装置の信頼性は向上する。（『サブミクロンデバ
イスＩＩ』、小柳光正著、丸善刊、１８１頁参照）
【００１０】
【発明が解決しようとする課題】従来は、ＬＤＤ構造に
よりゲート長１．０μｍ程度までのＭＯＳ型半導体装置
で高信頼性を得ることが可能であったが、素子の微細化
が進み０．８μｍ以下のゲート長のＭＯＳ型半導体装置
では、ＬＤＤ構造による電界の緩和効果が困難となって
きた。また、電界緩和効果を大きくするために低濃度不
純物拡散層３の濃度を低下させるとチャネル領域の水平
方向における電界が最大となる位置がドレイン方向へシ
フトするため、ＳｉＯ2 側壁７の下部で発生したホット
キャリアがＳｉＯ2 側壁７へ注入されることによる素子
の特性変化が顕著となってきた。従って、ホットキャリ
アに対する信頼性の向上が可能なデバイス構造を得るこ
とが必要になってきた。
よりゲート長１．０μｍ程度までのＭＯＳ型半導体装置
で高信頼性を得ることが可能であったが、素子の微細化
が進み０．８μｍ以下のゲート長のＭＯＳ型半導体装置
では、ＬＤＤ構造による電界の緩和効果が困難となって
きた。また、電界緩和効果を大きくするために低濃度不
純物拡散層３の濃度を低下させるとチャネル領域の水平
方向における電界が最大となる位置がドレイン方向へシ
フトするため、ＳｉＯ2 側壁７の下部で発生したホット
キャリアがＳｉＯ2 側壁７へ注入されることによる素子
の特性変化が顕著となってきた。従って、ホットキャリ
アに対する信頼性の向上が可能なデバイス構造を得るこ
とが必要になってきた。
【００１１】そこで、本発明は、ホットキャリア注入に
よる素子の特性変動を抑制し、素子劣化の少ない半導体
装置及びその製造方法を提供することを目的とする。
よる素子の特性変動を抑制し、素子劣化の少ない半導体
装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１導電型の半導体基板上に絶縁膜を介
して形成された導電性電極と、前記導電性電極下部の前
記半導体基板の活性領域に形成されたチャネル領域と、
比較的高濃度の第２導電型の不純物拡散層から成り、前
記導電性電極とオーバーラップせずに前記活性領域に前
記チャネル領域を隔てて形成された第１のソース及びド
レイン拡散領域と、比較的低濃度の第２導電型の不純物
拡散層から成り、前記導電性電極と前記絶縁膜を介して
オーバーラップし、前記活性領域に前記チャネル領域を
隔てて形成され、且つ前記第１のソース及びドレイン拡
散領域と連続して形成された第２のソース及びドレイン
拡散領域とを有するＭＯＳ型の半導体装置において、前
記導電性電極の側部に形成された絶縁性材料からなる第
１の側壁と、前記第１の側壁の側部に前記導電性電極と
接触せず、且つ前記第１又は第２のソース及びドレイン
拡散領域と接触するように形成された導電性材料からな
る第２の側壁とを有する。
に、本発明は、第１導電型の半導体基板上に絶縁膜を介
して形成された導電性電極と、前記導電性電極下部の前
記半導体基板の活性領域に形成されたチャネル領域と、
比較的高濃度の第２導電型の不純物拡散層から成り、前
記導電性電極とオーバーラップせずに前記活性領域に前
記チャネル領域を隔てて形成された第１のソース及びド
レイン拡散領域と、比較的低濃度の第２導電型の不純物
拡散層から成り、前記導電性電極と前記絶縁膜を介して
オーバーラップし、前記活性領域に前記チャネル領域を
隔てて形成され、且つ前記第１のソース及びドレイン拡
散領域と連続して形成された第２のソース及びドレイン
拡散領域とを有するＭＯＳ型の半導体装置において、前
記導電性電極の側部に形成された絶縁性材料からなる第
１の側壁と、前記第１の側壁の側部に前記導電性電極と
接触せず、且つ前記第１又は第２のソース及びドレイン
拡散領域と接触するように形成された導電性材料からな
る第２の側壁とを有する。
【００１３】本発明の一態様においては、前記第１の側
壁がシリコン酸化物からなる。
壁がシリコン酸化物からなる。
【００１４】本発明の一態様においては、前記第２の側
壁が多結晶シリコンからなる。
壁が多結晶シリコンからなる。
【００１５】本発明の一態様においては、前記第１の側
壁の幅が１００ｎｍ以下である。
壁の幅が１００ｎｍ以下である。
【００１６】本発明の一態様においては、前記第２の側
壁の幅が３５０ｎｍ以下である。
壁の幅が３５０ｎｍ以下である。
【００１７】本発明の一態様においては、前記第１のソ
ース及びドレイン拡散領域の不純物濃度が１０19／ｃｍ
3 以上である。
ース及びドレイン拡散領域の不純物濃度が１０19／ｃｍ
3 以上である。
【００１８】本発明の一態様においては、前記第２のソ
ース及びドレイン拡散領域の不純物濃度が１０18／ｃｍ
3 以下である。
ース及びドレイン拡散領域の不純物濃度が１０18／ｃｍ
3 以下である。
【００１９】また、本発明の半導体装置の製造方法は、
第１導電型の半導体基板上にゲート酸化膜を形成する工
程と、前記ゲート酸化膜上にゲート電極を形成する工程
と、前記ゲート電極をマスクとして前記半導体基板に第
２導電型の不純物を比較的低濃度に導入することにより
低濃度不純物拡散層を形成する工程と、前記半導体基板
及び前記ゲート電極上に絶縁膜を堆積する工程と、前記
絶縁膜をエッチバックすることにより前記ゲート電極の
側部に前記絶縁膜からなる側壁を形成し、且つ、前記半
導体基板を露出させる工程と、前記半導体基板及び前記
ゲート電極上に、前記低濃度不純物拡散層と接続された
多結晶シリコン膜を堆積する工程と、前記多結晶シリコ
ン膜をエッチバックすることにより前記絶縁膜の側部に
多結晶シリコン膜からなる側壁を形成する工程と、前記
多結晶シリコン膜からなる側壁をマスクとして前記半導
体基板に第２導電型の不純物を比較的高濃度に導入する
ことにより高濃度不純物拡散層を形成する工程とを備え
ている。
第１導電型の半導体基板上にゲート酸化膜を形成する工
程と、前記ゲート酸化膜上にゲート電極を形成する工程
と、前記ゲート電極をマスクとして前記半導体基板に第
２導電型の不純物を比較的低濃度に導入することにより
低濃度不純物拡散層を形成する工程と、前記半導体基板
及び前記ゲート電極上に絶縁膜を堆積する工程と、前記
絶縁膜をエッチバックすることにより前記ゲート電極の
側部に前記絶縁膜からなる側壁を形成し、且つ、前記半
導体基板を露出させる工程と、前記半導体基板及び前記
ゲート電極上に、前記低濃度不純物拡散層と接続された
多結晶シリコン膜を堆積する工程と、前記多結晶シリコ
ン膜をエッチバックすることにより前記絶縁膜の側部に
多結晶シリコン膜からなる側壁を形成する工程と、前記
多結晶シリコン膜からなる側壁をマスクとして前記半導
体基板に第２導電型の不純物を比較的高濃度に導入する
ことにより高濃度不純物拡散層を形成する工程とを備え
ている。
【００２０】
【作用】以上のような手段を取ることによって、多結晶
シリコン側壁の下部でチャネル領域の水平方向における
電界（チャネル水平方向電界）が最大値をとり、この結
果、多結晶シリコン側壁にホットキャリアが注入される
が、ソース・ドレイン領域と多結晶シリコン側壁とが電
気的に接続されているために、多結晶シリコン側壁中に
注入されたホットキャリアが放電されることになる。従
って、キャリアが多結晶シリコン側壁中にトラップされ
ることがないので、トランジスタの特性劣化が起こらな
い。
シリコン側壁の下部でチャネル領域の水平方向における
電界（チャネル水平方向電界）が最大値をとり、この結
果、多結晶シリコン側壁にホットキャリアが注入される
が、ソース・ドレイン領域と多結晶シリコン側壁とが電
気的に接続されているために、多結晶シリコン側壁中に
注入されたホットキャリアが放電されることになる。従
って、キャリアが多結晶シリコン側壁中にトラップされ
ることがないので、トランジスタの特性劣化が起こらな
い。
【００２１】
【実施例】次に、本発明をＭＯＳ型の半導体装置に適用
した実施例につき、図面を参照して説明する。
した実施例につき、図面を参照して説明する。
【００２２】図１において、酸化膜よりなる第１の側壁
と多結晶シリコンよりなる第２の側壁とを有する本実施
例のＭＯＳ型半導体装置は、Ｐ型の半導体基板１上の膜
厚が７〜１５ｎｍ程度のゲート絶縁膜４と、膜厚１５０
ｎｍ程度の多結晶シリコン膜５及び膜厚１５０ｎｍ程度
のシリコン酸化膜６より構成されたゲート電極と、ゲー
ト電極をマスクとして低濃度のイオン注入を行うことに
より形成された低濃度不純物拡散層（ＬＤＤ層）３と、
ゲート電極の側部のシリコン酸化膜からなる酸化膜側壁
（第１の側壁）７と、酸化膜側壁７の外側の多結晶シリ
コンからなりＬＬＤ層３と接続された多結晶シリコン側
壁（第２の側壁）８と、多結晶シリコン側壁８をマスク
として高濃度不純物のイオン注入を行うことにより形成
されたソース・ドレイン層２とで構成されている。
と多結晶シリコンよりなる第２の側壁とを有する本実施
例のＭＯＳ型半導体装置は、Ｐ型の半導体基板１上の膜
厚が７〜１５ｎｍ程度のゲート絶縁膜４と、膜厚１５０
ｎｍ程度の多結晶シリコン膜５及び膜厚１５０ｎｍ程度
のシリコン酸化膜６より構成されたゲート電極と、ゲー
ト電極をマスクとして低濃度のイオン注入を行うことに
より形成された低濃度不純物拡散層（ＬＤＤ層）３と、
ゲート電極の側部のシリコン酸化膜からなる酸化膜側壁
（第１の側壁）７と、酸化膜側壁７の外側の多結晶シリ
コンからなりＬＬＤ層３と接続された多結晶シリコン側
壁（第２の側壁）８と、多結晶シリコン側壁８をマスク
として高濃度不純物のイオン注入を行うことにより形成
されたソース・ドレイン層２とで構成されている。
【００２３】本実施例では、ＬＤＤ構造の形成を目的と
したイオン注入を行う際にマスクに用いる側壁８を導電
性材料である多結晶シリコンで形成したので、ソース・
ドレイン領域２、３と多結晶シリコン側壁８とが電気的
に接続され、多結晶シリコン側壁８に注入されたホット
キャリアは多結晶シリコン側壁８中にトラップされず、
トランジスタの特性劣化は起こらない。
したイオン注入を行う際にマスクに用いる側壁８を導電
性材料である多結晶シリコンで形成したので、ソース・
ドレイン領域２、３と多結晶シリコン側壁８とが電気的
に接続され、多結晶シリコン側壁８に注入されたホット
キャリアは多結晶シリコン側壁８中にトラップされず、
トランジスタの特性劣化は起こらない。
【００２４】次に、図１に示す酸化膜よりなる第１の側
壁７と多結晶シリコンよりなる第２の側壁８とを有する
ＭＯＳ型半導体装置の製造方法について、図２〜図７を
参照して説明する。図２〜図７は、本実施例のＭＯＳ型
半導体装置の製造工程を示した断面図である。
壁７と多結晶シリコンよりなる第２の側壁８とを有する
ＭＯＳ型半導体装置の製造方法について、図２〜図７を
参照して説明する。図２〜図７は、本実施例のＭＯＳ型
半導体装置の製造工程を示した断面図である。
【００２５】まず、図２に示すように、１０Ω／ｃｍ2
程度の比抵抗のＰ型半導体（シリコン）基板１を熱酸化
することにより、７〜１５ｎｍ程度の膜厚のゲート絶縁
膜４を素子活性領域の表面に形成する。そして、ゲート
絶縁膜４上に１００から４００ｎｍ程度の膜厚の多結晶
シリコン膜５をＣＶＤ法によって全面に堆積させる。そ
して、多結晶シリコン膜５上に１００〜４００ｎｍ程度
の膜厚のＳｉＯ2 膜６をＣＶＤ法によって全面に堆積さ
せる。その後、リソグラフィによって多結晶シリコン膜
５を０．８μｍ以下の幅の線状にパターニングし、これ
により、ゲート絶縁膜４上にゲート電極を形成する。
程度の比抵抗のＰ型半導体（シリコン）基板１を熱酸化
することにより、７〜１５ｎｍ程度の膜厚のゲート絶縁
膜４を素子活性領域の表面に形成する。そして、ゲート
絶縁膜４上に１００から４００ｎｍ程度の膜厚の多結晶
シリコン膜５をＣＶＤ法によって全面に堆積させる。そ
して、多結晶シリコン膜５上に１００〜４００ｎｍ程度
の膜厚のＳｉＯ2 膜６をＣＶＤ法によって全面に堆積さ
せる。その後、リソグラフィによって多結晶シリコン膜
５を０．８μｍ以下の幅の線状にパターニングし、これ
により、ゲート絶縁膜４上にゲート電極を形成する。
【００２６】次に、図３に示すように、１．０×１０12
／ｃｍ2 〜１．０×１０13／ｃｍ2程度のドーズ量のＰ
（リン）イオンを５０ｋｅＶ〜１００ｋｅＶ程度のエネ
ルギーで半導体基板１に比較的低濃度にイオン注入して
不純物層３を形成する。
／ｃｍ2 〜１．０×１０13／ｃｍ2程度のドーズ量のＰ
（リン）イオンを５０ｋｅＶ〜１００ｋｅＶ程度のエネ
ルギーで半導体基板１に比較的低濃度にイオン注入して
不純物層３を形成する。
【００２７】次に、図４に示すように、ＳｉＯ2 膜をＣ
ＶＤ法により全面に堆積させ、このＳｉＯ2 膜をエッチ
バックすることによってゲート電極の側部に幅５０ｎｍ
のＳｉＯ2 側壁７を形成する。
ＶＤ法により全面に堆積させ、このＳｉＯ2 膜をエッチ
バックすることによってゲート電極の側部に幅５０ｎｍ
のＳｉＯ2 側壁７を形成する。
【００２８】次に、図５に示すように、多結晶シリコン
膜をＣＶＤ法により全面に堆積させ、この多結晶シリコ
ン膜をエッチバックすることによってゲート電極の側部
に幅２００ｎｍの多結晶シリコン側壁８を形成する。
膜をＣＶＤ法により全面に堆積させ、この多結晶シリコ
ン膜をエッチバックすることによってゲート電極の側部
に幅２００ｎｍの多結晶シリコン側壁８を形成する。
【００２９】次に、図６に示すように、多結晶シリコン
側壁８及びゲート電極をマスクとして、イオン注入によ
り４×１０20／ｃｍ2 程度のドーズ量のＰイオンを１０
０ｋｅＶ程度のエネルギーで半導体基板１に比較的高濃
度に導入する。この高濃度不純物層と低濃度不純物層３
をアニールすることによりＮ- 層（ＬＤＤ層）３及びＮ
+ 層２を形成する。
側壁８及びゲート電極をマスクとして、イオン注入によ
り４×１０20／ｃｍ2 程度のドーズ量のＰイオンを１０
０ｋｅＶ程度のエネルギーで半導体基板１に比較的高濃
度に導入する。この高濃度不純物層と低濃度不純物層３
をアニールすることによりＮ- 層（ＬＤＤ層）３及びＮ
+ 層２を形成する。
【００３０】次に、図７に示すように、通常の層間絶縁
膜９形成工程と、通常のアルミ配線１０形成工程とを経
ることにより、図１に示した酸化膜よりなる第１の側壁
７と多結晶シリコンよりなる第２の側壁８とを有するＭ
ＯＳ型半導体装置を形成する。
膜９形成工程と、通常のアルミ配線１０形成工程とを経
ることにより、図１に示した酸化膜よりなる第１の側壁
７と多結晶シリコンよりなる第２の側壁８とを有するＭ
ＯＳ型半導体装置を形成する。
【００３１】以上のように、ソース・ドレイン領域２、
３と多結晶シリコン側壁８とを電気的に接続したＬＤＤ
構造のＭＯＳ型半導体装置を形成することができる。
尚、本発明は、ＤＲＡＭメモリセル等の半導体記憶装置
を構成するトランジスタ等に適用することも可能であ
る。
３と多結晶シリコン側壁８とを電気的に接続したＬＤＤ
構造のＭＯＳ型半導体装置を形成することができる。
尚、本発明は、ＤＲＡＭメモリセル等の半導体記憶装置
を構成するトランジスタ等に適用することも可能であ
る。
【００３２】
【発明の効果】本発明によると、絶縁性材料よりなる第
１の側壁の外側に、ソース・ドレイン領域と接触するよ
うに導電性材料よりなる第２の側壁を形成したので、第
２の側壁中にホットキャリアがトラップされることがな
い。従って、トランジスタの特性劣化が起こらず、高い
信頼性を有するＭＯＳ型半導体装置を実現することがで
きる。
１の側壁の外側に、ソース・ドレイン領域と接触するよ
うに導電性材料よりなる第２の側壁を形成したので、第
２の側壁中にホットキャリアがトラップされることがな
い。従って、トランジスタの特性劣化が起こらず、高い
信頼性を有するＭＯＳ型半導体装置を実現することがで
きる。
【図１】本発明の実施例のＭＯＳ型半導体装置の断面図
である。
である。
【図２】図１のＭＯＳ型半導体装置の製造工程を示す図
である。
である。
【図３】図１のＭＯＳ型半導体装置の製造工程を示す図
である。
である。
【図４】図１のＭＯＳ型半導体装置の製造工程を示す図
である。
である。
【図５】図１のＭＯＳ型半導体装置の製造工程を示す図
である。
である。
【図６】図１のＭＯＳ型半導体装置の製造工程を示す図
である。
である。
【図７】図１のＭＯＳ型半導体装置の製造工程を示す図
である。
である。
【図８】従来のＭＯＳ型半導体装置の断面図である。
【図９】図８のＭＯＳ型半導体装置の製造工程を示す図
である。
である。
【図１０】図８のＭＯＳ型半導体装置の製造工程を示す
図である。
図である。
【図１１】図８のＭＯＳ型半導体装置の製造工程を示す
図である。
図である。
【図１２】図８のＭＯＳ型半導体装置の製造工程を示す
図である。
図である。
【図１３】図８のＭＯＳ型半導体装置の製造工程を示す
図である。
図である。
１ 半導体基板 ２ 高濃度不純物拡散層 ３ 低濃度不純物拡散層 ４ ゲート絶縁膜 ５ 多結晶シリコン膜 ６ ＳｉＯ2 膜 ７ ＳｉＯ2 側壁 ８ 多結晶シリコン側壁 ９ 層間絶縁膜 １０ アルミ配線
Claims (8)
- 【請求項１】 第１導電型の半導体基板上に絶縁膜を介
して形成された導電性電極と、 前記導電性電極下部の前記半導体基板の活性領域に形成
されたチャネル領域と、 比較的高濃度の第２導電型の不純物拡散層から成り、前
記導電性電極とオーバーラップせずに前記活性領域に前
記チャネル領域を隔てて形成された第１のソース及びド
レイン拡散領域と、 比較的低濃度の第２導電型の不純物拡散層から成り、前
記導電性電極と前記絶縁膜を介してオーバーラップし、
前記活性領域に前記チャネル領域を隔てて形成され、且
つ前記第１のソース及びドレイン拡散領域と連続して形
成された第２のソース及びドレイン拡散領域とを有する
ＭＯＳ型の半導体装置において、 前記導電性電極の側部に形成された絶縁性材料からなる
第１の側壁と、 前記第１の側壁の側部に前記導電性電極と接触せず、且
つ前記第１又は第２のソース及びドレイン拡散領域と接
触するように形成された導電性材料からなる第２の側壁
とを有することを特徴とする半導体装置。 - 【請求項２】 前記第１の側壁がシリコン酸化物からな
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第２の側壁が多結晶シリコンからな
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記第１の側壁の幅が１００ｎｍ以下で
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記第２の側壁の幅が３５０ｎｍ以下で
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項６】 前記第１のソース及びドレイン拡散領域
の不純物濃度が１０19／ｃｍ3 以上であることを特徴と
する請求項１に記載の半導体装置。 - 【請求項７】 前記第２のソース及びドレイン拡散領域
の不純物濃度が１０ 18／ｃｍ3 以下であることを特徴と
する請求項１に記載の半導体装置。 - 【請求項８】 第１導電型の半導体基板上にゲート酸化
膜を形成する工程と、 前記ゲート酸化膜上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板に第２導
電型の不純物を比較的低濃度に導入することにより低濃
度不純物拡散層を形成する工程と、 前記半導体基板及び前記ゲート電極上に絶縁膜を堆積す
る工程と、 前記絶縁膜をエッチバックすることにより前記ゲート電
極の側部に前記絶縁膜からなる側壁を形成し、且つ、前
記半導体基板を露出させる工程と、 前記半導体基板及び前記ゲート電極上に、前記低濃度不
純物拡散層と接続された多結晶シリコン膜を堆積する工
程と、 前記多結晶シリコン膜をエッチバックすることにより前
記絶縁膜の側部に多結晶シリコン膜からなる側壁を形成
する工程と、 前記多結晶シリコン膜からなる側壁をマスクとして前記
半導体基板に第２導電型の不純物を比較的高濃度に導入
することにより高濃度不純物拡散層を形成する工程とを
備えていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22101294A JPH0864820A (ja) | 1994-08-23 | 1994-08-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22101294A JPH0864820A (ja) | 1994-08-23 | 1994-08-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864820A true JPH0864820A (ja) | 1996-03-08 |
Family
ID=16760100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22101294A Withdrawn JPH0864820A (ja) | 1994-08-23 | 1994-08-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864820A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006463A (ko) * | 1996-06-25 | 1998-03-30 | 김주용 | 모스 트랜지스터 및 그 제조방법 |
| EP1280191A2 (en) * | 2001-07-25 | 2003-01-29 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to form elevated source/drain regions using polysilicon spacers |
-
1994
- 1994-08-23 JP JP22101294A patent/JPH0864820A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006463A (ko) * | 1996-06-25 | 1998-03-30 | 김주용 | 모스 트랜지스터 및 그 제조방법 |
| EP1280191A2 (en) * | 2001-07-25 | 2003-01-29 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to form elevated source/drain regions using polysilicon spacers |
| EP1280191A3 (en) * | 2001-07-25 | 2003-08-06 | Chartered Semiconductor Manufacturing Pte Ltd. | A method to form elevated source/drain regions using polysilicon spacers |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |