JP3371763B2 - 炭化けい素半導体装置 - Google Patents
炭化けい素半導体装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/1608—Silicon carbide
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Description
【０００１】
【発明の属する技術分野】本発明は、炭化けい素半導体
装置に関する。
装置に関する。
【０００２】
【従来の技術】炭化けい素（以下ＳｉＣと略す）は、バ
ンドギャップが大きく、また化学的に安定な材料である
ため、シリコンと比較すると高温や放射線下でも使用可
能な各種の半導体デバイスが期待されて、研究されてい
る。従来のシリコンのデバイスでは、最高でも１５０℃
程度がその動作限界とされているが、ＳｉＣでは、既に
ｐｎ接合ダイオードやMOSFET（金属−酸化膜−半導体構
造の電界効果トランジスタ）等の要素デバイスが試作さ
れ、４００℃以上の高温でも動作が確認されている。こ
のような高温での使用が可能となれば、原子炉や宇宙な
ど環境が厳しく、人の近づけない環境でのロボットやコ
ンピュータなどが使用可能となる。また、従来のシリコ
ンデバイスは、動作時の発生損失による発熱により温度
上昇してしまうため、これを抑制する冷却設備を備える
必要があり、冷却フィンや、冷却設備のために装置全体
が大型化してしまう。ＳｉＣでは、これらの冷却設備を
大幅に小型化，簡素化が可能となる。多くの部品を占め
る半導体デバイスを以上のように小型化が可能となれ
ば、例えば自動車では、大幅に燃費を向上させることが
可能となり、環境保全にも多大な効果が期待できる。こ
のようにＳｉＣの半導体デバイスは、多くの応用分野で
期待されている。
ンドギャップが大きく、また化学的に安定な材料である
ため、シリコンと比較すると高温や放射線下でも使用可
能な各種の半導体デバイスが期待されて、研究されてい
る。従来のシリコンのデバイスでは、最高でも１５０℃
程度がその動作限界とされているが、ＳｉＣでは、既に
ｐｎ接合ダイオードやMOSFET（金属−酸化膜−半導体構
造の電界効果トランジスタ）等の要素デバイスが試作さ
れ、４００℃以上の高温でも動作が確認されている。こ
のような高温での使用が可能となれば、原子炉や宇宙な
ど環境が厳しく、人の近づけない環境でのロボットやコ
ンピュータなどが使用可能となる。また、従来のシリコ
ンデバイスは、動作時の発生損失による発熱により温度
上昇してしまうため、これを抑制する冷却設備を備える
必要があり、冷却フィンや、冷却設備のために装置全体
が大型化してしまう。ＳｉＣでは、これらの冷却設備を
大幅に小型化，簡素化が可能となる。多くの部品を占め
る半導体デバイスを以上のように小型化が可能となれ
ば、例えば自動車では、大幅に燃費を向上させることが
可能となり、環境保全にも多大な効果が期待できる。こ
のようにＳｉＣの半導体デバイスは、多くの応用分野で
期待されている。
【０００３】縦型MOSFETは、ＳｉＣの電力用半導体デバ
イスへの適用を考える上で重要なデバイスである。その
理由は電圧駆動型デバイスであるため素子の並列駆動
や、駆動回路の簡素化が可能なこと、および、ユニポー
ラ素子であるために、高速スイッチングが可能なことに
よる。ＳｉＣにおいては、シリコンと異なり深い不純物
拡散が困難であるのに対してエピタキシャル成長は比較
的容易であるので、図５のようなトレンチ５を持つトレ
ンチMOSFETが一般的である。図５は、これまで試作され
ているＳｉＣのトレンチMOSFETの要部断面図である。図
５において、ｎ＋サブストレート１上にそれより不純物
濃度の低いｎ− ドリフト層２とｐ型のｐベース層３を
エピタキシャル成長したＳｉＣ基板の表面層に、選択的
に高濃度のｎ+ ソース領域４が形成され、そのｎ+ ソー
ス領域４の一部に、表面からｎ- ドリフト層２に達する
溝（以後トレンチと呼ぶ）５が形成されている。トレン
チ５の内側には、ゲート絶縁膜６を介してゲート電極１
３が設けられ、また、ｎ+ ソース領域４の表面とｐベー
ス層３の表面露出部に共通に接触してソース電極１２，
ｎ+ サブストレート１の裏面にドレイン電極１１がそれ
ぞれ設けられている。なおＳｉＣにおいては、ゲート絶
縁膜として、ＳｉＣを熱酸化してできるシリコン酸化膜
が使用できる。
イスへの適用を考える上で重要なデバイスである。その
理由は電圧駆動型デバイスであるため素子の並列駆動
や、駆動回路の簡素化が可能なこと、および、ユニポー
ラ素子であるために、高速スイッチングが可能なことに
よる。ＳｉＣにおいては、シリコンと異なり深い不純物
拡散が困難であるのに対してエピタキシャル成長は比較
的容易であるので、図５のようなトレンチ５を持つトレ
ンチMOSFETが一般的である。図５は、これまで試作され
ているＳｉＣのトレンチMOSFETの要部断面図である。図
５において、ｎ＋サブストレート１上にそれより不純物
濃度の低いｎ− ドリフト層２とｐ型のｐベース層３を
エピタキシャル成長したＳｉＣ基板の表面層に、選択的
に高濃度のｎ+ ソース領域４が形成され、そのｎ+ ソー
ス領域４の一部に、表面からｎ- ドリフト層２に達する
溝（以後トレンチと呼ぶ）５が形成されている。トレン
チ５の内側には、ゲート絶縁膜６を介してゲート電極１
３が設けられ、また、ｎ+ ソース領域４の表面とｐベー
ス層３の表面露出部に共通に接触してソース電極１２，
ｎ+ サブストレート１の裏面にドレイン電極１１がそれ
ぞれ設けられている。なおＳｉＣにおいては、ゲート絶
縁膜として、ＳｉＣを熱酸化してできるシリコン酸化膜
が使用できる。
【０００４】このMOSFETの動作は、ドレイン電極１１と
ソース電極１２との間に電圧を印加した状態で、ゲート
電極１３にある値以上の正の電圧を加えると、ゲート電
極１３の横のｐベース層３の表面層に反転層が形成さ
れ、その反転層を通じてソース電極１２からドレイン電
極１１へと電子電流が流れるものである。
ソース電極１２との間に電圧を印加した状態で、ゲート
電極１３にある値以上の正の電圧を加えると、ゲート電
極１３の横のｐベース層３の表面層に反転層が形成さ
れ、その反転層を通じてソース電極１２からドレイン電
極１１へと電子電流が流れるものである。
【０００５】
【発明が解決しようとする課題】絶縁膜と半導体の界面
において、絶縁膜の電界をＥｉ、半導体の電界をＥｓと
すると、 εｉ・Ｅｉ＝εｓ・Ｅｓ なる式が成り立つ。ここでεｓは、半導体の比誘電率、
εｉは絶縁膜の比誘電率である。従って Ｅｉ／Ｅｓ＝εｓ／εｉ である。この値をシリコンとＳｉＣの場合について計算
してみる。
において、絶縁膜の電界をＥｉ、半導体の電界をＥｓと
すると、 εｉ・Ｅｉ＝εｓ・Ｅｓ なる式が成り立つ。ここでεｓは、半導体の比誘電率、
εｉは絶縁膜の比誘電率である。従って Ｅｉ／Ｅｓ＝εｓ／εｉ である。この値をシリコンとＳｉＣの場合について計算
してみる。
【０００６】
εｓ＝１１.７ （シリコン）
εｓ＝１０.０ （ＳｉＣ）
であり、いま、絶縁膜をシリコン酸化膜として、その誘
電率εｉ＝３.８ を代入すると Ｅｉ／Ｅｓ＝３.１ （シリコン） Ｅｉ／Ｅｓ＝２.６ （ＳｉＣ） となる。すなわち、図５の従来の構造ではゲート絶縁膜
には、半導体部分よりはるかに大きい電界がかかること
になる。図６に図５のＸ−Ｘ′線に沿ったゲート部分で
の電界分布を示す。縦軸は電界強度、横軸は深さであ
る。絶縁膜の電界強度Ｅｉは、半導体の電界強度Ｅｓの
約３倍大きい。
電率εｉ＝３.８ を代入すると Ｅｉ／Ｅｓ＝３.１ （シリコン） Ｅｉ／Ｅｓ＝２.６ （ＳｉＣ） となる。すなわち、図５の従来の構造ではゲート絶縁膜
には、半導体部分よりはるかに大きい電界がかかること
になる。図６に図５のＸ−Ｘ′線に沿ったゲート部分で
の電界分布を示す。縦軸は電界強度、横軸は深さであ
る。絶縁膜の電界強度Ｅｉは、半導体の電界強度Ｅｓの
約３倍大きい。
【０００７】更に、半導体の最大電界Ｅｓmaxは、
Ｅｓmax＝２×１０5Ｖ／cm （シリコン）
Ｅｓmax＝２×１０6Ｖ／cm （ＳｉＣ）
であるから、絶縁膜の最大電界Ｅｉmaxは、
Ｅｉmax＝６×１０5Ｖ／cm （シリコン）
Ｅｉmax＝５×１０6Ｖ／cm （ＳｉＣ）
となる。シリコン酸化膜の絶縁破壊耐圧は８×１０6Ｖ
／cm 程度であることを考えると、半導体内部でアバラ
ンシェ降伏が始まるころには、ＳｉＣの場合、ゲート絶
縁膜に絶縁破壊耐圧に近い大きな電界が印加されること
になる。
／cm 程度であることを考えると、半導体内部でアバラ
ンシェ降伏が始まるころには、ＳｉＣの場合、ゲート絶
縁膜に絶縁破壊耐圧に近い大きな電界が印加されること
になる。
【０００８】通常パワーデバイスでは、アバランシェ電
流が流れた際に、一定電流まで耐えることが要求される
が、従来のＳｉＣトレンチMOSFETでは、アバランシェ降
伏がゲート部のトレンチで始まるので、そのアバランシ
ェ耐量がゲート絶縁膜の絶縁破壊によって規定されてし
まい、ＳｉＣの高い絶縁破壊電界強度を生かすことがで
きない。以上の問題に鑑み、本発明の目的は、ゲート絶
縁膜の絶縁破壊が起きない、アバランシェ耐量の大きい
ＳｉＣトレンチMOSFETを提供することにある。
流が流れた際に、一定電流まで耐えることが要求される
が、従来のＳｉＣトレンチMOSFETでは、アバランシェ降
伏がゲート部のトレンチで始まるので、そのアバランシ
ェ耐量がゲート絶縁膜の絶縁破壊によって規定されてし
まい、ＳｉＣの高い絶縁破壊電界強度を生かすことがで
きない。以上の問題に鑑み、本発明の目的は、ゲート絶
縁膜の絶縁破壊が起きない、アバランシェ耐量の大きい
ＳｉＣトレンチMOSFETを提供することにある。
【０００９】
【課題を解決するための手段】上記の課題解決のため本
発明による炭化けい素半導体装置は、第一導電型の炭化
ケイ素半導体サブストレート上に順に形成されたサブス
トレートより不純物濃度の低い炭化ケイ素の第一導電型
ドリフト層と炭化ケイ素の第二導電型ベース層と、その
第二導電型ベース層の表面層の一部に形成された第一導
電型ソース領域と、その第一導電型ソース領域の表面か
ら第一導電型ドリフト層に達する第一のトレンチを有
し、その第一のトレンチ内に絶縁膜を介して電圧を印加
する電極を備え、前記トレンチよりさらに深い第二のト
レンチ、およびその第二トレンチに沿って第二導電型領
域を備える。
発明による炭化けい素半導体装置は、第一導電型の炭化
ケイ素半導体サブストレート上に順に形成されたサブス
トレートより不純物濃度の低い炭化ケイ素の第一導電型
ドリフト層と炭化ケイ素の第二導電型ベース層と、その
第二導電型ベース層の表面層の一部に形成された第一導
電型ソース領域と、その第一導電型ソース領域の表面か
ら第一導電型ドリフト層に達する第一のトレンチを有
し、その第一のトレンチ内に絶縁膜を介して電圧を印加
する電極を備え、前記トレンチよりさらに深い第二のト
レンチ、およびその第二トレンチに沿って第二導電型領
域を備える。
【００１０】上記の手段によれば、ゲート電極の充填さ
れた第一のトレンチより深い第二のトレンチ、およびそ
の第二トレンチに沿って第二導電型領域を備えることに
よって、絶縁膜と第一導電型ドリフト層界面の電界強度
を緩和し、アバランシェ耐量を増大させることができ
る。
れた第一のトレンチより深い第二のトレンチ、およびそ
の第二トレンチに沿って第二導電型領域を備えることに
よって、絶縁膜と第一導電型ドリフト層界面の電界強度
を緩和し、アバランシェ耐量を増大させることができ
る。
【００１１】
【発明の実施の形態】図１は、本発明の実施例のＳｉＣ
トレンチMOSFETの要部断面図である。図１に示したの
は、電流のオン・オフを行う活性領域であり、MOSFETに
は、この他に主に周縁部に耐圧を担う部分があるが、そ
の部分は本発明の本質に関わる部分ではないので記述を
省略する。図１において、ｎ+ サブストレート１上にそ
れより不純物濃度の低いｎ- ドリフト層２とｐ型のｐベ
ース層３をエピタキシャル成長したＳｉＣ基板におい
て、ｐベース層３の表面層に選択的に高濃度のｎ+ ソー
ス領域４が形成され、そのｎ+ ソース領域４の一部に、
表面からｎ- ドリフト層２に達するトレンチ５が形成さ
れている。トレンチ５の内側には、シリコン酸化膜のゲ
ート絶縁膜６を介して多結晶シリコンのゲート電極１３
が設けられている。またｎ+ サブストレート１の裏面に
Ｎｉ膜のドレイン電極１１が設けられている。このMOSF
ETでは、ｐベース層３の表面からゲート部分のトレンチ
５よりも深い第二のトレンチ８、およびその第二のトレ
ンチ８の側面及び底面に沿ってｐ+ 型領域７が形成され
ている。そして、そのｐ+ 型領域７からｐベース層３，
ｎ+ ソース領域４の表面に達するＴｉ−Ａｌからなるソ
ース電極１２が設けられている。図１のMOSFETの動作
は、ドレイン電極１１とソース電極１２との間に電圧を
印加した状態で、ゲート電極１３にある値以上の正の電
圧を加えると、ゲート電極１３の横のｐベース層３の表
面層に反転層が形成され、その反転層を通じてソース電
極１２からドレイン電極１１へと電子電流が流れるもの
である。図１のMOSFETにおいて、第二のトレンチ８の深
さは、ゲート部分のトレンチ５よりも深い。よって、ド
レイン電極１１とソース電極１２との間に電圧を印加
し、その電圧を高めた際、ｐ+ 型領域７とｎ-ドリフト
層２よりなるｐｎ接合から、ｎ-ドリフト層２に拡がる
空乏層によって、ゲート絶縁膜６とｎ- ドリフト層２の
界面の電界強度が緩和される。
トレンチMOSFETの要部断面図である。図１に示したの
は、電流のオン・オフを行う活性領域であり、MOSFETに
は、この他に主に周縁部に耐圧を担う部分があるが、そ
の部分は本発明の本質に関わる部分ではないので記述を
省略する。図１において、ｎ+ サブストレート１上にそ
れより不純物濃度の低いｎ- ドリフト層２とｐ型のｐベ
ース層３をエピタキシャル成長したＳｉＣ基板におい
て、ｐベース層３の表面層に選択的に高濃度のｎ+ ソー
ス領域４が形成され、そのｎ+ ソース領域４の一部に、
表面からｎ- ドリフト層２に達するトレンチ５が形成さ
れている。トレンチ５の内側には、シリコン酸化膜のゲ
ート絶縁膜６を介して多結晶シリコンのゲート電極１３
が設けられている。またｎ+ サブストレート１の裏面に
Ｎｉ膜のドレイン電極１１が設けられている。このMOSF
ETでは、ｐベース層３の表面からゲート部分のトレンチ
５よりも深い第二のトレンチ８、およびその第二のトレ
ンチ８の側面及び底面に沿ってｐ+ 型領域７が形成され
ている。そして、そのｐ+ 型領域７からｐベース層３，
ｎ+ ソース領域４の表面に達するＴｉ−Ａｌからなるソ
ース電極１２が設けられている。図１のMOSFETの動作
は、ドレイン電極１１とソース電極１２との間に電圧を
印加した状態で、ゲート電極１３にある値以上の正の電
圧を加えると、ゲート電極１３の横のｐベース層３の表
面層に反転層が形成され、その反転層を通じてソース電
極１２からドレイン電極１１へと電子電流が流れるもの
である。図１のMOSFETにおいて、第二のトレンチ８の深
さは、ゲート部分のトレンチ５よりも深い。よって、ド
レイン電極１１とソース電極１２との間に電圧を印加
し、その電圧を高めた際、ｐ+ 型領域７とｎ-ドリフト
層２よりなるｐｎ接合から、ｎ-ドリフト層２に拡がる
空乏層によって、ゲート絶縁膜６とｎ- ドリフト層２の
界面の電界強度が緩和される。
【００１２】図２は図５に示した従来の技術のMOSFETと
図１に示した本発明によるMOSFETのＸ−Ｘ′に沿った電
界強度をシミュレーションした結果である。横軸にゲー
ト絶縁膜６底部からの距離（Ｘ−Ｘ′方向の上面からの
距離）、縦軸に電界強度をとってある。図３から分かる
ように、従来の技術ではゲート絶縁膜６とｎ- ドリフト
層２の界面のｎ- ドリフト層２側の電界強度が２.０ で
あるのに対して、本発明では１.２ まで低減し得る。す
なわち、ｐ+ 型領域７とｎ- ドリフト層２よりなるｐｎ
接合から、ｎ- ドリフト層２に拡がる空乏層によって、
ゲート絶縁膜６とｎ- ドリフト層２の界面の電界強度が
緩和されるので、ゲート部のトレンチ５の角部でアバラ
ンシェ降伏が起きてゲート絶縁膜６が破壊することはな
い。すなわち、電圧印加時にゲート絶縁膜が絶縁破壊す
ることのない、アバランシェ耐量の大きいMOSFETとする
ことができる。
図１に示した本発明によるMOSFETのＸ−Ｘ′に沿った電
界強度をシミュレーションした結果である。横軸にゲー
ト絶縁膜６底部からの距離（Ｘ−Ｘ′方向の上面からの
距離）、縦軸に電界強度をとってある。図３から分かる
ように、従来の技術ではゲート絶縁膜６とｎ- ドリフト
層２の界面のｎ- ドリフト層２側の電界強度が２.０ で
あるのに対して、本発明では１.２ まで低減し得る。す
なわち、ｐ+ 型領域７とｎ- ドリフト層２よりなるｐｎ
接合から、ｎ- ドリフト層２に拡がる空乏層によって、
ゲート絶縁膜６とｎ- ドリフト層２の界面の電界強度が
緩和されるので、ゲート部のトレンチ５の角部でアバラ
ンシェ降伏が起きてゲート絶縁膜６が破壊することはな
い。すなわち、電圧印加時にゲート絶縁膜が絶縁破壊す
ることのない、アバランシェ耐量の大きいMOSFETとする
ことができる。
【００１３】図３（ａ）ないし（ｄ）は、図１の実施例
のトレンチMOSFETの製造方法を説明するための各工程の
断面図である。ｎ+ サブストレート１上にそれより不純
物濃度の低いｎ- ドリフト層２とｐ型のｐベース層３を
エピタキシャル成長により形成する〔図３（ａ）〕。次
に、ｐベース層３の表面層に選択的に高濃度の窒素イオ
ンを注入し、ｎ+ ソース領域４を形成する。次にフォト
レジストのパターニングとふっ素／酸素の混合ガスを用
いたプラズマエッチングによって、ゲート部分のトレン
チ５を形成する。次にゲート部分のトレンチ５内に熱酸
化によりゲート絶縁膜６を形成し、さらに減圧ＣＶＤ法
により多結晶シリコンを充填してゲート電極１３を形成
する〔図３（ｂ）〕。次にフォトレジストのパターニン
グとふっ素／酸素の混合ガスを用いたプラズマエッチン
グによって、第二のトレンチ８を形成する。次に、高濃
度のほう素イオンを注入し、ｐ+ 型領域７を形成し、欠
陥回復のための熱処理をする。第二のトレンチ８の深さ
は、ゲート部分のトレンチ５よりも深くすることが重要
である〔図３（ｃ）〕。最後にＮｉを蒸着してドレイン
電極１１を、Ｔｉ−Ａｌを蒸着してソース電極１２を形
成する〔図３(ｄ)〕。
のトレンチMOSFETの製造方法を説明するための各工程の
断面図である。ｎ+ サブストレート１上にそれより不純
物濃度の低いｎ- ドリフト層２とｐ型のｐベース層３を
エピタキシャル成長により形成する〔図３（ａ）〕。次
に、ｐベース層３の表面層に選択的に高濃度の窒素イオ
ンを注入し、ｎ+ ソース領域４を形成する。次にフォト
レジストのパターニングとふっ素／酸素の混合ガスを用
いたプラズマエッチングによって、ゲート部分のトレン
チ５を形成する。次にゲート部分のトレンチ５内に熱酸
化によりゲート絶縁膜６を形成し、さらに減圧ＣＶＤ法
により多結晶シリコンを充填してゲート電極１３を形成
する〔図３（ｂ）〕。次にフォトレジストのパターニン
グとふっ素／酸素の混合ガスを用いたプラズマエッチン
グによって、第二のトレンチ８を形成する。次に、高濃
度のほう素イオンを注入し、ｐ+ 型領域７を形成し、欠
陥回復のための熱処理をする。第二のトレンチ８の深さ
は、ゲート部分のトレンチ５よりも深くすることが重要
である〔図３（ｃ）〕。最後にＮｉを蒸着してドレイン
電極１１を、Ｔｉ−Ａｌを蒸着してソース電極１２を形
成する〔図３(ｄ)〕。
【００１４】図４は本発明の他の実施例の断面図であ
る。ｐベース層３の表面からゲート部分のトレンチ５よ
りも深い第二のトレンチ８、および第二のトレンチ８の
底面及び側面に沿ってｐ+ 型領域７が形成されている点
は図１と同じである。しかし、このMOSFETでは、ｐ+ 型
領域７と隣接する他のｐ+ 型領域７の間に複数のトレン
チ５があることが異なる。順方向導通時、ｐ+ 型領域７
には電流が流れないデッドスペースとなるのでオン電圧
が高くなるが、図４のような構造とすることで、ｐ+ 型
領域７の占める面積を低減でき、オン電圧を低くでき
る。
る。ｐベース層３の表面からゲート部分のトレンチ５よ
りも深い第二のトレンチ８、および第二のトレンチ８の
底面及び側面に沿ってｐ+ 型領域７が形成されている点
は図１と同じである。しかし、このMOSFETでは、ｐ+ 型
領域７と隣接する他のｐ+ 型領域７の間に複数のトレン
チ５があることが異なる。順方向導通時、ｐ+ 型領域７
には電流が流れないデッドスペースとなるのでオン電圧
が高くなるが、図４のような構造とすることで、ｐ+ 型
領域７の占める面積を低減でき、オン電圧を低くでき
る。
【００１５】図７は図１に対して、電界緩和の効果を更
に向上させた他の実施例の断面図である。図７におい
て、ｎ+ サブストレート１上にそれより不純物濃度の低
いｎ-ドリフト層２とｐ型のｐベース層３をエピタキシ
ャル成長したＳｉＣ基板において、ｐベース層３の表面
層に選択的に高濃度のｎ+ ソース領域４が形成され、そ
のｎ+ ソース領域４の一部に、表面からｎ- ドリフト層
２に達するトレンチ５が形成されている。トレンチ５の
内側には、シリコン酸化膜のゲート絶縁膜６を介して多
結晶シリコンのゲート電極１３が設けられている。また
ｎ+ サブストレート１の裏面にＮｉ膜のドレイン電極１
１が設けられている。ｐベース層３の表面からゲート部
分のトレンチ５よりも深い第二のトレンチ８が形成さ
れ、第二のトレンチ８の側面及び底面に沿ってｐ+ 型領
域７が設けられている。そして、そのｐ+ 型領域７から
ｐベース層３，ｎ+ ソース領域４の表面に達するＴｉ−
Ａｌからなるソース電極１２が設けられている。図７の
特徴とするところはｐ+ 型領域７の横方向に最も拡がっ
た位置が基板表面より内部にある逆テーパ型になってい
ることである。ドレイン電極１１とソース電極１２との
間に電圧を印加し、その電圧を高めた際、ｐ+ 型領域７
とｎ- ドリフト層２よりなるｐｎ接合から、ｎ-ドリフ
ト層２に拡がる空乏層は基板表面より内部に行くほど広
くなる。よって、図７のごとき構造とすることで、ｐ+
型領域７と隣接する他のｐ+ 型領域７からｎ- ドリフト
層２方向に拡がる空乏層は、図１と比べて低いソース，
ドレイン間電圧で接触するため、ゲート絶縁膜６とｎ-
ドリフト層２の界面の電界緩和の効果が大きい。
に向上させた他の実施例の断面図である。図７におい
て、ｎ+ サブストレート１上にそれより不純物濃度の低
いｎ-ドリフト層２とｐ型のｐベース層３をエピタキシ
ャル成長したＳｉＣ基板において、ｐベース層３の表面
層に選択的に高濃度のｎ+ ソース領域４が形成され、そ
のｎ+ ソース領域４の一部に、表面からｎ- ドリフト層
２に達するトレンチ５が形成されている。トレンチ５の
内側には、シリコン酸化膜のゲート絶縁膜６を介して多
結晶シリコンのゲート電極１３が設けられている。また
ｎ+ サブストレート１の裏面にＮｉ膜のドレイン電極１
１が設けられている。ｐベース層３の表面からゲート部
分のトレンチ５よりも深い第二のトレンチ８が形成さ
れ、第二のトレンチ８の側面及び底面に沿ってｐ+ 型領
域７が設けられている。そして、そのｐ+ 型領域７から
ｐベース層３，ｎ+ ソース領域４の表面に達するＴｉ−
Ａｌからなるソース電極１２が設けられている。図７の
特徴とするところはｐ+ 型領域７の横方向に最も拡がっ
た位置が基板表面より内部にある逆テーパ型になってい
ることである。ドレイン電極１１とソース電極１２との
間に電圧を印加し、その電圧を高めた際、ｐ+ 型領域７
とｎ- ドリフト層２よりなるｐｎ接合から、ｎ-ドリフ
ト層２に拡がる空乏層は基板表面より内部に行くほど広
くなる。よって、図７のごとき構造とすることで、ｐ+
型領域７と隣接する他のｐ+ 型領域７からｎ- ドリフト
層２方向に拡がる空乏層は、図１と比べて低いソース，
ドレイン間電圧で接触するため、ゲート絶縁膜６とｎ-
ドリフト層２の界面の電界緩和の効果が大きい。
【００１６】図８は本発明の他の実施例の断面図であ
る。図８において、ｎ+ サブストレート１上にそれより
不純物濃度の低いｎ- ドリフト層２とｐ型のｐベース層
３をエピタキシャル成長したＳｉＣ基板において、ｐベ
ース層３の表面層に選択的に高濃度のｎ+ ソース領域４
が形成され、そのｎ+ ソース領域４の一部に、表面から
ｎ- ドリフト層２に達するトレンチ５が形成されてい
る。トレンチ５の内側には、シリコン酸化膜のゲート絶
縁膜６を介して多結晶シリコンのゲート電極１３が設け
られている。またｎ+ サブストレート１の裏面にＮｉ膜
のドレイン電極１１が設けられている。このMOSFETで
は、ｐベース層３の表面からゲート部分のトレンチ５よ
りも深い第二のトレンチ８、およびｐ+ 型領域７がトレ
ンチ５と交差するように形成されている。そして、その
ｐ+ 型領域７からｐベース層３，ｎ+ ソース領域４の表
面に達するＴｉ−Ａｌからなるソース電極１２が設けら
れている。図８の構造でも、ドレイン電極１１とソース
電極１２との間に電圧を印加し、その電圧を高めた際、
ｐ+ 型領域７とｎ- ドリフト層２よりなるｐｎ接合か
ら、ｎ-ドリフト層２に拡がる空乏層によって、ゲート
絶縁膜６とｎ-ドリフト層２の界面の電界強度が緩和さ
れる。したがって、MOSFETのアバランシェ耐量はＳｉＣ
の絶縁破壊電界強度によって規定され、ゲート絶縁膜６
が破壊することはない。すなわち、電圧印加時にゲート
絶縁膜が絶縁破壊することのない、アバランシェ耐量の
大きいMOSFETとすることができる。
る。図８において、ｎ+ サブストレート１上にそれより
不純物濃度の低いｎ- ドリフト層２とｐ型のｐベース層
３をエピタキシャル成長したＳｉＣ基板において、ｐベ
ース層３の表面層に選択的に高濃度のｎ+ ソース領域４
が形成され、そのｎ+ ソース領域４の一部に、表面から
ｎ- ドリフト層２に達するトレンチ５が形成されてい
る。トレンチ５の内側には、シリコン酸化膜のゲート絶
縁膜６を介して多結晶シリコンのゲート電極１３が設け
られている。またｎ+ サブストレート１の裏面にＮｉ膜
のドレイン電極１１が設けられている。このMOSFETで
は、ｐベース層３の表面からゲート部分のトレンチ５よ
りも深い第二のトレンチ８、およびｐ+ 型領域７がトレ
ンチ５と交差するように形成されている。そして、その
ｐ+ 型領域７からｐベース層３，ｎ+ ソース領域４の表
面に達するＴｉ−Ａｌからなるソース電極１２が設けら
れている。図８の構造でも、ドレイン電極１１とソース
電極１２との間に電圧を印加し、その電圧を高めた際、
ｐ+ 型領域７とｎ- ドリフト層２よりなるｐｎ接合か
ら、ｎ-ドリフト層２に拡がる空乏層によって、ゲート
絶縁膜６とｎ-ドリフト層２の界面の電界強度が緩和さ
れる。したがって、MOSFETのアバランシェ耐量はＳｉＣ
の絶縁破壊電界強度によって規定され、ゲート絶縁膜６
が破壊することはない。すなわち、電圧印加時にゲート
絶縁膜が絶縁破壊することのない、アバランシェ耐量の
大きいMOSFETとすることができる。
【００１７】図９は本発明によるMOSFETをスイッチング
素子とする電力用インバータ装置の主回路の一例であ
る。図中破線で囲んだ部分、すなわちMOSFETとダイオー
ドの逆並列回路部に本発明によるMOSFETが適用されてい
る。本インバータ装置は一対の直流端子１２１及び１２
２、並びに交流の相数に等しい３個の交流端子１３１〜
１３３を備え、直流端子に直流電源を接続し、MOSFET10
1〜106をスイッチングすることにより、直流電力を交流
電力に変換して交流端子に出力する。直流端子間には、
直列接続されたMOSFETの組１０１と１０２，１０３と１
０４，１０５と１０６の各両端が接続される。各MOSFET
の組における２個のMOSFETの直列接続点からは交流端子
が取り出される。
素子とする電力用インバータ装置の主回路の一例であ
る。図中破線で囲んだ部分、すなわちMOSFETとダイオー
ドの逆並列回路部に本発明によるMOSFETが適用されてい
る。本インバータ装置は一対の直流端子１２１及び１２
２、並びに交流の相数に等しい３個の交流端子１３１〜
１３３を備え、直流端子に直流電源を接続し、MOSFET10
1〜106をスイッチングすることにより、直流電力を交流
電力に変換して交流端子に出力する。直流端子間には、
直列接続されたMOSFETの組１０１と１０２，１０３と１
０４，１０５と１０６の各両端が接続される。各MOSFET
の組における２個のMOSFETの直列接続点からは交流端子
が取り出される。
【００１８】本発明によるＳｉＣのMOSFETを用いれば、
シリコンに比べ大幅に低損失のMOSFETが可能となり、モ
ジュールの損失が低減でき、インバータ装置の効率が向
上する。また、ダイオードをＳｉＣのショットキーダイ
オードとすることで、スイッチングデバイス，ダイオー
ド共にユニポーラ型となる。よって、インバータ装置の
さらなる高速化が可能となる。
シリコンに比べ大幅に低損失のMOSFETが可能となり、モ
ジュールの損失が低減でき、インバータ装置の効率が向
上する。また、ダイオードをＳｉＣのショットキーダイ
オードとすることで、スイッチングデバイス，ダイオー
ド共にユニポーラ型となる。よって、インバータ装置の
さらなる高速化が可能となる。
【００１９】図１０は本発明によるトレンチ型の絶縁ゲ
ートバイポーラトランジスタ（以下ＩＧＢＴと記す)の
実施例の断面図である。図１０において、ｐ+サブスト
レート９上にｎ- ドリフト層２とｐ型のｐベース層３を
エピタキシャル成長したＳｉＣ基板において、ｐベース
層３の表面層に選択的に高濃度のｎ+ ソース領域４が形
成され、そのｎ+ ソース領域４の一部に、表面からｎ-
ドリフト層２に達するトレンチ５が形成されている。ト
レンチ５の内側には、シリコン酸化膜のゲート絶縁膜６
を介して多結晶シリコンのゲート電極１３が設けられて
いる。またｐ+ サブストレート９の裏面にＴｉ−Ａｌの
コレクタ電極１４が設けられている。このＩＧＢＴで
は、ｐベース層３の表面からゲート部分のトレンチ５よ
りも深い第二のトレンチ８、およびその第二のトレンチ
８の側面及び底面に沿ってｐ+ 型領域７が形成されてい
る。そして、そのｐ+ 型領域７からｐベース層３，ｎ+
ソース領域４の表面に達するＴｉ−Ａｌからなるエミッ
タ電極１５が設けられている。図１０のＩＧＢＴの動作
は、コレクタ電極１４とエミッタ電極１５との間に電圧
を印加した状態で、ゲート電極１３にある値以上の正の
電圧を加えると、ゲート電極１３の横のｐベース層３の
表面層に反転層が形成され、その反転層を通じてエミッ
タ電極１５からｐベース層３へと電子電流が注入され
る。この電子電流がｐベース層３，ｎ- ドリフト層２，
ｐ+ サブストレート９よりなるバイポーラトランジスタ
のベース電流となり、ＩＧＢＴが動作する。図１０のＩ
ＧＢＴでは、コレクタ電極１４とエミッタ電極１５との
間に電圧を印加し、その電圧を高めた際、ｐ+ 型領域７
とｎ- ドリフト層２よりなるｐｎ接合から、ｎ- ドリフ
ト層２に拡がる空乏層によって、ゲート絶縁膜６とｎ-
ドリフト層２の界面の電界強度が緩和される。したがっ
て、ＩＧＢＴのアバランシェ耐量はＳｉＣの絶縁破壊電
界強度によって規定され、ゲート絶縁膜６が破壊するこ
とはない。すなわち、電圧印加時にゲート絶縁膜が絶縁
破壊することのない、アバランシェ耐量の大きいＩＧＢ
Ｔとすることができる。
ートバイポーラトランジスタ（以下ＩＧＢＴと記す)の
実施例の断面図である。図１０において、ｐ+サブスト
レート９上にｎ- ドリフト層２とｐ型のｐベース層３を
エピタキシャル成長したＳｉＣ基板において、ｐベース
層３の表面層に選択的に高濃度のｎ+ ソース領域４が形
成され、そのｎ+ ソース領域４の一部に、表面からｎ-
ドリフト層２に達するトレンチ５が形成されている。ト
レンチ５の内側には、シリコン酸化膜のゲート絶縁膜６
を介して多結晶シリコンのゲート電極１３が設けられて
いる。またｐ+ サブストレート９の裏面にＴｉ−Ａｌの
コレクタ電極１４が設けられている。このＩＧＢＴで
は、ｐベース層３の表面からゲート部分のトレンチ５よ
りも深い第二のトレンチ８、およびその第二のトレンチ
８の側面及び底面に沿ってｐ+ 型領域７が形成されてい
る。そして、そのｐ+ 型領域７からｐベース層３，ｎ+
ソース領域４の表面に達するＴｉ−Ａｌからなるエミッ
タ電極１５が設けられている。図１０のＩＧＢＴの動作
は、コレクタ電極１４とエミッタ電極１５との間に電圧
を印加した状態で、ゲート電極１３にある値以上の正の
電圧を加えると、ゲート電極１３の横のｐベース層３の
表面層に反転層が形成され、その反転層を通じてエミッ
タ電極１５からｐベース層３へと電子電流が注入され
る。この電子電流がｐベース層３，ｎ- ドリフト層２，
ｐ+ サブストレート９よりなるバイポーラトランジスタ
のベース電流となり、ＩＧＢＴが動作する。図１０のＩ
ＧＢＴでは、コレクタ電極１４とエミッタ電極１５との
間に電圧を印加し、その電圧を高めた際、ｐ+ 型領域７
とｎ- ドリフト層２よりなるｐｎ接合から、ｎ- ドリフ
ト層２に拡がる空乏層によって、ゲート絶縁膜６とｎ-
ドリフト層２の界面の電界強度が緩和される。したがっ
て、ＩＧＢＴのアバランシェ耐量はＳｉＣの絶縁破壊電
界強度によって規定され、ゲート絶縁膜６が破壊するこ
とはない。すなわち、電圧印加時にゲート絶縁膜が絶縁
破壊することのない、アバランシェ耐量の大きいＩＧＢ
Ｔとすることができる。
【００２０】なお、一般に、ＳｉＣは低抵抗率のｐ型領
域を形成することが困難である。これはアルミニウム，
ほう素などのｐ型不純物の不純物準位が２００ｍｅＶか
ら３００ｍｅＶと深いため、不純物の活性化率が非常に
低いからである。したがって、ＳｉＣのＩＧＢＴはラッ
チアップしやすいという欠点がある。しかし、図１０の
構造とすることにより、ｐ+ 型領域７を通って電流が流
れるため、ラッチアップが起きにくくなる。
域を形成することが困難である。これはアルミニウム，
ほう素などのｐ型不純物の不純物準位が２００ｍｅＶか
ら３００ｍｅＶと深いため、不純物の活性化率が非常に
低いからである。したがって、ＳｉＣのＩＧＢＴはラッ
チアップしやすいという欠点がある。しかし、図１０の
構造とすることにより、ｐ+ 型領域７を通って電流が流
れるため、ラッチアップが起きにくくなる。
【００２１】図１１は本発明によるＩＧＢＴをスイッチ
ング素子とする電力用インバータ装置の主回路の一例で
ある。図中破線で囲んだ部分、すなわちＩＧＢＴとダイ
オードの逆並列回路部に本発明のＩＧＢＴが適用されて
いる。本インバータ装置は一対の直流端子１２１及び１
２２、並びに交流の相数に等しい３個の交流端子131〜
１３３を備え、直流端子に直流電源を接続し、IGBT141
〜146をスイッチングすることにより、直流電力を交流
電力に変換して交流端子に出力する。直流端子間には、
直列接続されたＩＧＢＴの組１０１と１０２，１０３と
１０４，１０５と１０６の各両端が接続される。各ＩＧ
ＢＴの組における２個のＩＧＢＴの直列接続点からは交
流端子が取り出される。
ング素子とする電力用インバータ装置の主回路の一例で
ある。図中破線で囲んだ部分、すなわちＩＧＢＴとダイ
オードの逆並列回路部に本発明のＩＧＢＴが適用されて
いる。本インバータ装置は一対の直流端子１２１及び１
２２、並びに交流の相数に等しい３個の交流端子131〜
１３３を備え、直流端子に直流電源を接続し、IGBT141
〜146をスイッチングすることにより、直流電力を交流
電力に変換して交流端子に出力する。直流端子間には、
直列接続されたＩＧＢＴの組１０１と１０２，１０３と
１０４，１０５と１０６の各両端が接続される。各ＩＧ
ＢＴの組における２個のＩＧＢＴの直列接続点からは交
流端子が取り出される。
【００２２】本発明のＳｉＣのＩＧＢＴを用いれば、シ
リコンに比べ大幅に低損失のIGBTが可能となり、モジュ
ールの損失が低減でき、インバータ装置の効率が向上す
る。
リコンに比べ大幅に低損失のIGBTが可能となり、モジュ
ールの損失が低減でき、インバータ装置の効率が向上す
る。
【００２３】
【発明の効果】以上説明したように本発明のＳｉＣ半導
体装置によれば、ゲート部より深い第二のトレンチ、お
よびその第二トレンチに沿ってｐ型領域を設けることに
よって、電圧印加時にｐ型領域から拡がる空乏層によ
り、ゲート絶縁膜にかかる電界強度が緩和される。した
がって、ゲート絶縁膜が絶縁破壊することのない、アバ
ランシェ耐量の大きいＳｉＣトレンチMOSFETとすること
ができる。
体装置によれば、ゲート部より深い第二のトレンチ、お
よびその第二トレンチに沿ってｐ型領域を設けることに
よって、電圧印加時にｐ型領域から拡がる空乏層によ
り、ゲート絶縁膜にかかる電界強度が緩和される。した
がって、ゲート絶縁膜が絶縁破壊することのない、アバ
ランシェ耐量の大きいＳｉＣトレンチMOSFETとすること
ができる。
【図１】本発明の実施例のトレンチMOSFETの断面構造
図。
図。
【図２】図１と図５のトレンチMOSFETのＸ−Ｘ′に沿っ
ての電界強度分布。
ての電界強度分布。
【図３】図１のトレンチMOSFETの製造方法を説明するた
めの製造行程順の断面構造図。
めの製造行程順の断面構造図。
【図４】第二トレンチの間に複数のトレンチゲートを設
けたトレンチMOSFETの断面図。
けたトレンチMOSFETの断面図。
【図５】従来例のトレンチMOSFETの断面構造図。
【図６】図５のトレンチMOSFETのＸ−Ｘ′に沿っての電
界強度分布
界強度分布
【図７】電界緩和の効果を高めたトレンチMOSFETの断面
構造図。
構造図。
【図８】ｐ型領域がトレンチゲートと交差するように配
置したトレンチMOSFETの断面構造図。
置したトレンチMOSFETの断面構造図。
【図９】本発明のトレンチMOSFETを適用した電力用イン
バータ装置の主回路の実施例。
バータ装置の主回路の実施例。
【図１０】本発明の実施例のトレンチＩＧＢＴの断面
図。
図。
【図１１】本発明のトレンチＩＧＢＴを適用した電力用
インバータ装置の主回路の実施例。
インバータ装置の主回路の実施例。
１…ｎ+ サブストレート、２…ｎ- ドリフト層、３…ｐ
ベース層、４…ｎ+ ソース領域、５…トレンチ、６…ゲ
ート絶縁膜、７…ｐ+ 型領域、８…第二のトレンチ、９
…ｐ+ サブストレート、１１…ドレイン電極、１２…ソ
ース電極、１３…ゲート電極、１４…コレクタ電極、１
５…エミッタ電極、１０１〜１０６…MOSFET、１１１〜
１１６…ダイオード、１２１，１２２…直流端子、１３
１〜１３３…交流端子、１４１〜１４６…ＩＧＢＴ。
ベース層、４…ｎ+ ソース領域、５…トレンチ、６…ゲ
ート絶縁膜、７…ｐ+ 型領域、８…第二のトレンチ、９
…ｐ+ サブストレート、１１…ドレイン電極、１２…ソ
ース電極、１３…ゲート電極、１４…コレクタ電極、１
５…エミッタ電極、１０１〜１０６…MOSFET、１１１〜
１１６…ダイオード、１２１，１２２…直流端子、１３
１〜１３３…交流端子、１４１〜１４６…ＩＧＢＴ。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−161983（ＪＰ，Ａ)
特開 平２−298073（ＪＰ，Ａ)
特開 平８−264772（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (3)
- 【請求項１】第一導電型の炭化けい素半導体基板上に、
順に形成された第一導電型のドリフト層と第二導電型ベ
ース層と、第二導電型ベース層に形成された第一導電型
ソース領域と、第一導電型ソース領域の表面から第一導
電型ドリフト層に達する第一のトレンチを有し、第一の
トレンチ内に絶縁膜を介してゲート電極を備え、前記第
一のトレンチより深い第二のトレンチを有し、その第二
のトレンチの内面に沿って第二導電型領域を備えてい
て、 前記第二のトレンチと隣接する他の第二のトレンチの間
に、少なくとも二つの前記第一のトレンチを有すること
を特徴とする炭化けい素半導体装置。 - 【請求項２】第一導電型の炭化けい素半導体基板上に、
順に形成された第一導電型のドリフト層と第二導電型ベ
ース層と、第二導電型ベース層に形成された第一導電型
ソース領域と、第一導電型ソース領域の表面から第一導
電型ドリフト層に達する第一のトレンチを有し、第一の
トレンチ内に絶縁膜を介してゲート電極を備え、前記第
一のトレンチより深い第二のトレンチを有し、その第二
のトレンチの内面に沿って第二導電型領域を備えてい
て、 前記 第一のトレンチと、前記第一のトレンチより深い第
二のトレンチとが交差する方向に配置してあることを特
徴とする炭化けい素半導体装置。 - 【請求項３】請求項１あるいは請求項２の何れかにおい
て、前記炭化けい素半導体装置がＭＯＳＦＥＴであるこ
とを特徴とする炭化けい素半導体装置。
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| JP16686097A JP3371763B2 (ja) | 1997-06-24 | 1997-06-24 | 炭化けい素半導体装置 |
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| JP16686097A JP3371763B2 (ja) | 1997-06-24 | 1997-06-24 | 炭化けい素半導体装置 |
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| JP16686097A Expired - Lifetime JP3371763B2 (ja) | 1997-06-24 | 1997-06-24 | 炭化けい素半導体装置 |
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