JPH08264772A - 電界効果型半導体素子 - Google Patents

電界効果型半導体素子

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JPH08264772A
JPH08264772A JP7064545A JP6454595A JPH08264772A JP H08264772 A JPH08264772 A JP H08264772A JP 7064545 A JP7064545 A JP 7064545A JP 6454595 A JP6454595 A JP 6454595A JP H08264772 A JPH08264772 A JP H08264772A
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JP
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conductivity type
type region
concentration
low
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JP7064545A
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Tomoyoshi Kushida
知義 櫛田
Fumiaki Kawai
文彰 川井
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Original Assignee
Toyota Motor Corp
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Publication date
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Abstract

(57)【要約】 【目的】ＭＯＳＦＥＴにおいて、しきい値電圧の低下
と、オン抵抗の低下を両立させ、さらにパンチスルー耐
圧の向上を図る。 【構成】 ゲート電極４６を囲むようにゲート酸化膜４
５が形成され、ゲート電極４６の側部には低濃度層であ
る拡散層４９が形成されている。又、拡散層４９の側部
にはゲート電極４６及び拡散層４９よりもドレイン方向
へ十分に深く形成された拡散層５３ａ，５３ｂが設けら
れている。Ｐ+ ボディ層（拡散層５３ａ，５３ｂ）の下
端部間の距離が短いため、Ｐ+ ボディ層間の空乏層５６
がつながり易くなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はＭＯＳＦＥＴ等の電界
効果型半導体素子の構造に関するものである。
【０００２】
【従来の技術】電界効果型半導体の構造として、従来の
パワーＭＯＳＦＥＴトランジスタ（以下、パワーＭＯＳ
という）の構造を図３に示す。１はＮ+ 基板、２はＮ-
エピタキシャル層、３はＰボディ層、４はＰ+ ボディ
層、５はＮ+ ソース層、６はゲート酸化膜、７はゲート
・多結晶シリコン電極、８は層間絶縁膜、９はソース・
アルミニウム電極、１０はドレイン電極、１１は空乏層
である。
【０００３】このパワーＭＯＳは、４Ｖ程度のゲート電
圧の印加で十分駆動できるように低いしきい値電圧（１
〜２Ｖ）が要求されている。このため、Ｐボディ層３の
濃度は１０17ｃｍ-3程度の低濃度とする必要がある。一
方、Ｐボディ層３のパンチスルーを防止し、耐圧６０Ｖ
程度を実現する必要から、Ｐボディ層３の深さを２〜３
μｍ程度としている。
【０００４】次に、トレンチゲート構造を有するＭＯＳ
ＦＥＴ（ＵＭＯＳ）の従来の構成を図７に示す。１５は
Ｎ+ 基板、１６はＮ- エピタキシャル層、１７はＰボデ
ィ層１８はゲート酸化膜、１９はゲート酸化膜１８にて
囲まれたポリシリコンからなるトレンチゲート、２０は
Ｎ+ ソース層、２１はアルミニウムからなるソース電
極、２２は空乏層、２５はドレイン電極である。
【０００５】
【発明が解決しようとする課題】ところで、図３（ｂ）
に示すパワーＭＯＳのオン抵抗ｒds(on)（全体のオン抵
抗：）は、次の式で表される。
【０００６】 ｒds(on)＝ｒch＋ｒacc ＋ｒJFET＋ｒbulk＋ｒsub なお、図３（ｂ）に示すようにｒchはチャネル抵抗成
分、ｒacc はアキュミレーション抵抗成分、ｒJFETはＪ
ＦＥＴ抵抗成分、ｒriftはドリフト抵抗成分、ｒ sub は
基板抵抗成分である。
【０００７】このうち、オン抵抗ｒds(on)に占めるＪＦ
ＥＴ抵抗成分ｒJFETの割合は、比較的大きい（この抵抗
成分のうち、チャネル抵抗成分ｒchが最も大きい）。従
って、Ｐボディ層３が深くなると、ＪＦＥＴ抵抗成分ｒ
JFETが大きくなり、このため、オン抵抗が増大してしま
う問題がある。
【０００８】又、パワーＭＯＳには、図３（ｂ）に示す
ように、寄生抵抗ｒ１，ｒ２、寄生トランジスタＴｒ及
び寄生ダイオードＤｉが存在している。ソース・アルミ
ニウム電極９とドレイン電極１０との間に電圧を印加
し、Ｐボディ層３とＮ- エピタキシャル層２とにより形
成される寄生ダイオードＤｉの降伏電圧に達すると、降
伏電流が寄生ダイオードＤｉに流れる。この降伏は、Ｐ
ボディ層３とＮ- エピタキシャル層２との接合部分の境
界に拡がる空乏層１１において、曲率半径の小さい部
分、すなわち、Ｐボディ層３のコーナ部Ａで発生する。
【０００９】低濃度のＰボディ層３に形成される寄生抵
抗ｒ２は、比較的大きいため、降伏電流により、寄生ト
ランジスタＴｒのベース電流が上昇し、この結果、大量
の降伏電流が流れ、ベース電位が０．６Ｖを越えると、
寄生トランジスタＴｒが導通し、大電流が流れて、パワ
ーＭＯＳが破壊する問題がある。
【００１０】又、図７に示す従来のトレンチゲート構造
を有するＭＯＳＦＥＴ（ＵＭＯＳ）は、次のような問題
点があった。すなわち、後述の理由からトレンチゲート
１９がＰボディ層１７より深く形成されている。この結
果、トレンチゲート１９の下端部に電界集中が生じるた
め、耐圧が低下する。この問題を解消するために、トレ
ンチゲート１９の下端部のコーナの曲率半径を大きくす
る丸め行程が必要となる。しかし、トレンチは本来エッ
チングの異方性を利用して形成しているため、コーナの
曲率半径を大きくすることは難しい。
【００１１】又、Ｐボディ層１７は、低いしきい値電圧
を実現するために、低濃度である必要がある。従って、
高耐圧を実現するためには、Ｐボディ層１７のパンチス
ルーを防止する必要から、Ｐボディ層７を深くしなけれ
ばならなかった。この結果、低しきい値電圧と高耐圧性
を両立させるためにはトレンチゲート１９を深くする必
要があった。
【００１２】この発明の目的は上記従来技術の問題点を
解消するためになされたものであって、しきい値電圧の
低下と、オン抵抗の低下を両立させ、さらにパンチスル
ー耐圧の向上を図ることができるを提供することにあ
る。
【００１３】
【課題を解決するための手段】上記問題点を解決するた
めに請求項１の発明は、ドレインとなる第１導電型半導
体基体の表面に第２導電型領域と、ソースとなる第１導
電型領域を有し、基体表面上のゲート電極への電圧印加
によって基体と第１導電型領域に挟まれた第２導電型領
域表面でソース・ドレイン電流を制御するようにした電
界効果型半導体素子であって、前記第２導電型領域はゲ
ート電極直下に形成された低濃度層と、、該低濃度層に
接続して形成され、第１導電型領域から第１導電型半導
体基体方向へ延びる高濃度層とを含み、前記高濃度層を
前記低濃度層より深さ方向に幅厚に形成したことを特徴
とする電界効果型半導体素子をその要旨としている。
【００１４】請求項２の発明は、低濃度層の濃度ピーク
位置が、第１導電型領域より深い位置にあることを特徴
とする請求項１に記載の電界効果型半導体素子をその要
旨としている。
【００１５】請求項３の発明は、ドレインとなる第１導
電型半導体基体の表面に第２導電型領域と、ソースとな
る第１導電型領域を有し、前記基体表面上のトレンチゲ
ートへの電圧印加によって基体と前記第１導電型領域に
挟まれた前記第２導電型領域表面でソース・ドレイン電
流を制御するようにした電界効果型半導体素子であっ
て、前記第２導電型領域はトレンチゲート直近に形成さ
れた低濃度層と、該低濃度層に接続して形成され、第１
導電型領域から第１導電型半導体基体方向へ延びる高濃
度層とを含み、前記高濃度層を前記低濃度層より深さ方
向に幅厚に形成したことを特徴とする電界効果型半導体
素子をその要旨としている。
【００１６】
【作用】請求項１の発明によれば、低濃度層が幅狭くゲ
ート電極直下に形成されているため、しきい値電圧は低
く、さらに、オン抵抗も小さい（オン抵抗のうちのｒch
（チャネル抵抗）とｒJFETとが小さくなる。）。さら
に、高濃度層が深く形成されているため、ドレイン・ソ
ース間の逆バイアス時にも高濃度層からドレイン方向に
深く空乏層が形成されるため、空乏層の電界Ｅの強度が
全体に弱まり、すなわち、第１導電型領域側への低濃度
層内の空乏層が広がりにくく抑えられる。この結果、パ
ンチスルー防止耐圧は維持される。
【００１７】請求項２の発明によれば、電界効果型半導
体素子のしきい値を決定する低濃度層の表面濃度よりも
第１導電領域直下の低濃度層の濃度が濃くなる。このた
め、より浅い低濃度層で、パンチスルーが防止でき、オ
ン抵抗が低減される。又、寄生抵抗成分を小さくできる
ことから、ベース電位が上昇しにくくなって寄生トラン
ジスタが導通しにくくなり、かつ寄生トランジスタの電
流増幅率ｈFEを小さくできるため、破壊耐量が向上す
る。
【００１８】請求項３の発明によれば、トレンチが形成
される分だけｒJFETの抵抗が無くなり、オン抵抗の低下
ができる。又、第２導電型領域から第１導電型領域へ
は、電界強度が弱められ、かつ空乏層が拡がるのも抑え
られるため、従来と異なり空乏層が拡がってパンチスル
ーが生じるのを抑止するための深いトレンチゲートの製
造の必要がなくなり、製造しやすい浅いトレンチゲート
でも可能となる。又、電界強度も弱くなることから、ト
レンチゲート端部の丸め工程も不要となる。
【００１９】
【実施例】以下、請求項１の発明をＮチャネルタイプの
パワーＭＯＳＦＥＴに具体化した実施例を図１に従って
説明する。図１は、本実施例の模式的な１つのセルの断
面図である。なお、図３の従来例と同一構成又は相当す
る構成については同一符合を付して説明を省略する。
【００２０】このパワーＭＯＳＦＥＴは、複数個のセル
からなり、図１に示すように、各セルはドレインとなる
Ｎ+ 基板１、Ｎ- エピタキシャル層２、Ｐボディ層３、
Ｐ+ボディ層４、ソースとなるＮ+ ソース層５を有し、
Ｎ- エピタキシャル層２に設けたゲート・多結晶シリコ
ン電極７への印加電圧により、ソース・ドレイン電流を
制御するものである。この実施例では前記Ｎ- エピタキ
シャル層２が第１導電型半導体基体を構成する。Ｐボデ
ィ層３が第２導電型領域の低濃度層を構成し、Ｐ+ ボデ
ィ層４が第２導電型領域の高濃度層を構成する。又、Ｎ
+ ソース層５が第１導電領域を構成する。
【００２１】そして、Ｐボディ層３に対して、十分深い
Ｐ+ ボディ層４が形成されている。又、この実施例で
は、Ｎ+ ソース層５、Ｐボディ層３、Ｎ- エピタキシャ
ル層２に含まれる不純物濃度は図２に示すようになって
いる。そして、図２において、実線にて示すようにＰボ
ディ層３の不純物濃度ピークの位置ｘp ( Ｐ) は、Ｎ+
ソース層５の拡散深さｘj ( Ｎ+ ) よりも深い位置とさ
れている（ｘp ( Ｐ) ＞ｘj ( Ｎ+ ) ）。なお、図２は
図１のＹ−Ｙ線におけるこの実施例におけるパワーＭＯ
ＳＦＥＴの不純物濃度を示し、縦軸は不純物濃度、横軸
はＮ- エピタキシャル層２の最上面からの深さを表して
いる。そして、Ｃs はＰボディ層３の表面不純物濃度、
ＣP はＰボディ層３のピーク不純物濃度を示し、上記の
ことから、ＣP ＞Ｃs となっている。
【００２２】上記のように構成されたパワーＭＯＳＦＥ
Ｔは、Ｐ+ ボディ層４から拡がる空乏層１１が、隣接す
るセルからの空乏層１１とつながることにより、Ｐボデ
ィ層３の周辺及びゲート・シリコン電極７直下のＮ- エ
ピタキシャル層２をピンチオフする。
【００２３】この結果、Ｐボディ層３からＮ- エピタキ
シャル層２接合近傍の電界集中が緩和される。従って、
この実施例では、従来より浅いＰボディ層３に対してパ
ンチスルーを防止でき、さらに、オン抵抗のうちのｒch
とｒJFETの低減を図り、すなわち、オン抵抗の低減を図
ることができる。
【００２４】又、Ｐ+ ボディ層４及びＰボディ層３と、
Ｎ- エピタキシャル層２とにより形成されるＰＮ接合の
境界に拡がる空乏層１１の曲率半径は、Ｐ+ ボディ層４
の底部で、最も小さくなる。すなわち、降伏電流は低濃
度のＰボディ層３ではなく比較的高濃度のＰ+ ボディ層
４を通るため、従来と異なり、大きな降伏電流まで、寄
生トランジスタが導通せず、破壊耐量が向上する。
【００２５】さらに、Ｐ+ ボディ層４が深く形成されて
いるため、ドレイン・ソース間の逆バイアス時にもＰ+
ボディ層４からドレイン方向に深く空乏層１１が形成さ
れることから、空乏層１１の電界Ｅの強度が全体に弱ま
ることになる。すなわち、Ｎ + ソース層５側へのＰボデ
ィ（低濃度層）３内の空乏層が広がりにくく抑えられ
る。この結果、パンチスルーの防止ができる。
【００２６】次にトレンチゲートを有するＭＯＳＦＥＴ
（ＵＭＯＳ）に具体化した第２実施例を図４に従って説
明する。なお、前記図７の従来例と異なるところのみを
説明し、同従来例に相当する構成については同一符合を
付す。
【００２７】図４は本実施例の模式的な１つのセルの断
面図である。この実施例では、トレンチゲート１９を囲
むようにゲート酸化膜１８が形成され、ゲート酸化膜１
８の側部には低濃度層であるＰボディ層２３が形成され
ている。又、Ｐボディ層２３の側部には前記トレンチゲ
ート１９及びＰボディ層２３よりもドレイン方向へ十分
に深く形成されたＰ+ ボディ層２４ａ，２４ｂが設けら
れている。図７において、Ｎ- エピタキシャル層１６が
請求項３の発明の第１導電型半導体基体を構成し、Ｎ+
ソース層２０が第１導電型領域を構成し、Ｐボディ層２
３が第２導電領域の低濃度層を構成し、Ｐ+ ボディ層２
４ａ，２４ｂが第２導電領域の高濃度層を構成する。
【００２８】上記の構成により、Ｐ+ ボディ層２４ａ，
２４ｂから拡がる空乏層２２によって、Ｐボディ層２３
及びトレンチゲート１９直下のＮ- エピタキシャル層１
６をピンチオフするようになっている。従って、この構
成により、Ｐボディ・Ｎ- エピタキシャル層接合及びト
レンチゲート１９下端部（特にエッジ部）の最大電界強
度を下げ、すなわち、浅いＰボディ層２３でもパンチス
ルーを防止できる。従って、浅いトレンチゲート１９に
より高耐圧が実現できる。
【００２９】又、従来のトレンチゲート１９下端部エッ
ジでの高電界が緩和されるため、従来では必要であった
エッジの丸め工程を省略することができる。さらに、ド
レイン方向へ深く形成されたＰ+ ボディ層２４ａ，２４
ｂにより、寄生ＮＰＮトランジスタのベース抵抗が小さ
くなるため、従来構造に比較し、高温時でも寄生ＮＰＮ
が動作せず、破壊耐量を向上することができる。従来構
造では、パワーＭＯＳＦＥＴをインダクタンス負荷で使
用した場合、パワーＭＯＳＦＥＴをオフするときに、短
時間ではあるが、高電圧と大電流が同時にパワーＭＯＳ
ＦＥＴに加わる。そのため、急激に温度上昇して寄生Ｎ
ＰＮトランジスタが動作し、寄生ＮＰＮトランジスタが
熱暴走して破壊する。しかし、この実施例ではそのよう
なことは生じない。
【００３０】次に第３実施例を図５、図６、図８及び図
９に従って説明する。この実施例では、図５に示すよう
に第２導電型領域の高濃度層としての拡散層（Ｐ+ ボデ
ィ層）５３ａ，５３ｂをトレンチの周辺に形成すること
により、図４の第２実施例の１セルの寸法をＬとしたと
き、Ｌ／２となるように形成し、図４の第２実施例と同
等の性能をより小さな面積で実現している。
【００３１】この実施例におけるパワーＭＯＳＦＥＴの
製造工程を図８及び図９に従って以下に詳細に説明す
る。なお、図５は左右対象とされているため、説明の便
宜上、図８及び図９においては、図５における左半分の
みを示し、右半分は省略している。従って、図５におい
て、左半分に相当する構成については同一符合もしくは
同一符合にサフィクスを付している。
【００３２】図８（ａ）に示すように高濃度Ｎ+ 型シリ
コン基板４１上に第１導電型半導体基体としての低濃度
Ｎ型シリコン層４２をエピタキシャル成長させ、表面に
熱酸化法により酸化膜４３を形成する。その後、フォト
リソグラフィ法とエッチング法を用いて酸化膜４３を所
定の形状にパターニングする。
【００３３】図８（ｂ）に示すようにＲＩＥ（リアクテ
ィブ イオンエッチング）法により、酸化膜４３をエッ
チングマスクとしてトレンチ（凹溝）４４を形成し、熱
酸化法により酸化膜４５を形成する。次に、図８（ｃ）
に示すようにＣＶＤ（ケミカルベーパデポジション）法
により、リンＰを含んだ多結晶シリコン膜４６を堆積す
る。図８（ｄ）に示すように多結晶シリコン膜４６の表
面をＲＩＥ法によりエッチバックする。この多結晶シリ
コン膜４６がゲート電極（トレンチゲート）となる。次
に図８（ｅ）に示すように酸化膜４５の表面に露出した
部分をエッチングし、再び酸化する。この時、多結晶シ
リコン膜４６も酸化し、酸化膜４７を形成する。その
後、イオン注入法により、ヒ素Ａｓと、ホウ素Ｂを注入
して、熱処理により、拡散層４８，４９を形成する。こ
の拡散層４８が第１導電型領域としてのＮ+ ソース層と
なり、拡散層４９が第２導電型領域の低濃度層としての
Ｐボディ層となる。
【００３４】図８（ｆ）に示すように表面にＣＶＤ法に
より厚い酸化膜５０を堆積し、フォトリソグラフィ法と
エッチング法を用いて酸化膜５０を所定の形状にパター
ンニングする。続いて、図９（ａ）に示すようにＲＩＥ
法により酸化膜５０をエッチングマスクとしてトレンチ
（凹溝）５１を形成する。
【００３５】次に、ＣＶＤ法により、ホウ素Ｂを含んだ
多結晶シリコン膜５２ａ（５２ｂ）を堆積し、熱処理に
より多結晶シリコン膜５２内のホウ素Ｂを拡散させ、拡
散層５３ａ（５３ｂ）を形成する（図９（ｂ）参照）。
この拡散層５３ａ（５３ｂ）がＰ+ ボディ層となる。そ
の後、多結晶シリコン膜５２ａ（５２ｂ）をＲＩＥ法に
より酸化膜とシリコンの界面までエッチバックする。前
記多結晶シリコン膜５２ａ（５２ｂ）が充填層を構成し
ている。
【００３６】次にフォトリソグラフィ法とエッチング法
を用いて酸化膜５０，４７の開口部をより大きくする。
その後、アルミニウム等の金属をスパッタ法により、堆
積し、ソース電極５４を形成する。さらに、シリコン基
板４１の裏面に金属を蒸着し、ドレイン電極５５を形成
する。
【００３７】さて、図６（ａ）に示すように、第２実施
例の構造では５Ｌ×５Ｌの面積においてはゲートの総延
長は５Ｌ×１０＝５０Ｌとなる。それに対して、この実
施例では同じ５Ｌ×５Ｌの面積においては、ゲートの総
延長は５Ｌ×２０＝１００Ｌとなる。従って、この実施
例では、第２の実施例に比較して同一面積においては、
ゲートの総延長が２倍、すなわち、オン抵抗が半分とな
る。
【００３８】なお、上記の実施例ではセルサイズが第２
実施例の１／２の場合について説明したが、セルサイズ
の縮小率は、Ｐ+ ボディ層の深さによって一般的に異な
る。なお、Ｐ+ ボディ層用のトレンチ５１は、トレンチ
側面がＰ+ ボディ層（拡散層５３ａ，５３ｂ）内にある
ため、パワーＭＯＳの主電流通路からトレンチ側面がは
ずれることになる。すなわち、トレンチ側面のドライエ
ッチングダメージが残っていても、オン抵抗を高くする
ことはない。従って、Ｐ+ ボディ層用トレンチはゲート
用トレンチとは異なって、ダメージ除去工程が不要とな
るので、製作は容易となる。
【００３９】又、この実施例は第２実施例に比較して、
Ｐ+ ボディ層（拡散層５３ａ，５３ｂ）の下端部間の距
離が短いため、Ｐ+ ボディ層間の空乏層５６がつながり
易くなる。このため、この実施例では、第２実施例に比
較してより浅いＰ+ ボディ層（拡散層５３ａ，５３ｂ）
で同等のピンチオフ効果が期待できる。
【００４０】なお、この発明は下記のように具体化して
もよい。 （イ）前記第１実施例の構成中、Ｎ+ 基板１をＰ+ 基板
１とすれば、ＩＧＢＴにも適用可能である。
【００４１】（ロ）第１乃至第３実施例の構成中、Ｎ
層、Ｐ層をすべて反対に入れ換えても各実施例と同様の
効果を得ることができる。 （ハ）前記第３実施例では、トレンチ５１に充填層とし
て多結晶シリコン膜５２ａ．５２ｂを形成したが、充填
層としてトレンチ５１に対しチタンシリサイド等のシリ
サイド、タングステン等の金属を充填してもよい。
【００４２】（ハ）前記第２及び第３実施例の構成中、
Ｎ+ 基板１５、Ｎ+ 型基板４１をＰ + 基板、Ｐ+ 基板と
すれば、ＩＧＢＴにも適用可能である。この明細書中に
記載された事項から特許請求の範囲に記載された請求項
以外に把握される技術的思想についてその効果とともに
記載する。
【００４３】（１）請求項３において、高濃度層はトレ
ンチ５１の周辺に形成し、トレンチ５１に充填した充填
層から不純物が拡散されて形成されたものである電界効
果型半導体素子。この構成によれば、隣接する高濃度層
間の距離が短くなるため、高濃度層間の空乏層がつなが
り易く、トレンチ５１を形成しない場合に比較して、よ
り浅い高濃度層にてピンチオフ効果が期待できる。
【００４４】又、隣接する高濃度層間距離が短くなるた
め、高濃度層間の空乏層がつながり易い。従って、トレ
ンチを形成しないものに比較してより浅い高濃度層にて
ピンンチオフ効果が期待できる。
【００４５】又、本構造（図５）の形成には、高温長時
間の熱処理を必要としないため、微細ＣＭＯＳと同一基
板上に混載することが容易にできるようになる。
【００４６】
【発明の効果】以上詳述したように、請求項１の発明に
よれば、低濃度層が幅狭くゲート電極直下に形成されて
いるため、しきい値電圧は低く、さらに、オン抵抗も小
さくすることができる。さらに、高濃度層が深く形成さ
れているため、ドレイン・ソース間の逆バイアス時にも
高濃度層からドレイン方向に深く空乏層が形成されるた
め、空乏層の電界Ｅの強度が全体に弱まり、すなわち、
低濃度層から第１導電型領域への空乏層も広がりにくく
抑えられる。この結果、パンチスルー防止耐圧を維持す
ることができる。
【００４７】請求項２の発明によれば、電界効果型半導
体素子のしきい値を決定する低濃度層の表面濃度よりも
第１導電領域直下の低濃度層の濃度が濃くなる。このた
め、より浅い低濃度層で、パンチスルーが防止でき、オ
ン抵抗が低減される。又、寄生抵抗成分を小さくできる
ことから、ベース電位が上昇しにくくなって寄生トラン
ジスタが導通しにくくなり、かつ寄生トランジスタの電
流増幅率ｈFEを小さくできるため、破壊耐量が向上す
る。
【００４８】請求項３の発明によれば、オン抵抗の低下
ができ、第２導電型領域から第１導電型領域へは、電界
強度が弱められ、かつ空乏層が拡がるのも抑えられるた
め、従来と異なり空乏層が拡がってパンチスルーが生じ
るのを抑止するための深いトレンチゲートの製造の必要
がなくなり、製造しやすい浅いトレンチゲートでも可能
となる。又、電界強度も弱くなることから、トレンチゲ
ート端部の丸め工程も不要となる。
【図面の簡単な説明】
【図１】 第１実施例の１つのセルの模式的な断面図。
【図２】 図１のＹ−Ｙ線で切断したときの、表面から
の深さにおける不純物濃度を示すグラフ。
【図３】 従来のＭＯＳＦＥＴを示し、（ａ）は平断面
面図、（ｂ）は断面図。
【図４】 第２実施例の１つのセルの模式的な断面図。
【図５】 第３実施例の１つのセルの模式的な断面図。
【図６】 （ａ）は第２実施例のＭＯＳＦＥＴの平面
図、（ｂ）は第３実施例のＭＯＳＦＥＴの平面図。
【図７】 従来のＭＯＳＦＥＴの断面図。
【図８】 （ａ）〜（ｆ）は第３実施例の製造工程を示
す説明図。
【図９】 （ａ）〜（ｃ）は同じく第３実施例の製造工
程を示す説明図。
【符号の説明】
１はＮ+ 基板、２はＮ- エピタキシャル層（第１導電型
半導体基体）、３はＰボディ層（第２導電領域の低濃度
層）、４はＰ+ ボディ層（第２導電領域の高濃度層）、
５はＮ+ ソース層、６はゲート酸化膜、７はゲート・シ
リコン電極、８は層間絶縁膜、９はソース・アルミニウ
ム電極、１０はドレイン電極、１１は空乏層、１５はＮ
+ ドレイン層、１６はＮドレイン層（第１導電型半導体
基体）、１７はＰボディ層、１８は酸化絶縁膜、１９は
トレンチゲート、２０はＮ+ ソース層、２１はソース電
極、２２は空乏層、２３はＰボディ層（第２導電領域の
低濃度層）、２４ａ，２４ｂはＰ+ ボディ層（第２導電
領域の高濃度層）、４１はＮ+ 型リコン基板、４２は低
濃度Ｎ型シリコン層（第１導電型半導体基体）、４３は
酸化膜、４４はトレンチ、４６は多結晶シリコン膜（ゲ
ート電極）、４８は拡散層（Ｎ+ ソース層）、４９は拡
散層（Ｐボディ層：第２導電領域の低濃度層）、５３
ａ，５３ｂは拡散層（Ｐ+ ボディ層：第２導電領域の高
濃度層）、５６は空乏層。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ドレインとなる第１導電型半導体基体
    （２）の表面に第２導電型領域（３，４）と、ソースと
    なる第１導電型領域（５）を有し、前記基体（２）表面
    上のゲート電極（７）への電圧印加によって基体（２）
    と前記第１導電型領域（５）に挟まれた前記第２導電型
    領域表面（３，４）でソース・ドレイン電流を制御する
    ようにした電界効果型半導体素子であって、 前記第２導電型領域はゲート電極（７）直下に形成され
    た低濃度層（３）と、、 該低濃度層（３）に接続して形成され、第１導電型領域
    （５）から第１導電型半導体基体（２）方向へ延びる高
    濃度層（４）とを含み、 前記高濃度層（４）を前記低濃度層（３）より深さ方向
    に幅厚に形成したことを特徴とする電界効果型半導体素
    子。
  2. 【請求項２】 低濃度層（３）の濃度ピーク位置が、第
    １導電型領域（２）より深い位置にあることを特徴とす
    る請求項１に記載のパワーＭＯＳＦＥＴ。
  3. 【請求項３】 ドレインとなる第１導電型半導体基体
    （１６，４２）の表面に第２導電型領域（２３，２４
    ａ，２４ｂ，４９，５３ａ，５３ｂ）と、ソースとなる
    第１導電型領域（２０，４８）を有し、前記基体（１
    ６，４２）表面上のトレンチゲート（１９，４６）への
    電圧印加によって基体（１６，４２）と前記第１導電型
    領域（２０，４８）に挟まれた前記第２導電型領域表面
    （２３，２４ａ，２４ｂ，４９，５３ａ，５３ｂ）でソ
    ース・ドレイン電流を制御するようにした電界効果型半
    導体素子であって、 前記第２導電型領域はトレンチゲート（１９，４６）直
    近に形成された低濃度層（２３，４９）と、 該低濃度層（２３，４９）に接続して形成され、該低濃
    度層より第１導電型領域（２０，４８）から第１導電型
    半導体基体（１６，４２）方向へ延びる高濃度層（２４
    ａ，２４ｂ，５３ａ，５３ｂ）とを含み、 該高濃度層（２４ａ，２４ｂ，５３ａ，５３ｂ）を前記
    トレンチゲート（１９，４６）より深さ方向に幅厚に形
    成したことを特徴とする電界効果型半導体素子。
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