JP3853595B2 - フィールド形成領域を有する半導体構成素子 - Google Patents
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Description
本発明は、5×1013電荷キャリアcm- 3を上回るドーピング濃度のを示す第1の導電型の半導体部を備え、かつ相互に反対側の2つの表面上にそれぞれ少なくとも1つの電極が配置されており、その際、前記電極の少なくとも1つは第1の導電型とは反対の第2の導電型の半導体ゾーン(4)と接続する半導体構成素子に関する。本発明は特にこのような半導体構成素子のための縁部構造体に関する。
【0002】
シリコン出力素子の最小の基底ドーピングは約8×1012電荷キャリアcm- 3であることは公知である。このような基底ドーピングの場合、pn接合を有する半導体部の容量阻止電圧は室温で10kVのオーダーにある。
【0003】
単結晶シリコンの場合、熱的に発生された電子・正孔対の固有導電性密度(eigenleitende Dichte)もしくは固有密度(intrinsische Dichte)は300゜Kで、つまり室温で約1.38×1010電荷キャリアcm- 3である。1010電荷キャリアcm- 3のオーダーのこのような濃度は、ほぼ3桁ほど高い8×1012電荷キャリアcm- 3の基底ドーピングに比べて通常無視できる。
【0004】
しかしながら、固有密度は温度と共に指数的に上昇し、低いドーピングの場合では固有密度が基底ドーピングを達成できることも考慮しなければならない。このように、150℃で(この場合「固有温度(intrinsische Temperatur)」)既に達成される固有密度は、例えば約1×1013電荷キャリアcm- 3の基底ドーピングに相当する。換言すると、半導体構成素子の温度が固有領域にある場合、逆方向電流は熱的に発生された電子・正孔対のために劇的に上昇する。9
この物理的基準値が、20kVまで及びそれを上回る電圧が生じる強電流工学における半導体構成素子の使用能自体を制限している。しかしながらこのような高電圧をコントロールするために、複数の半導体構成素子の直列回路が使用される。さらに、例えばシリコン中で1×1013cm- 3電荷キャリアを下回る低い基底ドーピングを有する半導体構成素子の場合、固有密度が上昇することによる高い逆方向電流を回避するために、最大運転温度は約100℃を上回らないことが留意される。
【0005】
EP−B1−0344514からは半導体部を有するターンオフ可能なサイリスタは公知であり、このサイリスタは隣接するp型ベース層を備え、カソード側電極と接続したn型エミッタ層及び隣接するn型ベース層を備え、アノード側電極と接続したp型エミッタ層を有し、その際、前記のベース層はサイリスタの遮断状態で遮断されたpn接合により相互に隔てられている。ベース層の一方はゲート電極を備えており、このゲート電極にサイリスタの遮断を引き起こす消弧電圧インパルスが供給可能である。ゲート電極が接続していないベース層中には、外部電位と接続されていない、pn接合に対してほぼ平行に延びる、前記ベース層に対して反対にドープされた、半導体部の厚さと比べて薄い半導体層が挿入されており、pn接合のこの間隔は、サイリスタの遮断時にこのpn接合で構築され空間電荷ゾーンの最大フィールド強度が、遮断時に空乏化すべき電荷キャリアに関してなだれ降伏が生じる限界値を下回る値に制限される程度に短く選択されている。ベース層中に挿入され、このベース層に対して反対にドープされた半導体層は、貫通する凹設部を備えており、そのラテラル方向での寸法はそれぞれの隣接する、サイリスタの遮断時に構築する空間電荷ゾーンの厚さに比べて薄い。この凹設部はこの場合、この半導体層の格子状構造体が生じるように配置される。この凹設部によりサイリスタの点弧挙動が改善される。
【0006】
本発明の課題は、高い固有温度の点で優れておりかつ印加電圧が高い場合でも大きな逆方向電流を遮断できる半導体構成素子を提供することである。
【0007】
前記課題は冒頭に記載された種類の半導体構成素子において本発明により、半導体部中に第2の導電型のゾーンに対して間隔を置いて第2の導電型のゾーンがウェル状に取り囲みかつそれぞれ少なくとも1箇所で半導体部の通路により中断された第2の導電型の領域が設けられており、かつ第2の導電型の前記の領域は、第2の導電型のゾーンと半導体部との間に形成されたpn接合の遮断時に電荷キャリアについて完全には空乏化されていない程度に前記の領域は高くドープされることにより解決される。
【0008】
本発明は第1の導電型の半導体部を備えた半導体構成素子でもある。第1の導電型のこの半導体部中に第2の導電型の領域は、任意の数の第1の導電型のゾーンが半導体部中に存在するように埋め込まれており、前記のゾーンは5×1013電荷キャリアcm- 3より大きい基底ドーピングを有する。第1の導電型のこのゾーンは第2の導電型の領域を貫通する通路を介して相互に接続されている。第2の導電型の領域中のドーピング濃度は、この領域が半導が体構成素子の遮断時に電荷キャリアに関して完全には空乏化されない程度に規定される。
【0009】
第2の導電型の領域は有利に間隔を開けてウェル状に第2の導電型のゾーンを囲むように配置され、第1の導電型の通路により中断されている。第1の導電型のゾーン中には遮断時に台形の拡がりを有する電場が発生し、その際、このような「台形フィールド強度(Feldstaerketrapez)」の長さは第1の導電型のそれぞれのゾーンの長さにより、つまり第2の導電型の隣接する2つの領域間の間隔によって規定される。第1の導電型のゾーンを相互に接続している第1の導電型の通路により中断されている第2の導電型の領域の数を高めることにより、任意の数の「台形フィールド強度」を相互に並べることができ、阻止電圧は相応して増大する。
【0010】
半導体部中の、つまり第1の導電型のゾーン中の比較的高い基底ドーピングにより、固有温度は、それぞれ同等な遮断電圧を印加する場合、均一にドープされた半導体部よりも著しく高まる。それにより運転温度に関する前記した制限は最大100℃下方に明らかに緩和される。
【0011】
本発明による半導体構成素子の場合、半導体部は「台形フィールド強度」の直列接続により、半導体部の基底ドーピングひいては固有温度をもさらに減少させることなく実際に任意の阻止電圧を達成することができるように構成される。「台形フィールド強度」のこの直列接続は、空間電荷ゾーンのための電圧の深さとして作用するフィールド環系を有する縁部構造体の場合と比較可能である。
【0012】
第2の導電型の領域は有利に、半導体部の容量中で臨界フィールド強度を上回る電場のピーク値を回避するために、個々の台形フィールド強度の空間電荷ゾーンが半導体部の表面にもしくは第2の導電型のウェル状に配置された領域の次の「層」にまで達するように設計されている。
【0013】
第2の導電型の領域の間を通る第1の導電型の通路は、前記したように、第2の導電型の領域により作り出された第1の導電型のゾーンと接続し、その結果、駆動電流は通路を通して流れることができる。この通路はその内部で電場のピークが生じないように設計されるのが好ましい。
【0014】
半導体構成素子の縁部領域の電荷キャリアを遮蔽するために半導体部中へはなお例えば二酸化ケイ素層からなる絶縁ゾーンを組み込むことができる。
【0015】
本発明は有利にダイオード、サイリスタ、トランジスタ、IGBT及びその他の公知の半導体−出力構成素子に適用可能である。
【0016】
次に、図面を用いて本発明をさらに詳説する。
【0017】
図面中には相互に対応する部材はそれぞれ同じ符号を備えている。同様に図面中では見やすくするために全ての断面部材は実際にハッチングして示されている。
【0018】
さらに、図示された実施例においてもちろんそれぞれの導電型は逆であってもよい。
【0019】
図1はn+導電型半導体基板2及びn-導電型半導体層3からなる半導体部1を示し、これは5×1013電荷キャリアcm- 3又はそれ以上の基底ドーピングを有する。
【0020】
カソードKは半導体基板2と接続しており、アノードAはp+導電型ゾーンと接続している。
【0021】
フィールドプレート5は、詳細に示されていない例えば二酸化ケイ素からなる絶縁層上又は絶縁層中の半導体部1の上側に配置されている。さらに、n+導電型保護リング6が半導体部1のフィールドプレート5に向う表面中に埋め込まれている。この保護リング6はフィールドプレート5と同様にダイオードの縁部領域での破壊強度を高めるために用いられる。
【0022】
本発明の場合、p導電型領域7が配置され、この領域はゾーン4を間隔を置いてウェル状に取り囲み、かつゾーン4の下方のドリフト領域において通路8により中断されており、この通路によりアノードAとカソードKとの間の駆動電流が流れることができる。
【0023】
領域7は、遮断時に電荷キャリアに関してアノードAとカソードKとの間に阻止電圧を印加する場合に電荷キャリアにより完全には空乏化されない程度に高くドープされている。
【0024】
図2は本発明のもう一つの実施例を示し、この実施例は、領域7が縁部領域においても多数の通路8により中断されていることにより図1の実施例とは異なっている。同様に通路8の一つで点線9により「台形フィールド強度」が示されている。この台形フィールド強度の長さは領域7の間の半導体部1の長さにより、つまり第1の導電型の通路8の幅により決定される。つまり台形フィールド強度の長さは第2の導電型の隣接する2つの領域の間の間隔に依存する。第2の導電型の領域7の数を相応して高めることにより、実際に任意の数の台形フィールド強度を相互に並べることができ、このことは阻止電圧を相応して高めることになる。
【0025】
図3は本発明のもう一つの実施例を示し、この場合、図1の実施例と同じように、縁部領域でp導電型領域8が連続しているため、通路8は単にダイオードのドリフト範囲内に存在しているだけである。それ以外にここではなお例えば二酸化ケイ素からなる絶縁ゾーン10が設けられており、この絶縁ゾーン10はゾーン4の下側の領域をリング状に取り囲み、電荷キャリアを縁部領域から遮蔽する。それに応じてフィールドプレート5はこの実施例の場合配置されていない。
【0026】
図4はエミッタ電極E、ゲート電極G及びコレクタ電極Cを備えたMOS電界効果トランジスタを示す。コレクタ電極Cはp+導電型ゾーン11と接続しており、エミッタ電極Eはp導電型ゾーン12及びn導電型ゾーン13と接続しており、ゲート電極Gはゾーン12により形成された通路領域の上方にあり、通常は例えば二酸化ケイ素からなる絶縁層により半導体部から隔てられている。この実施例の場合、図2と同様にp導電型領域7は間隔を置いてウェル状にゾーン12及び13を取り囲み、半導体部2の通路8により隔てられている。さらに、このMOS電界効果トランジスタの縁部領域ではなおフィールドプレート5が破壊強度を高めるために設けられている。
【0027】
図5は、図4のMOS電界効果トランジスタに一致するがフィールドプレートを有していないMOS電界効果トランジスタを備えた本発明のもう一つの実施例を示す。
【0028】
フィールドプレート5は図1及び2に示したように、p導電型領域5と接続することができる。これは図4に示されているようにフロート状であってもよい。
【0029】
図6は本発明のもう一つの実施例を示し、この場合、半導体部は半導体層3の代わりに複数の多様にドープされたエピタキシャル層16、17及び18からなり、これらの層の間にそれぞれ領域7が例えばイオン注入により導入されている。この関連で、図1〜5の前記の実施例においてここの領域5はここの、同じにドープされた層の相応する析出及びイオン注入工程により作成することができることが解る。さらに、図6の実施例において、ソース−メタライジング層19、二酸化ケイ素からなる絶縁層20、例えばドーピングされた多結晶シリコンからなるゲート電極21及びp導電型ゾーン22が示されている。このp導電型ゾーン22の代わりに、弱いインジェクタ、例えばショットキー遮断層が設けられていてもよい。このゾーン22は基板2と同様に層厚を有していてもよく又はそれよりも厚くてもよい。
【図面の簡単な説明】
【図1】 構造化された半導体部を備えかつ縁部領域で連続する第2の導電型の領域を備えたダイオードの断面図
【図2】 構造化された半導体部を備えかつ縁部領域で中断された第2の導電型の領域を備えたダイオードの断面図
【図3】 構造化された半導体部を備えかつ縁部領域で連続する第2の導電型の領域並びに縁部領域の電荷キャリアを遮蔽するために組み込まれた絶縁ゾーンを備えたダイオードの断面図
【図4】 構造化された半導体部を備えかつ縁部領域で中断された第2の導電型の領域を備えたMOS電界効果トランジスタの断面図
【図5】 構造化された半導体部を備えかつ縁部領域で中断された第2の導電型の領域を備え、その際、図4のMOS電界効果トランジスタとは反対にフィールドプレートを備えていないMOS電界効果トランジスタの断面図
【図6】 インジェクタを有するMOS電界効果トランジスタの断面図
【符号の説明】
1 半導体部、 4 ゾーン、 7 領域、 8 通路、 10 絶縁ゾーン
Claims (7)
- 5×1013電荷キャリアcm−3を上回るドーピング濃度を示す第1の導電型の半導体部(1)を備え、かつ2つの相互に反対側の面にそれぞれ少なくとも1つの電極(E、C)が設けられており、その際、電極(E)の少なくとも1つは、第1の導電型とは反対の第2の導電型の半導体ゾーン(12)と接続している半導体構成素子において、半導体部(1)中に第2の導電型のゾーン(4)に対して間隔を置いて第2の導電型のゾーン(4)をウェル状に取り囲みかつそれぞれ少なくとも1箇所で第1の導電型の通路(8)により中断された第2の導電型の領域(7)が配置されており、かつ第2の導電型の領域(7)は、第2の導電型のゾーン(4)と半導体部(1)との間に形成されるpn接合の遮断時に電荷キャリアに関して完全には空乏化されない程度に高くドープされている半導体構成素子。
- 阻止電圧を高めるために第2の導電型の領域(7)は複数の箇所で第1の導電型の通路(8)により中断されている、請求項1記載の半導体構成素子。
- 通路(8)は半導体部(1)のドリフト領域内に配置されている、請求項1又は2項記載の半導体構成素子。
- 通路(8)は半導体部(1)の縁部領域に配置されている、請求項1から3までのいずれか1項記載の半導体構成素子。
- 絶縁ゾーン(10)が縁部ゾーンからの電荷キャリアの遮蔽のために配置されている、請求項1から4までのいずれか1項記載の半導体構成素子。
- 少なくとも一方の表面内に弱いインジェクタ(22)が配置されている、請求項1から5までのいずれか1項記載の半導体構成素子。
- 弱いインジェクタ(22)がショットキー遮断層である、請求項6記載の半導体構成素子。
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