CN106531796B - 半导体装置 - Google Patents

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Abstract

本发明的实施方式的半导体装置具备具有第1面及第2面的SiC层、设置在SiC层内的第1导电型的第1SiC区域、第2导电型的第1及第2柱区域、设置在第1及第2柱区域与第1面之间的第2导电型的第3及第4柱区域、设置在第3柱区域与第4柱区域之间的栅极电极、第2导电型的第1及第2主体区域、栅极绝缘膜、设置在第3及第4柱区域与栅极电极之间的第5及第6柱区域以及第1导电型的第1及第2源极区域。

Description

半导体装置
相关申请
本申请享有以日本专利申请2015-180504号(申请日：2015年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
作为新一代半导体装置用的材料，期待SiC(碳化硅)。SiC具有与Si(硅)相比带隙为3倍、破坏电场强度为约10倍、热导率为约3倍的优异物性。如果活用该特性，可实现低损耗且能进行高温动作的半导体装置。
作为使用SiC的MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)的降低接通电阻的结构，有在沟槽内设置栅极电极的沟槽栅极型的MOSFET。在沟槽栅极型的MOSFET中，有因电场集中在沟槽底部而导致栅极绝缘膜被破坏的顾虑。
发明内容
本发明的实施方式提供一种能够抑制栅极绝缘膜的破坏的半导体装置。
实施方式的半导体装置具备：SiC层，具有第1面及第2面；第1导电型的第1SiC区域，设置在所述SiC层内；第2导电型的第1柱区域，设置在所述第1SiC区域内；第2导电型的第2柱区域，设置在所述第1SiC区域内；第2导电型的第3柱区域，设置在所述第1柱区域与所述第1面之间，且第2导电型的杂质浓度比所述第1柱区域高；第2导电型的第4柱区域，设置在所述第2柱区域与所述第1面之间，且第2导电型的杂质浓度比所述第2柱区域高；栅极电极，至少一部分设置在所述第3柱区域与所述第4柱区域之间；第2导电型的第1主体区域，设置在所述第1SiC区域与所述第1面之间，且第2导电型的杂质浓度比所述第3柱区域低；第2导电型的第2主体区域，设置在所述第1SiC区域与所述第1面之间，且第2导电型的杂质浓度比所述第4柱区域低；栅极绝缘膜，设置在所述第1主体区域与所述栅极电极之间以及所述第2主体区域与所述栅极电极之间，且以所述第1面为基准的所述第2面侧的端部的深度浅于以所述第1面为基准的所述第3柱区域及所述第4柱区域的深度；第2导电型的第5柱区域，与所述第3柱区域接触地设置在所述第3柱区域与所述栅极电极之间，并在与所述栅极电极之间夹着所述第1SiC区域，且第2导电型的杂质浓度比所述第3柱区域低；第2导电型的第6柱区域，与所述第4柱区域接触地设置在所述第4柱区域与所述栅极电极之间，并在与所述栅极电极之间夹着所述第1SiC区域，且第2导电型的杂质浓度比所述第4柱区域低；第1导电型的第1源极区域，设置在所述第1主体区域与所述第1面之间；以及第1导电型的第2源极区域，设置在所述第2主体区域与所述第1面之间。
附图说明
图1是第1实施方式的半导体装置的示意剖视图。
图2是第1实施方式的半导体装置的作用及效果的说明图。
图3是第2实施方式的半导体装置的示意剖视图。
具体实施方式
以下，一边参照附图，一边对本发明的实施方式进行说明。另外，在以下的说明中，对于相同或类似的部件等标注相同的符号，对于已经说明过一次的部件等适当省略其说明。
而且，在以下的说明中，n+、n、n-及p+、p、p-的记述表示各导电型中的杂质浓度的相对高低。也就是表示：n+相比于n，n型的杂质浓度相对较高，n-相比于n，n型的杂质浓度相对较低。而且，表示：p+相比于p，p型的杂质浓度相对较高，p-相比于p，p型的杂质浓度相对较低。另外，有时也将n+型、n-型简略记作n型，将p+型、p-型简略记作p型。
而且，在本说明书中，所谓“柱区域”是指，设置在SiC层内的一部分SiC区域。“柱区域”是例如为柱状或板状且在SiC层的膜厚方向上较长的SiC区域。
(第1实施方式)
本实施方式的半导体装置具备：SiC层，具有第1面及第2面；第1导电型的第1SiC区域，设置在SiC层内；第2导电型的第1柱区域，设置在第1SiC区域内；第2导电型的第2低浓度柱区域，设置在第1SiC区域内；第2导电型的第1高浓度柱区域，设置在第1柱区域与第1面之间，且第2导电型的杂质浓度比第1柱区域高；第2导电型的第2高浓度柱区域，设置在第2低浓度柱区域与第1面之间，且第2导电型的杂质浓度比第2低浓度柱区域高；栅极电极，至少一部分设置在第1高浓度柱区域与第2高浓度柱区域之间；第2导电型的第1主体区域，设置在第1SiC区域与第1面之间，且第2导电型的杂质浓度比第1高浓度柱区域低；第2导电型的第2主体区域，设置在第1SiC区域与第1面之间，且第2导电型的杂质浓度比第2高浓度柱区域低；栅极绝缘膜，设置在第1主体区域与栅极电极之间以及第2主体区域与栅极电极之间，且以第1面为基准的第2面侧的端部的深度浅于以第1面为基准的第1高浓度柱区域及第2高浓度柱区域的深度；第2导电型的第1边柱区域，与第1高浓度柱区域接触地设置在第1高浓度柱区域与栅极电极之间，并在与栅极电极之间夹着第1SiC区域，且第2导电型的杂质浓度比第1高浓度柱区域低；第2导电型的第2边柱区域，与第2高浓度柱区域接触地设置在第2高浓度柱区域与栅极电极之间，并在与栅极电极之间夹着第1SiC区域，且第2导电型的杂质浓度比第2高浓度柱区域低；第1导电型的第1源极区域，设置在第1主体区域与第1面之间；以及第1导电型的第2源极区域，设置在第2主体区域与第1面之间。
图1是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是使用SiC(碳化硅)的沟槽栅极型的立式MOSFET100。以下，以第1导电型是n型、且第2导电型是p型的情况为例进行说明。
MOSFET100具备SiC层10、源极电极12、漏极电极14、栅极绝缘膜16、栅极电极18、层间绝缘膜20及沟槽40。在SiC层10内，具备n+型的漏极区域(第3SiC区域)22、n-型的第1漂移区域(第2SiC区域)24、n-型的第2漂移区域(第1SiC区域)26、p-型的第1低浓度柱区域(第1柱区域)28a、p-型的第2低浓度柱区域(第2柱区域)28b、p+型的第1高浓度柱区域(第3柱区域)30a、p+型的第2高浓度柱区域(第4柱区域)30b、p型的第1主体区域32a、p型的第2主体区域32b、n+型的第1源极区域34a、n+型的第2源极区域34b、p+型的第1接触区域36a、p+型的第2接触区域36b、p-型的第1边柱区域(第5柱区域)60a以及p-型的第2边柱区域(第6柱区域)60b。
SiC层10是单晶的SiC。SiC层10例如为4H-SiC。
SiC层10具备第1面及第2面。以下，也将第1面称为正面，将第2面称为背面。另外，以下，所谓“深度”是指以第1面为基准的深度。
第1面例如为相对于(0001)面倾斜0度以上8度以下的面。而且，第2面例如为相对于(000-1)面倾斜0度以上8度以下的面。(0001)面被称为硅面。(000-1)面被称为碳面。
n+型的漏极区域22设置在SiC层10的背面。漏极区域22例如含有氮(N)作为n型杂质。漏极区域22的n型杂质的杂质浓度例如为1×1018cm-3以上1×1021cm-3以下。
n-型的第1漂移区域24设置在漏极区域22上。第1漂移区域24设置在第2漂移区域26与SiC层10的背面之间。
第1漂移区域24例如含有氮(N)作为n型杂质。第1漂移区域24的n型杂质的杂质浓度低于第2漂移区域26的n型杂质的杂质浓度。第1漂移区域24的n型杂质的杂质浓度例如为4×1014cm-3以上6×1016cm-3以下。第1漂移区域24的厚度例如为0.1μm以上150μm以下。
n-型的第2漂移区域26设置在第1漂移区域24上。
第2漂移区域26例如含有氮(N)作为n型杂质。第2漂移区域26的n型杂质的杂质浓度例如为5×1016cm-3以上5×1017cm-3以下。第2漂移区域26的厚度例如为3μm以上10μm以下。
p-型的第1低浓度柱区域28a设置在第2漂移区域26内。第1低浓度柱区域28a例如含有铝(Al)作为p型杂质。第1低浓度柱区域28a的p型杂质的杂质浓度例如为1×1016cm-3以上1×1018cm-3以下。
第1低浓度柱区域28a的深度例如为2μm以上10μm以下。第1低浓度柱区域28a的宽度(图1中的“w”)例如为0.5μm以上2.5μm以下。
p-型的第2低浓度柱区域28b设置在第2漂移区域26内。第2低浓度柱区域28b例如含有铝(Al)作为p型杂质。第2低浓度柱区域28b的p型杂质的杂质浓度例如为1×1016cm-3以上1×1018cm-3以下。
第2低浓度柱区域28b的深度例如为2μm以上10μm以下。第2低浓度柱区域28b的宽度例如为0.5μm以上2.5μm以下。
第1低浓度柱区域28a与第2低浓度柱区域28b具备在制造偏差的范围内为相同的形状及杂质浓度。第1低浓度柱区域28a与第2低浓度柱区域28b之间的距离(图1中的“d1”)例如为0.5μm以上3.0μm以下。
在将第1低浓度柱区域28a的p型杂质的杂质浓度与n型杂质的杂质浓度的差设为N1、第1低浓度柱区域28a的宽度设为w、第1低浓度柱区域28a与第2低浓度柱区域28b之间的第2漂移区域26的n型杂质的杂质浓度与p型杂质的杂质浓度的差设为N2、第1低浓度柱区域28a与第2低浓度柱区域28b之间的距离设为d1的情况下，N1w/N2d1例如为0.8以上1.5以下。
第1低浓度柱区域28a及第2漂移区域26的p型杂质及n型杂质的杂质浓度例如为平均浓度。平均浓度是通过在多个点对杂质浓度进行测定并计算平均值而求出。
p+型的第1高浓度柱区域30a设置在第1低浓度柱区域28a与SiC层10的表面之间。第1高浓度柱区域30a与第1低浓度柱区域28a接触地设置。
第1高浓度柱区域30a例如含有铝(Al)作为p型杂质。第1高浓度柱区域30a的p型杂质的杂质浓度高于第1低浓度柱区域28a的p型杂质的杂质浓度。第1高浓度柱区域30a的p型杂质的杂质浓度例如为1×1018cm-3以上5×1020cm-3以下。
第1高浓度柱区域30a的深度深于沟槽40的深度。第1高浓度柱区域30a的深度例如为1μm以上3μm以下。第1高浓度柱区域30a的宽度例如为0.5μm以上1.5μm以下。
p+型的第2高浓度柱区域30b设置在第2低浓度柱区域28b与SiC层10的表面之间。第2高浓度柱区域30b与第2低浓度柱区域28b接触地设置。
第2高浓度柱区域30b例如含有铝(Al)作为p型杂质。第2高浓度柱区域30b的p型杂质的杂质浓度高于第2低浓度柱区域28b的p型杂质的杂质浓度。第2高浓度柱区域30b的p型杂质的杂质浓度例如为1×1018cm-3以上5×1020cm-3以下。
第2高浓度柱区域30b的深度深于沟槽40的深度。第2高浓度柱区域30b的深度例如为1μm以上3μm以下。第2高浓度柱区域30b的宽度例如为0.5μm以上1.5μm以下。
第1高浓度柱区域30a与第2高浓度柱区域30b具备在制造偏差的范围内为相同的形状及杂质浓度。
p-型的第1边柱区域60a与第1高浓度柱区域30a接触地设置在第1高浓度柱区域30a与栅极电极18之间。第1边柱区域60a设置在第1高浓度柱区域30a与第2漂移区域26之间。第1边柱区域60a与第1高浓度柱区域30a接触。在第1边柱区域60a与栅极电极18之间夹着第2漂移区域26。
第1边柱区域60a例如含有铝(Al)作为p型杂质。第1边柱区域60a的p型杂质的杂质浓度低于第1高浓度柱区域30a的p型杂质的杂质浓度。第1边柱区域60a的p型杂质的杂质浓度例如为1×1016cm-3以上1×1018cm-3以下。
第1边柱区域60a的深度深于栅极绝缘膜16的第2面型的端部的深度。第1边柱区域60a的深度深于沟槽40的深度。第1边柱区域60a的深度例如为1μm以上3μm以下。第1边柱区域60a的宽度例如为0.1μm以上0.5μm以下。
第1边柱区域60a的深度既可深于第1高浓度柱区域30a的深度，也可浅于第1高浓度柱区域30a的深度。从抑制因电场集中在沟槽底部而导致破坏栅极绝缘膜的观点来讲，理想的是第1边柱区域60a的深度深于第1高浓度柱区域30a的深度。
p-型的第2边柱区域60b与第2高浓度柱区域30b接触地设置在第2高浓度柱区域30b与栅极电极18之间。第2边柱区域60b设置在第2高浓度柱区域30b与第2漂移区域26之间。第2边柱区域60b与第2高浓度柱区域30b接触。在第2边柱区域60b与栅极电极18之间夹着第2漂移区域26。
第2边柱区域60b例如含有铝(Al)作为p型杂质。第2边柱区域60b的p型杂质的杂质浓度低于第2高浓度柱区域30b的p型杂质的杂质浓度。第2边柱区域60b的p型杂质的杂质浓度例如为1×1016cm-3以上1×1018cm-3以下。
第2边柱区域60b的深度深于栅极绝缘膜16的第2面型的端部的深度。第2边柱区域60b的深度深于沟槽40的深度。第2边柱区域60b的深度例如为1μm以上3μm以下。第2边柱区域60b的宽度例如为0.1μm以上0.5μm以下。
第2边柱区域60b的深度既可浅于第2高浓度柱区域30b的深度，也可深于第2高浓度柱区域30b的深度。从抑制因电场集中在沟槽底部而导致破坏栅极绝缘膜的观点来讲，理想的是第2边柱区域60b的深度深于第2高浓度柱区域30b的深度。
第1边柱区域60a与第2边柱区域60b之间的距离(图1中的“d2”)短于第1低浓度柱区域28a与第2低浓度柱区域28b之间的距离(图1中的“d1”)。
p型的第1主体区域32a设置在第2漂移区域26与SiC层10的表面之间。第1主体区域32a设置在第1高浓度柱区域30a与栅极电极18之间。第1主体区域32a作为MOSFET100的通道区域发挥功能。
第1主体区域32a例如含有铝(Al)作为p型杂质。第1主体区域32a的p型杂质的杂质浓度低于第1高浓度柱区域30a的p型杂质的杂质浓度。第1主体区域32a的p型杂质的杂质浓度例如为1×1017cm-3以上5×1018cm-3以下。第1主体区域32a的深度例如为0.3μm以上0.8μm以下。
p型的第2主体区域32b设置在第2漂移区域26与SiC层10的表面之间。第2主体区域32b设置在第2高浓度柱区域30b与栅极电极18之间。第2主体区域32b作为MOSFET100的通道区域发挥功能。
第2主体区域32b例如含有铝(Al)作为p型杂质。第2主体区域32b的p型杂质的杂质浓度低于第2高浓度柱区域30b的p型杂质的杂质浓度。第2主体区域32b的p型杂质的杂质浓度例如为1×1017cm-3以上5×1018cm-3以下。第2主体区域32b的深度例如为0.3μm以上0.8μm以下。
第1主体区域32a与第2主体区域32b具备在制造偏差的范围内为相同的形状及杂质浓度。
n+型的第1源极区域34a设置在第1主体区域32a与SiC层10的表面之间。第1源极区域34a的至少一部分设置在SiC层10的表面。
第1源极区域34a例如含有磷(P)作为n型杂质。第1源极区域34a的n型杂质的杂质浓度例如为1×1019cm-3以上1×1021cm-3以下。第1源极区域34a的深度浅于第1主体区域32a的深度，例如为0.1μm以上0.4μm以下。
n+型的第2源极区域34b设置在第2主体区域32b与SiC层10的表面之间。第2源极区域34b的至少一部分设置在SiC层10的表面。
第2源极区域34b例如含有磷(P)作为n型杂质。第2源极区域34b的n型杂质的杂质浓度例如为1×1019cm-3以上1×1021cm-3以下。第2源极区域34b的深度浅于第2主体区域32b的深度，例如为0.1μm以上0.4μm以下。
第1源极区域34a与第2源极区域34b具备在制造偏差的范围内为相同的形状及杂质浓度。
p+型的第1接触区域36a与SiC层10的表面接触地设置在第1高浓度柱区域30a与SiC层10的表面之间。第1接触区域36a例如与第1高浓度柱区域30a接触地设置。第1接触区域36a与第1源极区域34a接触地设置。
第1接触区域36a例如含有铝(Al)作为p型杂质。第1接触区域36a的p型杂质的杂质浓度例如为1×1019cm-3以上1×1021cm-3以下。
第1接触区域36a的深度浅于第1主体区域32a的深度，例如为0.1μm以上0.4μm以下。
p+型的第2接触区域36b与SiC层10的表面接触地设置在第2高浓度柱区域30b与SiC层10的表面之间。第2接触区域36b例如与第2高浓度柱区域30b接触地设置。第2接触区域36b与第2源极区域34b接触地设置。
第2接触区域36b例如含有铝(Al)作为p型杂质。第2接触区域36b的p型杂质的杂质浓度例如为1×1019cm-3以上1×1021cm-3以下。
第2接触区域36b的深度浅于第1主体区域32a的深度，例如为0.1μm以上0.4μm以下。
第1接触区域36a与第2接触区域36b具备在制造偏差的范围内为相同的形状及杂质浓度。
栅极电极18设置在形成于SiC层10上的沟槽40内。栅极电极18设置在栅极绝缘膜16上。栅极电极18的至少一部分设置在第1高浓度柱区域30a与第2高浓度柱区域30b之间。
栅极电极18是导电层。栅极电极18例如为含有p型杂质或n型杂质的多晶质硅。
栅极绝缘膜16设置在沟槽40内。栅极绝缘膜16设置在第1主体区域32a及第2主体区域32b与栅极电极18之间。栅极绝缘膜16的SiC层的背面侧的端部的深度浅于第1高浓度柱区域30a及第2高浓度柱区域30b的深度。换句话说，沟槽40的深度浅于第1高浓度柱区域30a及第2高浓度柱区域30b的深度。
栅极绝缘膜16例如为氧化硅膜。栅极绝缘膜16例如能够应用High-k绝缘膜(高介电常数绝缘膜)。
层间绝缘膜20设置在栅极电极18上。层间绝缘膜20例如为氧化硅膜。
源极电极12设置在SiC层10的表面。源极电极12与第1源极区域34a、第2源极区域34b、第1接触区域36a、第2接触区域36b、第1高浓度柱区域30a及第2高浓度柱区域30b电连接。源极电极12与第1源极区域34a、第2源极区域34b、第1接触区域36a及第2接触区域36b接触。
源极电极12含有金属。形成源极电极12的金属例如为钛(Ti)与铝(Al)的积层结构。源极电极12也可含有与SiC层10接触的金属硅化物或金属碳化物。
漏极电极14设置在SiC层10的背面。漏极电极14与漏极区域22电连接。
漏极电极14例如为金属或金属半导体化合物。漏极电极14例如含有选自由镍硅化物(NiSi)、钛(Ti)、镍(Ni)、银(Ag)及金(Au)所组成的群中的材料。
另外，SiC层10中的各区域的杂质浓度能够使用例如二次离子质谱分析法(Secondary Ion Mass Spectrometry：SIMS)来测定。而且，SiC层10中的各区域的宽度、形状、深度能够使用例如扫描型静电电容显微镜法(Scanning Capacitance Microscopy：SCM)来测定。而且，SiC层10中的各区域的杂质浓度的大小能够使用例如SCM来判定。
以下，对实施方式的半导体装置的作用及效果进行说明。
在像本实施方式这样的沟槽栅极型MOSFET100中，与平面结构的MOSFET相比，能够实现微细化，且能够提高通道密度。从而，降低MOSFET的接通电阻。但是，因电场集中在沟槽底部而导致的栅极绝缘膜破坏成为问题。
在本实施方式中，在沟槽40的两侧，设置比沟槽40深的p+型的第1高浓度柱区域30a及p+型的第2高浓度柱区域30b。利用从p+型的第1高浓度柱区域30a及p+型的第2高浓度柱区域30b延伸到n-型的第2漂移区域26的耗尽层，来缓和电场向沟槽40底部的栅极绝缘膜16的集中。从而，抑制因电场集中在沟槽底部而导致破坏栅极绝缘膜。
但是，由于设置比沟槽40深的第1高浓度柱区域30a及第2高浓度柱区域30b，使漂移区域的有效宽度变窄，而成为接通电阻增大的主要原因。而且，第1高浓度柱区域30a及第2高浓度柱区域30b与第2面的距离变短，因此成为耐压劣化的主要原因。
在本实施方式的MOSFET100中，将漂移区域设定为低浓度的第1漂移区域24与高浓度的第2漂移区域26的双层结构。高浓度的第2漂移区域26为低电阻，因此抑制了接通电阻的增大。
但是，在高浓度的第2漂移区域26内，电场强度变高，而成为耐压劣化的主要原因。因此，本实施方式中，在第2漂移区域26中，设置p-型的第1低浓度柱区域28a、p-型的第2低浓度柱区域28b，由此使第2漂移区域26的至少一部分耗尽化，从而缓和电场强度。因此，抑制了耐压的劣化。
因此，根据MOSFET100，能够抑制栅极绝缘膜16的破坏，并且能够抑制接通电阻的增大及耐压的劣化。
图2是本实施方式的半导体装置的作用及效果的说明图。图2是表示设置有第1及第2边柱区域60a、60b时对栅极绝缘膜(氧化膜)16所施加的电场强度的模拟结果的图。表示出将第1及第2边柱区域60a、60b的浓度设定为5×1017cm-3、宽度设定为0.1μm的情况下的计算结果。为进行比较，表示出无第1及第2边柱区域60a、60b的情况下的计算结果。
由图2明确可知，通过设置第1及第2边柱区域60a、60b，对栅极绝缘膜16所施加的电场强度约降低了0.5MV/cm。
如此，在本实施方式的MOSFET100中，通过设置第1及第2边柱区域60a、60b，能够在断开状态下，使第1及第2边柱区域60a、60b耗尽化，由此来缓和电场强度。在未设置第1及第2边柱区域60a、60b的情况下，仅利用第1及第2低浓度柱区域28a、28b以及第1及第2高浓度柱区域30a、30b的杂质浓度来抑制电场强度。在本实施方式中，第1及第2边柱区域60a、60b的耗尽化有助于抑制栅极绝缘膜16的电场强度，因此能够降低栅极绝缘膜的电场强度。
另外，在无第1及第2边柱区域60a、60b的情况下，如果想要使对栅极绝缘膜16所施加的电场强度降低，可考虑使第1及第2高浓度柱区域30a、30b与沟槽40的距离变近。但是，在该情况下，存在如下担忧：由于杂质浓度高的第1及第2高浓度柱区域30a、30b靠近沟槽，而导致接通电阻增大。在本实施方式中，通过设置杂质浓度比第1及第2高浓度柱区域30a、30b低的第1及第2边柱区域60a、60b，能够抑制伴随对栅极绝缘膜16所施加的电场强度的降低而发生的接通电阻增大。
在本实施方式的MOSFET100中，理想的是p+型的第1高浓度柱区域30a与p+型的第1接触区域36a接触。而且，理想的是p+型的第2高浓度柱区域30b与p+型的第2接触区域36b接触。
当实施MOSFET100的断开动作时，在第1或第2低浓度柱区域28a、28b、或者第1或第2高浓度柱区域30a、30b的最大电场强度点，发生雪崩击穿。当在第1或第2低浓度柱区域28a、28b、或者第1或第2高浓度柱区域30a、30b发生了雪崩击穿的情况下，存在如下担优：如果从发生了雪崩击穿的点到源极电极12的路径上的电阻高，那么载流子不能充分地逃逸到源极电极12，而发生元件破坏。
通过第1高浓度柱区域30a与第1接触区域36a以及第2高浓度柱区域30b与第2接触区域36b分别接触，使从第1或第2低浓度柱区域28a、28b、或者第1或第2高浓度柱区域30a、30b到源极电极12的路径上的电阻例如比杂质浓度低的第1或第2主体区域32a、32b夹在中间的情况有所降低。从而，抑制元件破坏，提高雪崩耐量。
以上，根据本实施方式的MOSFET100，能够抑制接通电阻的增加、耐压的劣化及栅极绝缘膜的破坏。
(第2实施方式)
本实施方式的半导体装置除第1边柱区域60a与第2边柱区域60b之间的距离和第1低浓度柱区域28a与第2低浓度柱区域28b之间的距离大致相同以外，其他与第1实施方式不同。以下，对于与第1实施方式重复的内容，省略记载。
图3是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置是使用SiC(碳化硅)的沟槽栅极型的立式MOSFET200。以下，以第1导电型是n型、且第2导电型是p型的情况为例进行说明。
MOSFET200是：第1边柱区域60a与第2边柱区域60b之间的距离(图3中的“d2”)和第1低浓度柱区域28a与第2低浓度柱区域28b之间的距离(图3中的“d1”)大致相同。
第1边柱区域60a与第1低浓度柱区域28a及第1主体区域32a接触地设置在第1低浓度柱区域28a与第1主体区域32a之间。第2边柱区域60b与第2低浓度柱区域28b及第2主体区域32b接触地设置在第2低浓度柱区域28b与第1主体区域32b之间。
根据本实施方式的MOSFET200，利用与第1实施方式相同的作用，能够抑制接通电阻的增加、耐压的劣化及栅极绝缘膜的破坏。
在第1及第2实施方式中，作为SiC的结晶结构，以4H-SiC的情况为例进行了说明，但本发明也可应用在使用6H-SiC、3C-SiC等其他结晶结构的SiC的装置中。而且，SiC层10的表面也可应用(0001)面以外的面。
在第1及第2实施方式中，以第1导电型是n型、且第2导电型是p型的情况为例进行了说明，但也可将第1导电型设定为p型、且将第2导电型设定为n型。
在第1及第2实施方式中，作为p型杂质，例示了铝(Al)，但也可使用硼(B)。而且，作为n型杂质，例示了氮(N)及磷(P)，但也可使用砷(As)、锑(Sb)等。
已对本发明的若干实施方式进行了说明，但这些实施方式只是作为例子提出，并非意图限定发明的范围。这些新颖的实施方式能够通过其他各种方式来实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (13)

1.一种半导体装置，其特征在于具备：SiC层，具有第1面及第2面；
第1导电型的第1 SiC区域，设置在所述SiC层内；
第2导电型的第1柱区域，设置在所述第1 SiC区域内；
第2导电型的第2柱区域，设置在所述第1 SiC区域内；
第2导电型的第3柱区域，设置在所述第1柱区域与所述第1面之间，且第2导电型的杂质浓度比所述第1柱区域高；
第2导电型的第4柱区域，设置在所述第2柱区域与所述第1面之间，且第2导电型的杂质浓度比所述第2柱区域高；
栅极电极，至少一部分设置在所述第3柱区域与所述第4柱区域之间；
第2导电型的第1主体区域，设置在所述第1 SiC区域与所述第1面之间，且第2导电型的杂质浓度比所述第3柱区域低；
第2导电型的第2主体区域，设置在所述第1 SiC区域与所述第1面之间，且第2导电型的杂质浓度比所述第4柱区域低；
栅极绝缘膜，设置在所述第1主体区域与所述栅极电极之间以及所述第2主体区域与所述栅极电极之间，且以所述第1面为基准的所述第2面侧的端部的深度浅于以所述第1面为基准的所述第3柱区域及所述第4柱区域的深度；
第2导电型的第5柱区域，与所述第3柱区域接触地设置在所述第3柱区域与所述栅极电极之间，并在与所述栅极电极之间夹着所述第1 SiC区域，且第2导电型的杂质浓度比所述第3柱区域低；
第2导电型的第6柱区域，与所述第4柱区域接触地设置在所述第4柱区域与所述栅极电极之间，并在与所述栅极电极之间夹着所述第1 SiC区域，且第2导电型的杂质浓度比所述第4柱区域低；
第1导电型的第1源极区域，设置在所述第1主体区域与所述第1面之间；以及
第1导电型的第2源极区域，设置在所述第2主体区域与所述第1面之间；
所述第5柱区域与所述第6柱区域之间的距离短于所述第1柱区域与所述第2柱区域之间的距离。
2.根据权利要求1所述的半导体装置，其特征在于在所述第1 SiC区域与所述第2面之间，还具备第1导电型的杂质浓度比所述第1 SiC区域低的第1导电型的第2 SiC区域。
3.根据权利要求2所述的半导体装置，其特征在于在所述第2 SiC区域与所述第2面之间，还具备第1导电型的杂质浓度比所述第1 SiC区域高的第1导电型的第3 SiC区域。
4.根据权利要求1所述的半导体装置，其特征在于以所述第1面为基准的所述第5柱区域及所述第6柱区域的深度深于以所述第1面为基准的所述栅极绝缘膜的所述第2面侧的端部的深度。
5.根据权利要求1所述的半导体装置，其特征在于其还具备：
第2导电型的第1接触区域，设置在所述第3柱区域与所述第1面之间，并与所述第3柱区域及所述第1面接触，且第2导电型的杂质浓度比所述第1主体区域高；以及
第2导电型的第2接触区域，设置在所述第4柱区域与所述第1面之间，并与所述第4柱区域及所述第1面接触，且第2导电型的杂质浓度比所述第2主体区域高。
6.根据权利要求1所述的半导体装置，其特征在于其还具备：源极电极，设置在所述第1面，与所述第1源极电极、所述第2源极电极、所述第3柱区域及所述第4柱区域电连接；以及
漏极电极，设置在所述第2面，与所述第1 SiC区域电连接。
7.根据权利要求1所述的半导体装置，其特征在于所述第1导电型为n型，且所述第2导电型为p型。
8.根据权利要求1所述的半导体装置，其特征在于所述栅极绝缘膜为氧化硅膜。
9.根据权利要求7所述的半导体装置，其特征在于所述第1 SiC区域的n型杂质浓度为5×1016cm-3以上5×1017cm-3以下。
10.根据权利要求7所述的半导体装置，其特征在于所述第1及第2柱区域的p型杂质浓度为1×1016cm-3以上1×1018cm-3以下。
11.根据权利要求7所述的半导体装置，其特征在于所述第3及第4柱区域的p型杂质浓度为1×1018cm-3以上5×1020cm-3以下。
12.根据权利要求7所述的半导体装置，其特征在于所述第5及第6柱区域的p型杂质浓度为1×1016cm-3以上1×1018cm-3以下。
13.一种半导体装置，其特征在于具备：SiC层，具有第1面及第2面；
第1导电型的第1 SiC区域，设置在所述SiC层内；
第2导电型的第1柱区域，设置在所述第1 SiC区域内；
第2导电型的第2柱区域，设置在所述第1 SiC区域内；
第2导电型的第3柱区域，设置在所述第1柱区域与所述第1面之间，且第2导电型的杂质浓度比所述第1柱区域高；
第2导电型的第4柱区域，设置在所述第2柱区域与所述第1面之间，且第2导电型的杂质浓度比所述第2柱区域高；
栅极电极，至少一部分设置在所述第3柱区域与所述第4柱区域之间；
第2导电型的第1主体区域，设置在所述第1 SiC区域与所述第1面之间，且第2导电型的杂质浓度比所述第3柱区域低；
第2导电型的第2主体区域，设置在所述第1 SiC区域与所述第1面之间，且第2导电型的杂质浓度比所述第4柱区域低；
栅极绝缘膜，设置在所述第1主体区域与所述栅极电极之间以及所述第2主体区域与所述栅极电极之间，且以所述第1面为基准的所述第2面侧的端部的深度浅于以所述第1面为基准的所述第3柱区域及所述第4柱区域的深度；
第2导电型的第5柱区域，与所述第3柱区域接触地设置在所述第3柱区域与所述栅极电极之间，并在与所述栅极电极之间夹着所述第1 SiC区域，且第2导电型的杂质浓度比所述第3柱区域低；
第2导电型的第6柱区域，与所述第4柱区域接触地设置在所述第4柱区域与所述栅极电极之间，并在与所述栅极电极之间夹着所述第1 SiC区域，且第2导电型的杂质浓度比所述第4柱区域低；
第1导电型的第1源极区域，设置在所述第1主体区域与所述第1面之间；以及
第1导电型的第2源极区域，设置在所述第2主体区域与所述第1面之间；
所述第5柱区域与所述第6柱区域之间的距离和所述第1柱区域与所述第2柱区域之间的距离实质上相同。
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