JP2018133579A - 半導体装置 - Google Patents
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Abstract
Description
おけるシステムに主として使用される半導体パワーデバイスが注目されている。この種の
半導体パワーデバイスとして、たとえば、SiC半導体装置が公知である(たとえば、特
許文献1参照)。
特許文献1の半導体装置は、SiC基板と、SiC基板上に形成されたn型高抵抗層と
、n型高抵抗層上に形成されたpウェル層と、pウェル層の表層部に形成されたn+エミ
ッタ領域と、n+エミッタ領域を貫通してpウェル層に達するp+コンタクト領域と、n
+エミッタ領域の表面からpウェル層を貫通してn型高抵抗層に達するトレンチと、トレ
ンチの内面に形成されたゲート酸化膜と、トレンチに埋め込まれたポリシリコンゲート電
極とを含む。
て形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置され、前記SiC半導体層にお
けるチャネルの形成を制御するゲート電極とを含み、前記ゲート電極は、その全部または
一部に金属部を含む(請求項1)。
この構成によれば、金属部が含まれていることによって、ポリシリコンのみからなるゲ
ート電極を用いる場合に比べて、ゲート電極のシート抵抗を下げることができる。その結
果、半導体装置のスイッチング速度を向上させて、スイッチング損失を低減することがで
きる。
の間に配置されたポリシリコン部を含むことが好ましい(請求項2)。
この構成によれば、蒸着法、プラズマCVD(Chemical Vapor Deposition)法、スパ
ッタ法等によって金属部を形成する場合であっても、その形成時、ポリシリコン部によっ
てゲート絶縁膜を保護することができる。これにより、金属部を構成する金属プラズマが
、ゲート絶縁膜に直接衝突することを防止することができる。その結果、ゲート絶縁膜に
プラズマダメージが発生することを防止することができる。
(請求項3)。
この構成によれば、ゲート電極において金属部の割合を増やすことができるので、ゲー
ト電極のシート抵抗を一層下げることができる。
前記ポリシリコン部は、前記ゲート絶縁膜を介して、前記SiC半導体層の前記チャネ
ルが形成される部分上に形成されていることが好ましい(請求項4)。
止することができる。これにより、半導体装置の特性(たとえば、閾値電圧Vth等)が
、設計仕様に対して変動することを防止することができる。その結果、信頼性の高い半導
体装置を提供することができる。
また、閾値電圧Vthをポリシリコンの仕事関数で設計することができる。そのため、
従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧Vthを設計す
ることができる。
よい(請求項5)。
この構成によれば、ゲート絶縁膜のチャネル上の部分でのプラズマダメージの発生を防
止できると共に、ポリシリコン部を簡単に形成することができる。
前記ポリシリコン部は、p型ポリシリコンからなることが好ましい(請求項6)。
みからなるゲート電極は、閾値電圧Vthを高くできるという長所を有するが、逆に、シ
ート抵抗が高いという短所も有する。この構成によれば、p型ポリシリコン部と金属部の
併用によって、p型ポリシリコンの長所を生かしつつ、シート抵抗が低い金属部によって
p型ポリシリコンの短所を補うことができる。
れたポリシリコン層および金属層であり、前記ポリシリコン層は、前記金属層よりも薄い
ことが好ましい(請求項7)。
この構成によれば、ゲート電極において金属層の割合を増やすことができるので、ゲー
ト電極のシート抵抗を一層下げることができる。
8)。
銅(Cu)やタングステン(W)はステップカバレッジ性に優れるので、たとえば、ト
レンチ等の凹部に埋め込みゲート電極を形成する際には、当該凹部を金属部で良好に埋め
戻すことができる。
の間に配置されたポリ炭化シリコン部を含むことが好ましい(請求項9)。
この構成によれば、蒸着法、プラズマCVD(Chemical Vapor Deposition)法、スパ
ッタ法等によって金属部を形成する場合であっても、その形成時、ポリ炭化シリコン部に
よってゲート絶縁膜を保護することができる。これにより、金属部を構成する金属プラズ
マが、ゲート絶縁膜に直接衝突することを防止することができる。その結果、ゲート絶縁
膜にプラズマダメージが発生することを防止することができる。
金属部との併用によって、その短所を補うことができる。さらに、前記半導体装置がnチ
ャネルMISFETである場合、ポリ炭化シリコンは、p型ポリ炭化シリコンであること
が好ましい。p型ポリ炭化シリコンは、nチャネルMISFETに対しては、n型ポリ炭
化シリコンに比べて閾値電圧Vthを高くできるという長所を有する。閾値電圧Vthが
高ければ、スイッチング時のノイズ等による誤オンの防止効果が良好であるため、閾値電
圧Vthは高い方が好ましい。すなわち、nチャネルMISFETにp型ポリ炭化シリコ
ンを組み合わせる構成では、p型ポリ炭化シリコンと金属部の併用によって、閾値電圧V
thが高いというp型ポリ炭化シリコンの長所を生かしつつ、シート抵抗が低い金属部に
よって、シート抵抗が高いというp型ポリ炭化シリコンの短所を補うことができる。
しい(請求項10)。
この構成によれば、ゲート電極において金属部の割合を増やすことができるので、ゲー
ト電極のシート抵抗を一層下げることができる。
本発明の他の局面に係る半導体装置は、ドレイン領域として機能する第1導電型のSi
C半導体層と、前記SiC半導体層の表面側に露出するように、前記SiC半導体層に選
択的に配置された第2導電型のウェルと、前記ウェル内に配置され、前記ウェルに取り囲
まれた第1導電型のソース領域と、前記ソース領域と前記ドレイン領域としての前記Si
C半導体層との間に跨って配置され、前記ウェルの表面におけるチャネルの形成を制御す
るゲート電極と、前記ゲート電極と前記SiC半導体層の前記表面との間に配置されたゲ
ート絶縁膜とを含み、前記ゲート電極は、前記SiC半導体層の前記表面側からこの順に
積層されたポリシリコン層および金属層を含む(請求項11)。
uctor)トランジスタ構造が形成されている。このプレーナゲート型MISトランジスタ
構造において、金属層が含まれている。これにより、ポリシリコンのみからなるゲート電
極を用いる場合に比べて、ゲート電極のシート抵抗を下げることができる。その結果、半
導体装置のスイッチング速度を向上させて、スイッチング損失を低減することができる。
よって金属層を形成する場合であっても、その形成時、ポリシリコン層によってゲート絶
縁膜を保護することができる。これにより、金属層を構成する金属プラズマが、ゲート絶
縁膜に直接衝突することを防止することができる。その結果、ゲート絶縁膜にプラズマダ
メージが発生することを防止することができる。
される部分上に選択的に形成されていることが好ましい(請求項12)。
この構成によれば、ゲート絶縁膜のチャネル上の部分でのプラズマダメージの発生を防
止することができる。これにより、半導体装置の特性(たとえば、閾値電圧Vth等)が
、設計仕様に対して変動することを防止することができる。その結果、信頼性の高い半導
体装置を提供することができる。
従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧Vthを設計す
ることができる。
前記ポリシリコン層は、前記ゲート絶縁膜上の領域全体を覆うように形成されていても
よい(請求項13)。
止できると共に、ポリシリコン層を簡単に形成することができる。
前記ウェルは、格子状に複数配列されていてもよい(請求項14)。
本発明のさらに他の局面に係る半導体装置は、ゲートトレンチが形成されたSiC半導
体層と、前記SiC半導体層の表面側に露出するように配置され、前記ゲートトレンチの
側面の一部を形成する第1導電型のソース層と、前記ソース層に対して前記SiC半導体
層の裏面側に前記ソース層に接するように配置され、前記ゲートトレンチの前記側面の一
部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記SiC半導体層の
前記裏面側に前記チャネル層に接するように配置され、前記ゲートトレンチの前記底面を
形成する第1導電型のドレイン層と、前記ゲートトレンチの前記側面および前記底面に形
成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれ、前記チャネル層の前記ゲー
トトレンチの前記側面におけるチャネルの形成を制御するゲート電極とを含み、前記ゲー
ト電極は、前記ゲートトレンチの前記側面および/または前記底面側からこの順に積層さ
れたポリシリコン層および金属層を含む(請求項15)。
ている。このトレンチゲート型MISトランジスタ構造において、金属層が含まれている
。これにより、ポリシリコンのみからなるゲート電極を用いる場合に比べて、ゲート電極
のシート抵抗を下げることができる。その結果、半導体装置のスイッチング速度を向上さ
せて、スイッチング損失を低減することができる。
よって金属層を形成する場合であっても、その形成時、ポリシリコン層によってゲート絶
縁膜を保護することができる。これにより、金属層を構成する金属プラズマが、ゲート絶
縁膜に直接衝突することを防止することができる。その結果、ゲート絶縁膜にプラズマダ
メージが発生することを防止することができる。
、前記金属層は、前記ゲート絶縁膜の前記ゲートトレンチの前記底面上の部分に接するよ
うに、当該ポリシリコン層で囲まれた空間に埋め込まれていることが好ましい(請求項1
6)。
この構成によれば、ゲート絶縁膜のチャネル層に対向する部分でのプラズマダメージの
発生を防止することができる。これにより、半導体装置の特性(たとえば、閾値電圧Vt
h等)が、設計仕様に対して変動することを防止することができる。その結果、信頼性の
高い半導体装置を提供することができる。
従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧Vthを設計す
ることができる。
前記ポリシリコン層は、前記ゲートトレンチの前記側面および前記底面に倣って、前記
ゲートトレンチの内面全体を覆うように形成されており、前記金属層は、当該ポリシリコ
ン層で囲まれた空間に埋め込まれていてもよい(請求項17)。
発生を防止できると共に、ポリシリコン層を簡単に形成することができる。
前記SiC半導体層は、前記チャネルが形成されるアクティブ領域と、前記アクティブ
領域を取り囲む外周領域とを含み、前記ゲートトレンチは、前記アクティブ領域および前
記外周領域に跨って形成されており、前記ゲート電極は、前記外周領域において前記ゲー
トトレンチの開口端から前記SiC半導体層の前記表面を覆うように形成され、前記金属
層からなるオーバーラップ部を有し、前記半導体装置は、前記外周領域に沿って前記アク
ティブ領域を取り囲むように配置され、前記ゲート電極の前記オーバーラップ部に電気的
に接続されたゲートフィンガーを含むことが好ましい(請求項18)。
ので、ゲートフィンガーからゲート電極に対して電流を良好に流すことができる。
前記ゲートトレンチは、前記アクティブ領域において格子状に形成され、前記外周領域
において前記格子状のトレンチの端部から引き出されたストライプ状に形成されており、
前記ゲートフィンガーは、前記ストライプ状のトレンチを横切る方向に沿って敷設されて
いることが好ましい(請求項19)。
された層間膜をさらに含み、前記ゲートフィンガーは、その幅方向中央において前記層間
膜を貫通して前記ゲート電極に接するコンタクト部を含むことが好ましい(請求項20)
。
前記コンタクト部は、前記外周領域に沿って前記アクティブ領域を取り囲む直線状に形
成されていることが好ましい(請求項21)。
図1(a)(b)は、本発明の第1実施形態に係る半導体装置の模式的な平面図であっ
て、図1(a)は全体図、図1(b)は内部拡大図をそれぞれ示す。図2は、図1(b)
の切断面線II−IIから見た断面図である。
半導体装置1は、たとえば、図1(a)に示すように、平面視正方形のチップ状である
。チップ状の半導体装置1は、図1(a)の紙面における上下左右方向の長さがそれぞれ
数mm程度である。半導体装置1は、その中央部に配置され、電界効果トランジスタとし
て機能するアクティブ領域2と、アクティブ領域2を取り囲む外周領域3とを有している
。アクティブ領域2と外周領域3との間には、環状のガードリング4が複数形成されてい
る。
料からなるソースパッド5が形成されている。ソースパッド5は、四隅が外方へ湾曲した
平面視略正方形状であり、半導体装置1の表面のほぼ全域を覆うように形成されている。
このソースパッド5には、その一辺の中央付近に除去領域6が形成されている。この除去
領域6は、ソースパッド5が形成されていない領域である。
との間には間隔が設けられており、これらは互いに絶縁されている。
次に、半導体装置1の内部構造について説明する。
半導体装置1は、SiC(炭化シリコン)を用いたパワーMISFET(Metal-Insulat
or-Semiconductor Field Effect Transistor)素子を含み、本発明のSiC半導体層の一
例としての、SiC基板8、およびSiC基板8上に形成されたSiCエピタキシャル層
9を含む。SiC基板8およびSiCエピタキシャル層9の導電型は、いずれも第1導電
型としてのn型である。具体的には、SiC基板8は、n+型(たとえば、濃度が1×1
018〜1×1021cm−3)であり、SiCエピタキシャル層9は、SiC基板8よ
りも低濃度のn−型(たとえば、濃度が1×1015〜1×1017cm−3)である。
SiCエピタキシャル層9は、電界効果トランジスタのドレイン領域(ドリフト層)とし
て機能する。
10がマトリクス状(行列状)に配列されて形成されている。各p型ウェル10は、アク
ティブ領域2において単位セル11を構成している。また、SiC基板8の裏面には、た
とえば、ニッケル金属膜からなるドレイン電極12が形成されている。
各p型ウェル10内には、n+型ソース領域13と、このn+型ソース領域13に取り
囲まれた、p+型ウェルコンタクト領域14とが形成されている。n+型ソース領域13
およびp+型ウェルコンタクト領域14は共にSiCエピタキシャル層9の表面に露出し
ている。そして、互いに隣り合うp型ウェル10に跨るようにゲート電極15が形成され
ており、このゲート電極15とSiCエピタキシャル層9との間にゲート絶縁膜16が介
在されている。
ル層9(隣り合うp型ウェル10の間の領域)との間のチャネル形成領域17(たとえば
、環状(図1(b)参照))に跨っていて、p型ウェル10の表面における反転層(チャ
ネル)の形成を制御する。すなわち、この半導体装置1は、いわゆるプレーナゲート型構
造のMISFET(Metal Insulator Semiconductor Field Effect Transistor)を有し
ている。
この順に積層されたポリシリコン層18および金属層19を含む。ポリシリコン層18は
、たとえば、p型ポリシリコンからなっていてもよく、金属層19は、たとえば、アルミ
ニウム(Al)、モリブデン(Mo)、窒化チタン(TiN)、銅(Cu)、タングステ
ン(W)等からなっていてもよい。
うように形成されている。これにより、金属層19とゲート絶縁膜16との間の部分全体
に渡ってポリシリコン層18が配置され、ポリシリコン層18によって、金属層19とゲ
ート絶縁膜16との接触が阻止されている。
また、この実施形態では、ポリシリコン層18および金属層19は共に一様な厚さを有
しており、ポリシリコン層18が金属層19よりも薄く形成されている。たとえば、ゲー
ト電極15全体の厚さに対して、ポリシリコン層18の厚さが10%〜30%であり、金
属層19の厚さが90%〜70%である。具体的には、ポリシリコン層18の厚さが、0
.05μm〜0.15μmであり(好ましくは0.1μm程度)であり、金属層19の厚
さが、0.45μm〜0.35μm程度(好ましくは、0.4μm程度)である。
形成するには、たとえば、SiCエピタキシャル層9上に、プラズマCVD法等によって
ポリシリコンを堆積させた後、蒸着法、プラズマCVD法、スパッタ法等によって金属材
料を堆積させる。次に、堆積したポリシリコンおよび金属材料を一括して同じ形状にパタ
ーニングする。これにより、金属層19およびポリシリコン層18からなるゲート電極1
5が得られる。
間膜20が形成されている。層間膜20には、p型ウェル10の中央領域にコンタクトホ
ール21が選択的に形成されている。このコンタクトホール21は、p+型ウェルコンタ
クト領域14およびその周囲のn+型ソース領域13の一部を選択的に露出させることが
できる領域に形成されている。
ソースパッド5は、n+型ソース領域13およびp+型ウェルコンタクト領域14に対し
て電気的に接続される。したがって、n+型ソース領域13は、ソースパッド5と同電位
となる。また、p型ウェル10は、p+型ウェルコンタクト領域14を介してソースパッ
ド5に接続されるので、このソースパッド5と同電位となる。一方、ゲートパッド7(図
1(a)参照)は、図示しない位置においてゲート電極15に接続されている。これによ
り、ゲート電極15は、ゲートパッド7と同電位となる。
よって(オフ制御)、n+型ソース領域13とn型のドレイン領域としてのSiCエピタ
キシャル層9との間が、p型ウェル10領域によって電気的に絶縁される。つまり、ソー
ス−ドレイン間にチャネルが形成されず、スイッチオフの状態となる。一方、n+型ソー
ス領域13とn型のドレイン領域としてのSiCエピタキシャル層9との間にドレイン電
圧を印加した状態でゲートパッド7に閾値電圧Vth以上の電圧を印加することによって
(オン制御)、チャネル形成領域17にチャネルが形成される。これが、スイッチオンの
状態に相当する。
リシリコンのみからなるゲート電極を用いる場合に比べて、ゲート電極15のシート抵抗
を下げることができる。その結果、半導体装置1のスイッチング速度を向上させて、スイ
ッチング損失を低減することができる。
また、ポリシリコン層18が、ゲート絶縁膜16上の領域全体を覆うように形成されて
いる。そのため、蒸着法、プラズマCVD法、スパッタ法等によって金属層19を形成す
る際、ポリシリコン層18によってゲート絶縁膜16を保護することができる。これによ
り、金属層19を構成する金属プラズマが、ゲート絶縁膜16に直接衝突することを防止
することができる。その結果、ゲート絶縁膜16にプラズマダメージが発生することを防
止することができる。すなわち、ゲート絶縁膜16のチャネル形成領域17上の部分での
プラズマダメージの発生を防止できる。よって、半導体装置1の特性(たとえば、閾値電
圧Vth等)が、設計仕様に対して変動することを防止することができる。その結果、信
頼性の高い半導体装置1を提供することができる。しかも、ポリシリコン層18および金
属層19の一括パターニングによって形成できるので、製造工程が簡素で済む。また、半
導体装置1の閾値電圧Vthをポリシリコンの仕事関数で設計することができる。そのた
め、従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧Vthを設
計することができる。
型ポリシリコンのみからなるゲート電極15は、閾値電圧Vthを高くできるという長所
を有するが、逆に、シート抵抗が高いという短所も有する。そこで、この半導体装置1に
よれば、p型ポリシリコン層18と金属層19の併用によって、p型ポリシリコンの長所
を生かしつつ、シート抵抗が低い金属層19によってp型ポリシリコンの短所を補うこと
ができる。
極15において金属層19の割合を増やしている。これにより、ゲート電極15のシート
抵抗の低減という上記効果をより一層効果的に発現することができる。
図3は、本発明の第2実施形態に係る半導体装置の模式的な断面図である。図3におい
て、図2に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符
号を付し、それらの部分については説明を省略する。
領域全体を覆うポリシリコン層18と、このポリシリコン層18に積層された金属層19
とを含んでいる。この第2実施形態の半導体装置31におけるゲート電極32は、ゲート
絶縁膜16上の領域を選択的覆うポリシリコン層33と、当該ポリシリコン層33に積層
された金属層34とを含む。ポリシリコン層33の厚さは、第1実施形態のポリシリコン
層18の厚さと同じであることが好ましい。
ゲート絶縁膜16を露出させるように、各単位セルのチャネル形成領域17上に配置され
ている。この構造は、ゲート絶縁膜16の単位セル11の間の領域上に、隣り合うポリシ
リコン層33で挟まれた凹部35を形成している。この実施形態では、ポリシリコン層3
3の各チャネル形成領域17上の部分は、SiCエピタキシャル層9の表面に沿って互い
に平行に延びている。また、ポリシリコン層33の各チャネル形成領域17上の部分は、
n+型ソース領域13および/または隣り合う単位セル11の間の領域を選択的に覆うオ
ーバーラップ部を有していてもよい。また、ポリシリコン層33の各チャネル形成領域1
7上の部分に対して凹部35の反対側のゲート絶縁膜16の端部(n+型ソース領域13
上の領域)が露出していてもよい。当該ゲート絶縁膜16の端部には、ポリシリコン層3
3と層間膜20で挟まれた凹部36が形成されることとなる。
に埋め込まれている。また、金属層34は、前述の第1実施形態の金属層19と同じ材料
からなることが好ましい。
このようなポリシリコン層33および金属層34の積層構造からなるゲート電極32を
形成するには、たとえば、SiCエピタキシャル層9上に、プラズマCVD法等によって
ポリシリコンを堆積させた後、ポリシリコンを所定の形状に選択的にパターニングする。
これにより、各単位セル11のチャネル形成領域17上にポリシリコン層33が形成され
る。次に、蒸着法、プラズマCVD法、スパッタ法等によって、ポリシリコン層33を覆
うように金属材料を堆積させる。次に、堆積した金属材料をパターニングする。これによ
り、金属層34およびポリシリコン層33からなるゲート電極32が得られる。
凹部35,36に埋め込まれた分だけ、ゲート電極32における金属層34の割合を増や
すことができる。そのため、ゲート電極32のシート抵抗を一層下げることができる。
また、ポリシリコン層33が、ゲート絶縁膜16のチャネル形成領域17上の領域を覆
うように配置されている。そのため、ゲート絶縁膜16のチャネル形成領域17上の部分
でのプラズマダメージの発生を防止することができる。これにより、半導体装置31の特
性(たとえば、閾値電圧Vth等)が、設計仕様に対して変動することを防止することが
できる。その結果、信頼性の高い半導体装置31を提供することができる。また、半導体
装置31の閾値電圧Vthをポリシリコンの仕事関数で設計することができる。そのため
、従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧Vthを設計
することができる。
図4は、図4(a)(b)は、本発明の第3実施形態に係る半導体装置の模式的な平面
図であって、図4(a)は全体図、図4(b)は内部拡大図をそれぞれ示す。
半導体装置は、SiCを用いたパワーMISFET素子を含み、たとえば、図1の紙面
における上下方向の長さは1mm程度である。
ートトレンチ59が形成されている。ゲートトレンチ59は、アクティブ領域53および
外周領域54に跨って形成されている。ゲートトレンチ59は、アクティブ領域53にお
いて格子状に形成され、MISFETのゲートとして利用されるアクティブトレンチ60
と、アクティブトレンチ60の各端部から外周領域54に引き出されたストライプ状に形
成され、アクティブトレンチ60内のゲート電極67(後述)へのコンタクトとなるコン
タクトトレンチ61とを含む。コンタクトトレンチ61は、アクティブトレンチ60の延
長部で構成されている。なお、アクティブトレンチ60およびコンタクトトレンチ61の
パターンは、これらの形状に限らない。たとえば、アクティブトレンチ60はストライプ
状やハニカム状等であってもよい。また、コンタクトトレンチ61は格子状やハニカム状
等であってもよい。
に区画されている。アクティブ領域53には、複数の単位セル62がマトリクス状(行列
状)に規則的に配列されることとなる。各単位セル62の上面には、その中央領域にp+
型チャネルコンタクト層63が形成され、p+型チャネルコンタクト層63を取り囲むよ
うにn+型ソース層64が形成されている。n+型ソース層64は、各単位セル62の側
面(アクティブトレンチ60の側面)を形成している。
1を横切る方向に沿って敷設されている。この実施形態では、ゲートフィンガー58は、
コンタクトトレンチ61の長手方向終端部(アクティブトレンチ60に対して反対側の端
部)よりも内側領域に敷設されていて、コンタクトトレンチ61の終端部はゲートフィン
ガー58よりも外側にはみ出している。この終端部よりもさらに外側の領域においてSi
C基板52には、外周領域54全周に渡って掘り下げられた低段部65が形成されている
。
説明する。
図5(a)(b)(c)は、本発明の第3実施形態に係る半導体装置の断面図であって
、図5(a)は図4(b)の切断面線Va−Vaから見た断面図、図5(b)は図4(b)
の切断面線Vb−Vbから見た断面図、図5(c)は図4(b)の切断面線Vc−Vcから見
た断面図をそれぞれ示す。
この実施形態では、第1導電型としてのn型(たとえば、濃度が1×1018〜1×10
21cm−3のn+型)であり、電界効果トランジスタのドレイン領域(ドリフト層)と
して機能する。
アクティブ領域53においてSiC基板52の表面側には、p型チャネル層66が形成
されている。p型チャネル層66内には、n+型ソース層64と、このn+型ソース層6
4に取り囲まれたp+型チャネルコンタクト層63とが形成されている。n+型ソース層
64およびp+型チャネルコンタクト層63は共にSiC基板52の表面に露出している
。
貫通してドレイン領域としてのSiC基板52に達するゲートトレンチ59が形成されて
いる。ゲートトレンチ59によって、p型チャネル層66は、たとえば格子配列する複数
の単位セル62に区画されている。
そして、ゲートトレンチ59に、ゲート電極67が埋め込まれており、このゲート電極
67とSiC基板52との間にゲート絶縁膜68が介在されている。
としてのSiC基板52との間に跨っていて、p型チャネル層66の表面(アクティブト
レンチ60の側面)における反転層(チャネル)の形成を制御する。すなわち、この半導
体装置51は、いわゆるトレンチゲート型構造のMISFETを有している。
ゲート電極67は、たとえば図4(b)に斜線ハッチングで示されるように、アクティ
ブ領域53においては、SiC基板52の表面までゲートトレンチ59(アクティブトレ
ンチ60)に埋め込まれている。これにより、ゲート電極67も格子状に形成されており
、各単位セル62の上面はゲート電極67で覆われずに露出している。一方、外周領域5
4においては、ゲートトレンチ59(コンタクトトレンチ61)の開口端からSiC基板
52の表面を覆うように形成されたオーバーラップ部69を有している。オーバーラップ
部69は、この実施形態では、ゲートフィンガー58に沿ってストライプ状のコンタクト
トレンチ61を横切るように形成されている。
介してこの順に積層されたポリシリコン層70および金属層71を含む。ポリシリコン層
70は、たとえば、p型ポリシリコンからなっていてもよく、金属層71は、たとえば、
アルミニウム(Al)、モリブデン(Mo)、窒化チタン(TiN)、銅(Cu)、タン
グステン(W)等からなっていてもよい。この中でも、銅(Cu)、タングステン(W)
が好ましい。銅(Cu)やタングステン(W)はステップカバレッジ性に優れるので、ゲ
ートトレンチ59に埋め込みゲート電極67を形成する際に、ゲートトレンチ59を金属
層71で良好に埋め戻すことができる。
チ59の内面全体を覆うように形成されている。また、ポリシリコン層70は、この実施
形態のように、外周領域54においてSiC基板52の表面を覆っていてもよい。これに
より、ゲートトレンチ59内には、ポリシリコン層70で囲まれた空間72が形成されて
いる。この空間72を埋め尽くし、かつ、外周領域54においてゲートトレンチ59の開
口端からSiC基板52の表面を覆うように金属層71が形成されている。つまり、金属
層71は、外周領域54においてゲート電極67のオーバーラップ部69を形成している
。ポリシリコン層70がゲートトレンチ59の内面全体を覆っているので、金属層71と
ゲート絶縁膜68との間の部分全体に渡って、金属層71とゲート絶縁膜68との接触が
阻止されている。
ポリシリコン層70の厚さは、ゲートトレンチ59の幅に対して5%〜20%である。具
体的には、ゲートトレンチ59の幅が、1.3μm〜1.0μm(好ましくは0.6μm
)であり、ポリシリコン層70の厚さが、0.015μm〜0.2μm(好ましくは0.
1μm程度)である。これにより、ポリシリコン層70は、金属層71のゲートトレンチ
59の幅方向の厚さよりも薄くされている。
形成するには、たとえば、ゲートトレンチ59の内面全体を覆うように、SiC基板52
上に、プラズマCVD法等によってポリシリコンを堆積させた後、蒸着法、プラズマCV
D法、スパッタ法等によって金属材料を堆積させる。次に、エッチバックによって、堆積
したポリシリコンおよび金属材料のアクティブ領域53上の部分を選択的に除去する。こ
れにより、ポリシリコン層70および金属層71からなるゲート電極67が得られる。
る。層間膜73には、アクティブ領域53において、p型チャネル層66の中央領域にコ
ンタクトホール74が選択的に形成されている。このコンタクトホール74は、p+型チ
ャネルコンタクト層63およびその周囲のn+型ソース層64の一部を選択的に露出させ
ることができる領域に形成されている。また、図4(b)に示すように、層間膜73には
、外周領域54において、ゲートフィンガー58の直下にコンタクトホール75が選択的
に形成されている。この実施形態では、コンタクトホール75は、ゲートフィンガー58
の幅方向中央において、外周領域54に沿ってアクティブ領域53を取り囲む直線状に形
成されている。
)が形成されている。ソースパッド55は、全てのコンタクトホール74に一括して入り
込んでいて、各単位セル62においてn+型ソース層64およびp+型チャネルコンタク
ト層63に接続されている。したがって、n+型ソース層64は、ソースパッド55と同
電位となる。また、p型チャネル層66は、p+型チャネルコンタクト層63を介してソ
ースパッド55に接続されるので、このソースパッド55と同電位となる。ゲートフィン
ガー58は、コンタクトホール75に入り込んでいて、ゲート電極67のオーバーラップ
部69にコンタクト部76として接続されている。したがって、アクティブトレンチ60
に埋め込まれたゲート電極67は、オーバーラップ部69を介してゲートフィンガー58
に接続されるので、ゲートフィンガー58(ゲートパッド57)と同電位となる。
とによって(オフ制御)、n+型ソース層64とn型のドレイン領域としてのSiC基板
52との間が、p型チャネル層66によって電気的に絶縁される。つまり、ソース−ドレ
イン間にチャネルが形成されず、スイッチオフの状態となる。一方、n+型ソース層64
とn型のドレイン領域としてのSiC基板52との間にドレイン電圧を印加した状態でゲ
ートパッド57に閾値電圧Vth以上の電圧を印加することによって(オン制御)、p型
チャネル層66のゲートトレンチ59の側面にチャネルが形成される。これが、スイッチ
オンの状態に相当する。
ポリシリコンのみからなるゲート電極を用いる場合に比べて、ゲート電極67のシート抵
抗を下げることができる。その結果、半導体装置51のスイッチング速度を向上させて、
スイッチング損失を低減することができる。
また、ポリシリコン層70が、ゲートトレンチ59の内面全体を覆うように形成されて
いる。そのため、蒸着法、プラズマCVD法、スパッタ法等によって金属層71を形成す
る際、ポリシリコン層70によって、ゲートトレンチ59内のゲート絶縁膜68を保護す
ることができる。これにより、金属層71を構成する金属プラズマが、ゲート絶縁膜68
に直接衝突することを防止することができる。その結果、ゲート絶縁膜68にプラズマダ
メージが発生することを防止することができる。すなわち、ゲート絶縁膜68のp型チャ
ネル層66上の部分でのプラズマダメージの発生を防止できる。よって、半導体装置51
の特性(たとえば、閾値電圧Vth等)が、設計仕様に対して変動することを防止するこ
とができる。その結果、信頼性の高い半導体装置51を提供することができる。しかも、
ポリシリコン層70および金属層71の一括パターニング(エッチバック)によって形成
できるので、製造工程が簡素で済む。また、半導体装置51の閾値電圧Vthをポリシリ
コンの仕事関数で設計することができる。そのため、従来のポリシリコンのみからなるゲ
ート電極の場合と同じ条件で閾値電圧Vthを設計することができる。
という長所を有するが、逆に、シート抵抗が高いという短所も有する。そこで、この半導
体装置51によれば、p型ポリシリコン層70と金属層71の併用によって、p型ポリシ
リコンの長所を生かしつつ、シート抵抗が低い金属層71によってp型ポリシリコンの短
所を補うことができる。
67において金属層71の割合を増やしている。これにより、ゲート電極67のシート抵
抗の低減という上記効果をより一層効果的に発現することができる。
さらに、オーバーラップ部69のゲートフィンガー58とのコンタクト部76分が金属
層71であるため、ゲートフィンガー58からゲート電極67に対して電流を良好に流す
ことができる。
である。図6(a)(b)(c)において、図5(a)(b)(c)に示す各部に相当す
る部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分につ
いては説明を省略する。
前述の第3実施形態の半導体装置51におけるゲート電極67は、ゲートトレンチ59
の側面および底面に倣ってゲートトレンチ59の内面全体を覆うポリシリコン層70と、
このポリシリコン層70の内側の空間72に埋め込まれた金属層71とを含んでいる。こ
の第4実施形態の半導体装置81におけるゲート電極82は、ゲートトレンチ59の底面
を露出させるように、ゲートトレンチ59の側面全体に選択的に形成されたポリシリコン
層83と、このポリシリコン層83の内側の空間85に埋め込まれた金属層84とを含む
。ポリシリコン層83の厚さは、第3実施形態のポリシリコン層70の厚さと同じである
ことが好ましい。
、ポリシリコン層83で囲まれた空間85に埋め込まれている。また、金属層84は、前
述の第3実施形態の金属層71と同じ材料からなることが好ましい。
このようなポリシリコン層83および金属層84の積層構造からなるゲート電極82を
形成するには、たとえば、ゲートトレンチ59の内面全体を覆うように、SiC基板52
上に、プラズマCVD法等によってポリシリコンを堆積させた後、エッチングによって、
ポリシリコンのゲートトレンチ59の底面上の部分を選択的に除去する。次に、蒸着法、
プラズマCVD法、スパッタ法等によって金属材料を堆積させる。次に、エッチバックに
よって、堆積したポリシリコンおよび金属材料のアクティブ領域上の部分を選択的に除去
する。これにより、ポリシリコン層83および金属層84からなるゲート電極82が得ら
れる。
ポリシリコン層83のゲートトレンチ59の底面上の部分が金属層84に置き換えられた
分だけ、ゲート電極82における金属層84の割合を増やすことができる。そのため、ゲ
ート電極82のシート抵抗を一層下げることができる。
また、ポリシリコン層83が、ゲート絶縁膜68のp型チャネル層66上の領域を覆う
ように配置されている。そのため、ゲート絶縁膜68のp型チャネル層66上の部分での
プラズマダメージの発生を防止することができる。これにより、半導体装置81の特性(
たとえば、閾値電圧Vth等)が、設計仕様に対して変動することを防止することができ
る。その結果、信頼性の高い半導体装置81を提供することができる。また、半導体装置
81の閾値電圧Vthをポリシリコンの仕事関数で設計することができる。そのため、従
来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧Vthを設計する
ことができる。
図7(a)(b)は、本発明の第5実施形態に係る半導体装置の模式的な断面図である。
図7(a)において、図3に示す各部に相当する部分には、それらの各部に付した参照符
号と同一の参照符号を付し、それらの部分については説明を省略する。また、図7(b)
において、図6(a)に示す各部に相当する部分には、それらの各部に付した参照符号と
同一の参照符号を付し、それらの部分については説明を省略する。
されたソーストレンチ42をさらに含む。ソーストレンチ42は、この実施形態では、各
単位セル11の中央部において、SiCエピタキシャル層9の表面からp型ウェル10を
貫通して、ドレイン領域としてのSiCエピタキシャル層9に達している。
ソーストレンチ42の周囲には、p型ソース耐圧保持領域43が形成されている。ソー
ス耐圧保持領域43は、ソーストレンチ42の底面からそのエッジ部を経てp型ウェル1
0に至るように形成されている。また、ソース耐圧保持領域43の表面部には、各ソース
トレンチ42の底面に露出するようにp+型ウェルコンタクト領域44が形成されている
。p+型ウェルコンタクト領域44は、ソース耐圧保持領域43を介して、p型ウェル1
0に電気的に接続されている。そして、ソースパッド5は、ソーストレンチ42に入り込
むように形成されている。これにより、ソースパッド5は、ソーストレンチ42の側面に
おいてn+型ソース領域13に電気的に接続され、ソーストレンチ42の底面においてp
+型ウェルコンタクト領域44に電気的に接続される。
に形成されたソーストレンチ46をさらに含む。ソーストレンチ46は、この実施形態で
は、各単位セル62の中央部において、SiC基板52の表面からp型チャネル層66を
貫通して、ドレイン領域としてのSiC基板52に達している。ソーストレンチ46の深
さは、たとえば、ゲートトレンチ59の深さと同じである。
ス耐圧保持領域47は、ソーストレンチ46の底面からそのエッジ部を経てp型チャネル
層66に至るように形成されている。また、ソース耐圧保持領域47の表面部には、各ソ
ーストレンチ46の底面に露出するようにp+型チャネルコンタクト層48が形成されて
いる。p+型チャネルコンタクト層48は、ソース耐圧保持領域47を介して、p型チャ
ネル層66に電気的に接続されている。そして、ソースパッド55は、ソーストレンチ4
6に入り込むように形成されている。これにより、ソースパッド55は、ソーストレンチ
46の側面においてn+型ソース層64に電気的に接続され、ソーストレンチ46の底面
においてp+型チャネルコンタクト層48に電気的に接続される。
果を達することができる。
図8(a)(b)は、本発明の第6実施形態に係る半導体装置の模式的な断面図である。
図8(a)において、図3に示す各部に相当する部分には、それらの各部に付した参照符
号と同一の参照符号を付し、それらの部分については説明を省略する。また、図8(b)
において、図6(a)に示す各部に相当する部分には、それらの各部に付した参照符号と
同一の参照符号を付し、それらの部分については説明を省略する。
されたソーストレンチ92をさらに含む。ソーストレンチ92は、SiCエピタキシャル
層9の表面からp型ウェル10までの深さの上層トレンチ93と、上層トレンチ93より
も幅が狭く、p型ウェル10からドレイン領域としてのSiCエピタキシャル層9までの
深さの下層トレンチ94とを含む。これによりソーストレンチ92は、上層トレンチ93
の側面が下層トレンチ94の側面よりも外側に一段広がった2段構造を有している。
状に露出しており、その露出した部分に、p+型ウェルコンタクト領域95が形成されて
いる。
ソーストレンチ92の周囲には、p型のソース耐圧保持領域96が形成されている。ソ
ース耐圧保持領域96は、下層トレンチ94の底面からそのエッジ部を経てp型ウェル1
0に至るように形成されている。そして、ソースパッド5は、ソーストレンチ92に入り
込むように形成されている。これにより、ソースパッド5は、上層トレンチ93の側面に
おいてn+型ソース領域13に電気的に接続され、上層トレンチ93の底面および下層ト
レンチ94の側面においてp+型ウェルコンタクト領域95に電気的に接続される。
に形成されたソーストレンチ98をさらに含む。ソーストレンチ98は、SiC基板52
の表面からp型チャネル層66までの深さの上層トレンチ99と、上層トレンチ99より
も幅が狭く、p型チャネル層66からドレイン領域としてのSiC基板52までの深さの
下層トレンチ100とを含む。これによりソーストレンチ98は、上層トレンチ99の側
面が下層トレンチ100の側面よりも外側に一段広がった2段構造を有している。
6が環状に露出しており、その露出した部分に、p+型チャネルコンタクト層101が形
成されている。
ソーストレンチ98の周囲には、p型のソース耐圧保持領域102が形成されている。
ソース耐圧保持領域102は、下層トレンチ100の底面からそのエッジ部を経てp型チ
ャネル層66に至るように形成されている。そして、ソースパッド55は、ソーストレン
チ98に入り込むように形成されている。これにより、ソースパッド55は、上層トレン
チ99の側面においてn+型ソース層64に電気的に接続され、上層トレンチ99の底面
および下層トレンチ100の側面においてp+型チャネルコンタクト層101に電気的に
接続される。
果を達することができる。
図9(a)(b)は、本発明の第7実施形態に係る半導体装置の模式的な断面図である。
図9(a)において、図3に示す各部に相当する部分には、それらの各部に付した参照符
号と同一の参照符号を付し、それらの部分については説明を省略する。また、図9(b)
において、図6(a)に示す各部に相当する部分には、それらの各部に付した参照符号と
同一の参照符号を付し、それらの部分については説明を省略する。
ピタキシャル層9内に形成されたp型ピラー層112をさらに含む。p型ピラー層112
は、各単位セル11のp型ウェル10の内方領域に形成されている。この実施形態では、
p型ピラー層112は、p型ウェル10のほぼ中央の領域において、たとえばp型ウェル
10と相似形(図1(b)のレイアウトでは平面視四角形)に形成されている。p型ピラ
ー層112は、p型ウェル10に連なるように形成されており、ドレイン領域としてのS
iCエピタキシャル層9において、p型ウェル10よりも深い位置までSiCエピタキシ
ャル層9の裏面に向かって延びている。すなわち、p型ピラー層112は、ほぼ柱状(図
1(b)のレイアウトではほぼ四角柱状)に形成されている。これにより、SiCエピタ
キシャル層9には、適当なピッチで配列されたp型ピラー層112と、互いに隣り合うp
型ピラー層112の間に挟まれたn型ドレイン領域としてのSiCエピタキシャル層9と
が、SiCエピタキシャル層9の表面に沿う方向に交互に配列されている。
板52内にp型ピラー層114が形成されている。p型ピラー層114は、各単位セル6
2のp型チャネル層66の内方の領域に形成されている。より具体的には、この実施形態
では、p型ピラー層114は、p型チャネル層66のほぼ中央の領域において、たとえば
p型チャネル層66と相似形(図4(b)のレイアウトでは平面視四角形)に形成されて
いる。p型ピラー層114は、p型チャネル層66に連なるように形成されており、ドレ
イン領域としてのSiC基板52において、p型チャネル層66よりも深い位置までSi
C基板52の裏面に向かって延びている。すなわち、p型ピラー層114は、ほぼ柱状(
図4(b)のレイアウトではほぼ四角柱状)に形成されている。これにより、SiC基板
52には、適当なピッチで配列されたp型ピラー層114と、互いに隣り合うp型ピラー
層114の間に挟まれたn型ドレイン領域としてのSiC基板52とが、SiC基板52
の表面に沿う方向に交互に配列されている。
用効果を達することができる。
図10(a)(b)は、本発明の第8実施形態に係る半導体装置の模式的な断面図である
。図10(a)において、図3に示す各部に相当する部分には、それらの各部に付した参
照符号と同一の参照符号を付し、それらの部分については説明を省略する。また、図10
(b)において、図6(a)に示す各部に相当する部分には、それらの各部に付した参照
符号と同一の参照符号を付し、それらの部分については説明を省略する。
エピタキシャル層9内に形成されたp型フローティング層122をさらに含む。p型フロ
ーティング層122は、各単位セル11のp型ウェル10の内方領域に形成されている。
この実施形態では、p型フローティング層122は、p型ウェル10のほぼ中央領域の直
下において、p型ウェル10に対して間隔を空けて配置されている。これにより、p型フ
ローティング層122は、p型ウェル10から絶縁されている。
基板52内に形成されたp型フローティング層124をさらに含む。p型フローティング
層124は、各単位セル62のp型チャネル層66の内方領域に形成されている。この実
施形態では、p型フローティング層124は、p型チャネル層66のほぼ中央領域の直下
において、p型チャネル層66に対して間隔を空けて配置されている。これにより、p型
フローティング層124は、p型チャネル層66から絶縁されている。
用効果を達することができる。
次に、図11〜図14を参照して、複数の単位セル11,62の配列パターンを説明す
る。なお、複数の単位セル11,62の配列パターンはこれらに限られない。また、図1
1〜図14では、配列パターンの説明にあたり、単位セル62の配列パターンを例示し、
前述の図4(b)に示された各部と対応する部分には同一の参照符号を付して示す。
(行列状)に規則的に配列されているとした。各単位セル11,62は、たとえば、図1
2に示すように、長辺および短辺を有する長方形状に形成されていてもよい。この場合、
単位セル11,62は、マトリクス状(行列状)に規則的に配列されていてもよい。また
、各単位セル11,62は、六角形状(たとえば、正六角形状)に形成されていてもよい
。複数の単位セル11,62の配列パターンは、ハニカム状であってもよい。言い換えれ
ば、複数の単位セル11,62は、互いに隣り合う単位セル11,62を互い違いにずら
した千鳥状に配列されていてもよい。この千鳥状の配列は、図14に示すように、正方形
状の単位セル11,62に適用されていてもよい。
。図15(a)において、図3に示す各部に相当する部分には、それらの各部に付した参
照符号と同一の参照符号を付し、それらの部分については説明を省略する。また、図15
(b)において、図6(a)に示す各部に相当する部分には、それらの各部に付した参照
符号と同一の参照符号を付し、それらの部分については説明を省略する。また、図16〜
図19は、図15(a)(b)の単位セル11,62のレイアウトを説明するための図で
あって、単位セル62の配列パターンを例示している。
子状のn−型エピライン132に選択的に形成されたp−型緩和層133をさらに含む。
このp−型緩和層133は、n−型エピライン132の交差部分に配置された第1部分1
34を含む。
p−型緩和層133の第1部分134は、n−型エピライン132の幅よりも広い幅で
、n−型エピライン132を幅方向に横切るように形成されている。この実施形態では、
第1部分134は、平面視において、n−型エピライン132の交差部分を取り囲む単位
セル11(p型ウェル10)と重なるように、当該交差部分よりも大きい形状に形成され
ている。
子状のゲートトレンチ59(コンタクトトレンチ61)に選択的に形成されたp−型緩和
層136をさらに含む。このp−型緩和層136は、ゲートトレンチ59の交差部分に配
置された第1部分137を含む。
p−型緩和層136の第1部分137は、ゲートトレンチ59の幅よりも広い幅で、ゲ
ートトレンチ59を幅方向に横切るように形成されている。この実施形態では、第1部分
137は、平面視において、ゲートトレンチ59の交差部分を取り囲む単位セル62(p
型チャネル層66)と重なるように、当該交差部分よりも大きい形状に形成されている。
異なるごとに位置や形状も異なり、たとえば、図11〜14に示す配列パターンにおいて
は、図16〜図19に示すように配置される。
この第9実施形態の半導体装置121,123によっても、前述の実施形態と同様の作
用効果を達することができる。
る。図21(a)(b)は、本発明の第10実施形態に係る半導体装置の模式的な断面図で
ある。図20(a)(b)において、図3および図15(a)に示す各部に相当する部分
には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については
説明を省略する。また、図21(a)(b)において、図6(a)および図15(b)に
示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、
それらの部分については説明を省略する。また、図22〜図25は、図20(a)(b)
および図21(a)(b)の単位セル11,62のレイアウトを説明するための図であっ
て、単位セル62の配列パターンを例示している。
n−型エピライン132の全体に渡って配置された第2部分142をさらに含む。つまり
、n−型エピライン132の直線部分にもp−型緩和層133が第2部分142として形
成されている。
p−型緩和層133の第2部分142は、n−型エピライン132の幅よりも狭い幅で
、n−型エピライン132に沿って形成されている。この実施形態では、第2部分142
は、互いに隣り合う複数の単位セル11の各p型ウェル10に対して間隔を隔てて形成されている。第2部分142とp型ウェル10との間に間隔を設けることによって、半導体装置141のオン時に各p型ウェル10の側面に沿ってn−型エピライン132を流れるドレイン電流の経路を確保することができる。よって、オン抵抗の増加を抑制でき、良好なトランジスタ動作を行うことができる。また、第2部分142は、第1部分134よりも浅く形成されている。
ゲートトレンチ59の全体に渡って配置された第2部分144をさらに含む。つまり、ゲ
ートトレンチ59の直線部分にもp−型緩和層136が第2部分144として形成されて
いる。
p−型緩和層136の第2部分144は、ゲートトレンチ59の幅よりも狭い幅で、ゲ
ートトレンチ59に沿って形成されている。この実施形態では、第2部分144は、互い
に隣り合う複数の単位セル62の各p型チャネル層66に対して間隔を隔てて形成されて
いる。第2部分144とp型チャネル層66との間に間隔を設けることによって、半導体
装置143のオン時に各p型チャネル層66のゲートトレンチ59の側面に沿って流れる
ドレイン電流の経路を確保することができる。よって、オン抵抗の増加を抑制でき、良好
なトランジスタ動作を行うことができる。また、第2部分144は、第1部分137より
も浅く形成されている。
異なるごとに位置や形状も異なり、たとえば、図11〜14に示す配列パターンにおいて
は、図22〜図25に示すように配置される。
この第9実施形態の半導体装置141,143によっても、前述の実施形態と同様の作
用効果を達することができる。
る。
たとえば、前述の各半導体装置の各半導体部分の導電型を反転した構成が採用されても
よい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型で
あってもよい。
化シリコン層を用いてもよい。
また、ゲート電極15,32,67,82は、その全部が金属からなっていてもよい。
本発明の半導体装置は、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業
用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成す
るインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電
池、風力発電機その他の発電装置(とくに自家発電装置)が発生する電力を商用電源の電
力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込む
ことができる。
合わせることができる。また、各実施形態において表した構成要素は、この発明の範囲で
組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能で
ある。
2 アクティブ領域
3 外周領域
8 SiC基板
9 SiCエピタキシャル層
10 p型ウェル
13 n+型ソース領域
15 ゲート電極
16 ゲート絶縁膜
18 ポリシリコン層
19 金属層
31 半導体装置
32 ゲート電極
33 ポリシリコン層
34 金属層
41 半導体装置
45 半導体装置
51 半導体装置
52 SiC基板
53 アクティブ領域
54 外周領域
58 ゲートフィンガー
59 ゲートトレンチ
60 アクティブトレンチ
61 コンタクトトレンチ
64 n+型ソース層
66 p型チャネル層
67 ゲート電極
68 ゲート絶縁膜
69 オーバーラップ部
70 ポリシリコン層
71 金属層
72 空間
73 層間膜
76 コンタクト部
81 半導体装置
82 ゲート電極
83 ポリシリコン層
84 金属層
85 空間
91 半導体装置
97 半導体装置
111 半導体装置
113 半導体装置
121 半導体装置
123 半導体装置
131 半導体装置
135 半導体装置
141 半導体装置
143 半導体装置
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴の例を以下に示す。
[項1]SiC半導体層と、前記SiC半導体層に接して形成されたゲート絶縁膜と、前記ゲート絶縁膜上に配置され、前記SiC半導体層におけるチャネルの形成を制御するゲート電極とを含み、前記ゲート電極は、その全部または一部に金属部を含む、半導体装置。
この構成によれば、金属部が含まれていることによって、ポリシリコンのみからなるゲート電極を用いる場合に比べて、ゲート電極のシート抵抗を下げることができる。その結果、半導体装置のスイッチング速度を向上させて、スイッチング損失を低減することができる。
[項2]前記ゲート電極は、当該ゲート電極の一部を構成する前記金属部と前記ゲート絶縁膜との間に配置されたポリシリコン部を含む、項1に記載の半導体装置。
この構成によれば、蒸着法、プラズマCVD(Chemical Vapor Deposition)法、スパッタ法等によって金属部を形成する場合であっても、その形成時、ポリシリコン部によってゲート絶縁膜を保護することができる。これにより、金属部を構成する金属プラズマが、ゲート絶縁膜に直接衝突することを防止することができる。その結果、ゲート絶縁膜にプラズマダメージが発生することを防止することができる。
[項3]前記ポリシリコン部は、前記ゲート絶縁膜上に選択的に形成されている、項2に記載の半導体装置。
この構成によれば、ゲート電極において金属部の割合を増やすことができるので、ゲート電極のシート抵抗を一層下げることができる。
[項4]前記ポリシリコン部は、前記ゲート絶縁膜を介して、前記SiC半導体層の前記チャネルが形成される部分上に形成されている、項3に記載の半導体装置。
この構成によれば、ゲート絶縁膜のチャネル上の部分でのプラズマダメージの発生を防止することができる。これにより、半導体装置の特性(たとえば、閾値電圧V th 等)が、設計仕様に対して変動することを防止することができる。その結果、信頼性の高い半導体装置を提供することができる。また、閾値電圧V th をポリシリコンの仕事関数で設計することができる。そのため、従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧V th を設計することができる。
[項5]前記ポリシリコン部は、前記ゲート絶縁膜上の領域全体を覆うように形成されている、項2に記載の半導体装置。
この構成によれば、ゲート絶縁膜のチャネル上の部分でのプラズマダメージの発生を防止できると共に、ポリシリコン部を簡単に形成することができる。
[項6]前記ポリシリコン部は、p型ポリシリコンからなる、項2〜5のいずれか一項に記載の半導体装置。
たとえば、前記半導体装置がnチャネルMISFETである場合、p型ポリシリコンのみからなるゲート電極は、閾値電圧V th を高くできるという長所を有するが、逆に、シート抵抗が高いという短所も有する。この構成によれば、p型ポリシリコン部と金属部の併用によって、p型ポリシリコンの長所を生かしつつ、シート抵抗が低い金属部によってp型ポリシリコンの短所を補うことができる。
[項7]前記ポリシリコン部および前記金属部は、前記SiC半導体層の側からこの順に積層されたポリシリコン層および金属層であり、前記ポリシリコン層は、前記金属層よりも薄い、項2〜5のいずれか一項に記載の半導体装置。
この構成によれば、ゲート電極において金属層の割合を増やすことができるので、ゲート電極のシート抵抗を一層下げることができる。
[項8]前記金属部は、銅(Cu)またはタングステン(W)からなる、項1〜7のいずれか一項に記載の半導体装置。
銅(Cu)やタングステン(W)はステップカバレッジ性に優れるので、たとえば、トレンチ等の凹部に埋め込みゲート電極を形成する際には、当該凹部を金属部で良好に埋め戻すことができる。
[項9]前記ゲート電極は、当該ゲート電極の一部を構成する前記金属部と前記ゲート絶縁膜との間に配置されたポリ炭化シリコン部を含む、項1に記載の半導体装置。
この構成によれば、蒸着法、プラズマCVD(Chemical Vapor Deposition)法、スパッタ法等によって金属部を形成する場合であっても、その形成時、ポリ炭化シリコン部によってゲート絶縁膜を保護することができる。これにより、金属部を構成する金属プラズマが、ゲート絶縁膜に直接衝突することを防止することができる。その結果、ゲート絶縁膜にプラズマダメージが発生することを防止することができる。
また、ポリ炭化シリコンはシート抵抗が高いという短所を有するが、シート抵抗が低い金属部との併用によって、その短所を補うことができる。さらに、前記半導体装置がnチャネルMISFETである場合、ポリ炭化シリコンは、p型ポリ炭化シリコンであることが好ましい。p型ポリ炭化シリコンは、nチャネルMISFETに対しては、n型ポリ炭化シリコンに比べて閾値電圧V th を高くできるという長所を有する。
閾値電圧V th が高ければ、スイッチング時のノイズ等による誤オンの防止効果が良好であるため、閾値電圧V th は高い方が好ましい。すなわち、nチャネルMISFETにp型ポリ炭化シリコンを組み合わせる構成では、p型ポリ炭化シリコンと金属部の併用によって、閾値電圧V th が高いというp型ポリ炭化シリコンの長所を生かしつつ、シート抵抗が低い金属部によって、シート抵抗が高いというp型ポリ炭化シリコンの短所を補うことができる。
[項10]前記ポリ炭化シリコン部は、前記ゲート絶縁膜上に選択的に形成されている、項9に記載の半導体装置。
この構成によれば、ゲート電極において金属部の割合を増やすことができるので、ゲート電極のシート抵抗を一層下げることができる。
[項11]ドレイン領域として機能する第1導電型のSiC半導体層と、前記SiC半導体層の表面側に露出するように、前記SiC半導体層に選択的に配置された第2導電型のウェルと、前記ウェル内に配置され、前記ウェルに取り囲まれた第1導電型のソース領域と、前記ソース領域と前記ドレイン領域としての前記SiC半導体層との間に跨って配置され、前記ウェルの表面におけるチャネルの形成を制御するゲート電極と、前記ゲート電極と前記SiC半導体層の前記表面との間に配置されたゲート絶縁膜とを含み、前記ゲート電極は、前記SiC半導体層の前記表面側からこの順に積層されたポリシリコン層および金属層を含む、半導体装置。
この構成によれば、半導体装置にプレーナゲート型MIS(Metal Insulator Semiconductor)トランジスタ構造が形成されている。このプレーナゲート型MISトランジスタ構造において、金属層が含まれている。これにより、ポリシリコンのみからなるゲート電極を用いる場合に比べて、ゲート電極のシート抵抗を下げることができる。その結果、半導体装置のスイッチング速度を向上させて、スイッチング損失を低減することができる。
さらに、蒸着法、プラズマCVD(Chemical Vapor Deposition)法、スパッタ法等によって金属層を形成する場合であっても、その形成時、ポリシリコン層によってゲート絶縁膜を保護することができる。これにより、金属層を構成する金属プラズマが、ゲート絶縁膜に直接衝突することを防止することができる。その結果、ゲート絶縁膜にプラズマダメージが発生することを防止することができる。
[項12]前記ポリシリコン層は、前記ゲート絶縁膜を介して、前記ウェルの前記チャネルが形成される部分上に選択的に形成されている、項11に記載の半導体装置。
この構成によれば、ゲート絶縁膜のチャネル上の部分でのプラズマダメージの発生を防止することができる。これにより、半導体装置の特性(たとえば、閾値電圧V th 等)が、設計仕様に対して変動することを防止することができる。その結果、信頼性の高い半導体装置を提供することができる。また、閾値電圧V th をポリシリコンの仕事関数で設計することができる。そのため、従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧V th を設計することができる。
[項13]前記ポリシリコン層は、前記ゲート絶縁膜上の領域全体を覆うように形成されている、項11に記載の半導体装置。
この構成によれば、ゲート絶縁膜のチャネル上の部分でのプラズマダメージの発生を防止できると共に、ポリシリコン層を簡単に形成することができる。
[項14]前記ウェルは、格子状に複数配列されている、項11〜13のいずれか一項に記載の半導体装置。
[項15]ゲートトレンチが形成されたSiC半導体層と、前記SiC半導体層の表面側に露出するように配置され、前記ゲートトレンチの側面の一部を形成する第1導電型のソース層と、前記ソース層に対して前記SiC半導体層の裏面側に前記ソース層に接するように配置され、前記ゲートトレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記SiC半導体層の前記裏面側に前記チャネル層に接するように配置され、前記ゲートトレンチの前記底面を形成する第1導電型のドレイン層と、前記ゲートトレンチの前記側面および前記底面に形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれ、前記チャネル層の前記ゲートトレンチの前記側面におけるチャネルの形成を制御するゲート電極とを含み、前記ゲート電極は、前記ゲートトレンチの前記側面および/または前記底面側からこの順に積層されたポリシリコン層および金属層を含む、半導体装置。
この構成によれば、半導体装置にトレンチゲート型MISトランジスタ構造が形成されている。このトレンチゲート型MISトランジスタ構造において、金属層が含まれている。これにより、ポリシリコンのみからなるゲート電極を用いる場合に比べて、ゲート電極のシート抵抗を下げることができる。その結果、半導体装置のスイッチング速度を向上させて、スイッチング損失を低減することができる。
さらに、蒸着法、プラズマCVD(Chemical Vapor Deposition)法、スパッタ法等によって金属層を形成する場合であっても、その形成時、ポリシリコン層によってゲート絶縁膜を保護することができる。これにより、金属層を構成する金属プラズマが、ゲート絶縁膜に直接衝突することを防止することができる。その結果、ゲート絶縁膜にプラズマダメージが発生することを防止することができる。
[項16]前記ポリシリコン層は、前記ゲートトレンチの前記側面全体に選択的に形成されており、前記金属層は、前記ゲート絶縁膜の前記ゲートトレンチの前記底面上の部分に接するように、当該ポリシリコン層で囲まれた空間に埋め込まれている、項15に記載の半導体装置。
この構成によれば、ゲート絶縁膜のチャネル層に対向する部分でのプラズマダメージの発生を防止することができる。これにより、半導体装置の特性(たとえば、閾値電圧V th 等)が、設計仕様に対して変動することを防止することができる。その結果、信頼性の高い半導体装置を提供することができる。また、閾値電圧V th をポリシリコンの仕事関数で設計することができる。そのため、従来のポリシリコンのみからなるゲート電極の場合と同じ条件で閾値電圧V th を設計することができる。
[項17]前記ポリシリコン層は、前記ゲートトレンチの前記側面および前記底面に倣って、前記ゲートトレンチの内面全体を覆うように形成されており、前記金属層は、当該ポリシリコン層で囲まれた空間に埋め込まれている、項15に記載の半導体装置。
この構成によれば、ゲート絶縁膜のチャネル層に対向する部分でのプラズマダメージの発生を防止できると共に、ポリシリコン層を簡単に形成することができる。
[項18]前記SiC半導体層は、前記チャネルが形成されるアクティブ領域と、前記アクティブ領域を取り囲む外周領域とを含み、前記ゲートトレンチは、前記アクティブ領域および前記外周領域に跨って形成されており、前記ゲート電極は、前記外周領域において前記ゲートトレンチの開口端から前記SiC半導体層の前記表面を覆うように形成され、前記金属層からなるオーバーラップ部を有し、前記半導体装置は、前記外周領域に沿って前記アクティブ領域を取り囲むように配置され、前記ゲート電極の前記オーバーラップ部に電気的に接続されたゲートフィンガーを含む、項15〜17のいずれか一項に記載の半導体装置。
この構成によれば、ゲートフィンガーが接続されるオーバーラップ部が金属層からなるので、ゲートフィンガーからゲート電極に対して電流を良好に流すことができる。
[項19]前記ゲートトレンチは、前記アクティブ領域において格子状に形成され、前記外周領域において前記格子状のトレンチの端部から引き出されたストライプ状に形成されており、前記ゲートフィンガーは、前記ストライプ状のトレンチを横切る方向に沿って敷設されている、項18に記載の半導体装置。
[項20]前記半導体装置は、前記ゲート電極を覆うように前記SiC半導体層の前記表面に形成された層間膜をさらに含み、前記ゲートフィンガーは、その幅方向中央において前記層間膜を貫通して前記ゲート電極に接するコンタクト部を含む、項18または19に記載の半導体装置。
[項21]前記コンタクト部は、前記外周領域に沿って前記アクティブ領域を取り囲む直線状に形成されている、項20に記載の半導体装置。
Claims (21)
- SiC半導体層と、
前記SiC半導体層に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置され、前記SiC半導体層におけるチャネルの形成を制御す
るゲート電極とを含み、
前記ゲート電極は、その全部または一部に金属部を含む、半導体装置。 - 前記ゲート電極は、当該ゲート電極の一部を構成する前記金属部と前記ゲート絶縁膜と
の間に配置されたポリシリコン部を含む、請求項1に記載の半導体装置。 - 前記ポリシリコン部は、前記ゲート絶縁膜上に選択的に形成されている、請求項2に記
載の半導体装置。 - 前記ポリシリコン部は、前記ゲート絶縁膜を介して、前記SiC半導体層の前記チャネ
ルが形成される部分上に形成されている、請求項3に記載の半導体装置。 - 前記ポリシリコン部は、前記ゲート絶縁膜上の領域全体を覆うように形成されている、
請求項2に記載の半導体装置。 - 前記ポリシリコン部は、p型ポリシリコンからなる、請求項2〜5のいずれか一項に記
載の半導体装置。 - 前記ポリシリコン部および前記金属部は、前記SiC半導体層の側からこの順に積層さ
れたポリシリコン層および金属層であり、
前記ポリシリコン層は、前記金属層よりも薄い、請求項2〜5のいずれか一項に記載の
半導体装置。 - 前記金属部は、銅(Cu)またはタングステン(W)からなる、請求項1〜7のいずれ
か一項に記載の半導体装置。 - 前記ゲート電極は、当該ゲート電極の一部を構成する前記金属部と前記ゲート絶縁膜と
の間に配置されたポリ炭化シリコン部を含む、請求項1に記載の半導体装置。 - 前記ポリ炭化シリコン部は、前記ゲート絶縁膜上に選択的に形成されている、請求項9
に記載の半導体装置。 - ドレイン領域として機能する第1導電型のSiC半導体層と、
前記SiC半導体層の表面側に露出するように、前記SiC半導体層に選択的に配置さ
れた第2導電型のウェルと、
前記ウェル内に配置され、前記ウェルに取り囲まれた第1導電型のソース領域と、
前記ソース領域と前記ドレイン領域としての前記SiC半導体層との間に跨って配置さ
れ、前記ウェルの表面におけるチャネルの形成を制御するゲート電極と、
前記ゲート電極と前記SiC半導体層の前記表面との間に配置されたゲート絶縁膜とを
含み、
前記ゲート電極は、前記SiC半導体層の前記表面側からこの順に積層されたポリシリ
コン層および金属層を含む、半導体装置。 - 前記ポリシリコン層は、前記ゲート絶縁膜を介して、前記ウェルの前記チャネルが形成
される部分上に選択的に形成されている、請求項11に記載の半導体装置。 - 前記ポリシリコン層は、前記ゲート絶縁膜上の領域全体を覆うように形成されている、
請求項11に記載の半導体装置。 - 前記ウェルは、格子状に複数配列されている、請求項11〜13のいずれか一項に記載
の半導体装置。 - ゲートトレンチが形成されたSiC半導体層と、
前記SiC半導体層の表面側に露出するように配置され、前記ゲートトレンチの側面の
一部を形成する第1導電型のソース層と、
前記ソース層に対して前記SiC半導体層の裏面側に前記ソース層に接するように配置
され、前記ゲートトレンチの前記側面の一部を形成する第2導電型のチャネル層と、
前記チャネル層に対して前記SiC半導体層の前記裏面側に前記チャネル層に接するよ
うに配置され、前記ゲートトレンチの前記底面を形成する第1導電型のドレイン層と、
前記ゲートトレンチの前記側面および前記底面に形成されたゲート絶縁膜と、
前記ゲートトレンチに埋め込まれ、前記チャネル層の前記ゲートトレンチの前記側面に
おけるチャネルの形成を制御するゲート電極とを含み、
前記ゲート電極は、前記ゲートトレンチの前記側面および/または前記底面側からこの
順に積層されたポリシリコン層および金属層を含む、半導体装置。 - 前記ポリシリコン層は、前記ゲートトレンチの前記側面全体に選択的に形成されており
、
前記金属層は、前記ゲート絶縁膜の前記ゲートトレンチの前記底面上の部分に接するよ
うに、当該ポリシリコン層で囲まれた空間に埋め込まれている、請求項15に記載の半導
体装置。 - 前記ポリシリコン層は、前記ゲートトレンチの前記側面および前記底面に倣って、前記
ゲートトレンチの内面全体を覆うように形成されており、
前記金属層は、当該ポリシリコン層で囲まれた空間に埋め込まれている、請求項15に
記載の半導体装置。 - 前記SiC半導体層は、前記チャネルが形成されるアクティブ領域と、前記アクティブ
領域を取り囲む外周領域とを含み、
前記ゲートトレンチは、前記アクティブ領域および前記外周領域に跨って形成されてお
り、
前記ゲート電極は、前記外周領域において前記ゲートトレンチの開口端から前記SiC
半導体層の前記表面を覆うように形成され、前記金属層からなるオーバーラップ部を有し
、
前記半導体装置は、前記外周領域に沿って前記アクティブ領域を取り囲むように配置さ
れ、前記ゲート電極の前記オーバーラップ部に電気的に接続されたゲートフィンガーを含
む、請求項15〜17のいずれか一項に記載の半導体装置。 - 前記ゲートトレンチは、前記アクティブ領域において格子状に形成され、前記外周領域
において前記格子状のトレンチの端部から引き出されたストライプ状に形成されており、
前記ゲートフィンガーは、前記ストライプ状のトレンチを横切る方向に沿って敷設され
ている、請求項18に記載の半導体装置。 - 前記半導体装置は、前記ゲート電極を覆うように前記SiC半導体層の前記表面に形成
された層間膜をさらに含み、
前記ゲートフィンガーは、その幅方向中央において前記層間膜を貫通して前記ゲート電
極に接するコンタクト部を含む、請求項18または19に記載の半導体装置。 - 前記コンタクト部は、前記外周領域に沿って前記アクティブ領域を取り囲む直線状に形
成されている、請求項20に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
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JP2012181156A Division JP2014038963A (ja) | 2012-08-17 | 2012-08-17 | 半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020066797A Division JP2020127017A (ja) | 2020-04-02 | 2020-04-02 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018133579A true JP2018133579A (ja) | 2018-08-23 |
Family
ID=63247581
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JP2018079962A Pending JP2018133579A (ja) | 2018-04-18 | 2018-04-18 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2018133579A (ja) |
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