JPS5948890A - メモリ回路 - Google Patents

メモリ回路

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JPS5948890A
JPS5948890A JP57157455A JP15745582A JPS5948890A JP S5948890 A JPS5948890 A JP S5948890A JP 57157455 A JP57157455 A JP 57157455A JP 15745582 A JP15745582 A JP 15745582A JP S5948890 A JPS5948890 A JP S5948890A
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JP
Japan
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word line
level
transistor
noise
line
Prior art date
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Pending
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JP57157455A
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English (en)
Inventor
Hiroshi Watabe
渡部　博士
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明（／ｊ、メモリ回路に関するものである。
一般に半導体メモリはＭｘＮのマトリックスに配置され
アドレス入力によってＭ行の内１本のワード線を選択し
、同ワード線上にあるメモリ音読み出しＮ列のビット線
の内１本ヲｉ列択し、入出力と結合する。特にダイナミ
ックメモリにおいては、デコーダーの構成から非選択の
ワード線がフローティング状態となる。このため非選択
のワード線が、選択アドレスの読出し中に雑音を受けや
すく、ワード線が受けた雑音によって、非選択のメモリ
セルの′清報が失なわれることがある。このような非選
択のワード線の７０−ティングを防止するために、ワー
ド線の雑音防止回路全容ワード４９に付加することが従
来用いられている。
第１図は従来の例を示す。以下の説明はＮチャンネルＭ
Ｏ８で示すがＰチャンネルであっても同様である。用１
図は１本のワード線ＷＬとそれに結合されているセル群
１１１〜ＩＩＭ、ワード線雑音防止回路１０１及びデコ
ーダ回ｔｉ５１０２　ｋ示しである。正補−組のアドレ
ス信号ＡＯ／ＡＯ〜ＡＶＡ１の一組の１百号の正又は補
の一方が谷々トランジスタＱｌ　ｔ　ｏ−Ｑｌｌ　ｉの
ゲートへ各力入力され正補のいずれが入力されているか
によって、デコーダーの選択、非選択が決定される。メ
モリが非活性化状態の時（はすべでの正補のアドレス信
号Ａｏ／Ａｏ〜Ａ　ｉ　／Ａ　ｉ　　はＯレベルとなっ
ておりトランジスタＱ１１０〜Ｑ１１ｉはすべてオフ状
態となっている。さらにプリチャージ信号φ１はルベル
にありトランジスタＱ１５とによって節点Ｎ１２はルベ
ルとなりトランジスタＱ、１４はＯＮ状態となる。一方
この時読出信号φ人は０レベルにあり）ランジスタＱ１
４　　がＯＮ状態のためワード線ＷＬはＯレベルとなっ
てセル１１１〜ＩＩＭはその情報を保持している。一方
雑音防止回路１０１はトランジスタＱ１３　　がオフ状
態であジ、かつ、プリチャージ信号φＰはルベルにある
ためトランジスタＱ１２により′節点Ｎｉｌ　はルベル
となる。メモリが活性化されるとプリチャージ信号φＰ
はＯレベルとなりさらにアドレス信号Ａｏ／Ａｏ〜Ａｉ
／Ａｉは正補の一方がルベルとなる。トランジスタＱＩ
ＩＯ〜Ｑ１１１に入力される信号の内少くとも１個がル
ベルとなるならば接点Ｎ１２は放電されて０レベルとな
りトランジスタＱ１４はオフ状態となる。
入力がすべて０レベルならばＮ１２はルベルを保ちトラ
ンジスタＱ１４はオン状態となり、デコーダ１０２の選
択、非選択が決定される。その後読出信号φいがルベル
となり、トランジスタＱ１４のオン／オフの状態に従っ
てワード線ＷＬのＩ／［Ｊレベルが決定される。ここで
トランジスタＱ１４のコンダクタンス全トランジスタＱ
１１のコンダクタンスより大きく取っておけば、ワード
線ＷＬが高レベルとなった時トランジスタＱ、１３　が
オン状態となり、節点Ｎ１１は放電されて、トランジス
タＱｌｌはオフ状態とな夛、ワード線ＷＬの高レベルに
対し何ら影響を与えることはない。一方非選択のワード
線は０レベルであるのでトランジスタＱ１３はオフ状態
にあるためＩｆｊｊ点Ｎｔ１　はルベルにありトランジ
スタＱ１１はオン状態にありワード線ＷＬを接地レベル
に保とうとする。従って非選択状態にあるワード線に雑
音が入ってもその雑音はトランジスタＱ１１　により接
地電位に放電されてしまう。このような雑音防止回路を
集積化すると各ワード線にこの回路を伺加せねばならず
大容量のメモリを集積化するには匈さない。
第２図はもう一つの従来例金子す。２０１はワード線雑
音防止回路金示す。デユーダ２０２が第１図の例と同様
に選択非選択恋７決定された後読小信号φ人がルベルと
なりワード線ＷＩ、ｅ　ルベルにあげる。一方雑音防止
回路に入力される信号φ１は少くとも読出信号４人がル
ベルにある間トランジスタの閾値（以下ＶＴ　）よりや
や高い電位を与えることによＱトランジスタＱ２１’ｉ
わずかにオン状態とする。こうすることによって選択さ
れたワード線のルベルを大きく下げることなくかつ非選
択のワード線に生じた４７Ｒ音をトランジスタＱ１２に
よって放電することが可能となる。
しかし最近のように５■単一電源のダイナミックメモリ
のように大きな信号をメモリセルに蓄積するためにワー
ド線を電源以上に持ちあげる即ち読出信号φ人を電源以
上に持ちあげることがたびたび実行されている。このよ
うに電源以上のレベル全得るには、信号を高レベルにし
た後、信号をフローティング状態にして容量結合でさら
に高い電位を得る方法がとられるが、このときトランジ
スタＱ２１　　がわずかにオン状態にあれば選択された
ワードの電位は高レベルのフローティグ状態であるため
トランジスタＱ２１２通して放電されて低レベルとなっ
てしまうため、第２図のような雑音防止回路は使用でき
ない。一方１トランジスタ型のメモリセル音用いたダイ
ナミックメモリのワード線に生じる雑音の多くは隣接す
るワード約−からかなりのノイズを受ける。これはメモ
リセルの配置によるものである。これは、ポリシリコン
によって形成されたセルトランジスタの電極の上を隣接
ワード線が配置されることにより両者の間に容ｉｔ結合
が生じて選択ワード線が高レベルになる時非選択の隣接
ワード線に雑音を与えることとなる。
この雑音は非選択のワード線を高いレベルに持ちあげる
ことになフ有害な雑音である。もちろんビット線とワー
ド線の容量結合があるがビット線は低レベルへ変化する
ためにビットｓから受けるｒ准音は非選択のワード線に
対して有害にはならない。
本発明の目的は以上のようなセル配ｆｔｋ考慮しかつ従
来の欠点をなくしたワード線雑音防止回路を提供するこ
とにある。
本発明によるメモリは互いに隣接する第１のワ−ド線と
第２のワードｉにおいて、ドレイン金弟１のワード線に
ゲートを第２のワード線に結線した第１のトランジスタ
とドレインを第２のワード線にゲート金弟１のワード線
に結線した第２のトランジスタ全有することを特徴とす
る。
以下実施例に従って説明する。
第３図は本発明の実施例の一つであジ互に容量結合金持
つ隣接ワード線ＷＬＩＷＬ２は各々デコーダー３０２，
３０３に結合されている各々のワード線全入力とするワ
ード線防止回路３０１はトランジスタ（λ３１Ｑ３２よ
りなり、ドレイン全１本のワード線に結線しワード全他
方のワード線に結線したフリップフロ、ブ構造になって
いる。
互い［ｌｉＪ接するワード線ＷＬｔとＷＬ２　が同時に
選択されることはないため、共に非選択状態が一方が選
択他方が非選択の二つの状態がある。共に非選択ならば
互に雑音を与えあうことはない。
一方例えば−・ｖＬ□　が選択されて高レベルとなると
トランジスタＱ３２はオン状態となり非選択のワード線
ＷＬ２　は接就レベルが与えられるため互いに容量結合
があっても非選択のワード線ＷＬｚはＯレベルを保つこ
とが可能である。特に大容量化されたダイナミックメモ
リでは１個のデコーダーよ！ｌｌ複数個のワード線を選
択し代−りに選択信号を分割し１本のワード線を選択す
ることを採用している。
第４図は本発明の他の実施例全示しデコーダー４０２．
４０３より各々ワード線を４本ＷＬｘ〜ＷＬ８　−に出
力する例を示しである。１ずデコーダ４０２が選択され
ているとするとトランジスターＱ４０３〜Ｑ４０６はＯ
Ｎ状態となり１洸出信号φＡｌ〜Ｑ人４　の内の一本が
高レベルとなり残りの三木は低レベルを保つ。リード線
雑音防止回路４０１Ｕ異なるワードデコーダーより出力
されかつ１′４接するワード線、例えばＷＬ４とＷＬ５
の間に設けられており同一のデコーダーから出力される
ワード線の但例えばＷＬ２とＷＬａ　　ＷＬ３とＷＬ４
　　との間には必要としない。これは例えば読出信号φ
Ａ３がルベルとなるとワード線ＷＬａがルベルとなルカ
７−　）”ａ　ＷＬａ　、！＝　ＷＬ２　又／ｄ　ＷＬ
３　トＷ、１．，４の間に容量結合があっても各々トラ
ンジスタＱ４０４とＱ４０６はオン状態のため各々のワ
ード線が受けたノイズは読出信号φＡ２　φＡ３へと放
電されて雑音は発生しない。φＡ４　　がルベルとワー
ドＷＬ４が選択されるがデコーダー４０３は非選択であ
るためトランジスタＱ４０７はオン状態にありワード線
ＷＬｓはリード線ＷＬ４により雑音を受けるしかし雑音
防止回路４０１中のトランジスタＱ４０２がオン状態と
なりワード線ＷＬｓの雑音はこれにより消すことが可能
となる又トランジスタＱ４０１はオフ状態のためリード
線ＷＬ４には悪影響を与えることはない。なお図中ワー
ド線ＷＬｌ、ＷＬｓも隣接ワード線があればそれらと同
様な雑音防止回路を構成することが可能となる。このよ
うに本発明を用いることによってワード線の雑音を防止
することが可能となる。
もち論他の雑音防止回路例えば図２の回路と合せて使用
することも可能である。特にワード線を電源以上のレベ
ルへあげる時第２図の信号φ２をθレベルにすれば隣接
ワードから受ける雑音を消すことが可能となる。
【図面の簡単な説明】
第１図、第２図は従来の例を示す図、第３図。 第４図は本発明の実施例を示す図である。 ＷＬ・・・・・・ワード線。 ２６ノ （イ）２図 φＡ

Claims (1)

    【特許請求の範囲】
  1. 互いに隣接する第１のワード線と第２のワード線におい
    て、ドレインを第１のワード線にゲート金弟２のワード
    線に結線した第１のトランジスタとドレインを第２のワ
    ード線にゲートを第１のワード線に結線した第２のトラ
    ンジスタ？設けたことを特徴とするメモリ回路。
JP57157455A 1982-09-10 1982-09-10 メモリ回路 Pending JPS5948890A (ja)

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EP83108993A EP0103834B1 (en) 1982-09-10 1983-09-12 Memory circuit with noise preventing means for word lines
US06/531,372 US4602355A (en) 1982-09-10 1983-09-12 Memory circuit with noise preventing means for word lines
DE8383108993T DE3379812D1 (en) 1982-09-10 1983-09-12 Memory circuit with noise preventing means for word lines

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