KR970010658B1

KR970010658B1 - 번-인회로를 가지는 반도체메모리장치 및 그 번-인방법

Info

Publication number: KR970010658B1
Application number: KR1019930025324A
Authority: KR
Inventors: 이승근; 곽충근
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1993-11-26
Filing date: 1993-11-26
Publication date: 1997-06-30
Also published as: JPH07201200A; US5471429A; JP3645296B2; KR950015694A

Abstract

내용없음

Description

번-인회로를 가지는 반도체메모리장치 및 그 번-인방법

제1도는 본 발명에 의한 번-인회로가 구비된 반도체메모리장치의 개략적 블럭구성을 보여주는 도면

제2도는 본 발명에 의한 번-인회로내의 입력스위칭부의 실시예를 보여주는 회로도

제3도는 본 발명에 의한 번-인회로내의 번-인제어부의 실시예를 보여주는 회로도

제4도는 통상의 디코오더에 본 발명에 의한 번-인신호를 연결한 실시예를 보여주는 회로도

제5도는 패키지완성 후의 칩의 모드를 검출하기 위한 모드판독회로의 실시예를 보여주는 회로도

본 발명은 반도체메모리장치에 관한 것으로, 특히 스테이틱램(static RAM)에서의 신뢰성개선을 위한 번-인(Bum-in)회로를 가지는 반도체메모리장치 및 그 번-인 방법에 관한 것이다.

예컨대 다이나믹램(dynamic RAM)이나 스테이틱램과 같은 반도체메모리장치의 경우에는 칩의 패키지(package)공정 전(前) 또는 그 후(後)에 내부회로들의 신뢰성을 검사하기 위하여 번-인테스트를 실시한다.

이 번-인테스트는 동일칩상에 내장되는 메모리쎌(memory ce11)들을 결함(defect)을 검출 또는 메모리쎌들의 강도를 시험하기 위한 것으로서, 각 메모리쎌들에 외부공급전원 또는 그 이상의 고전압을 장시간동안 공급함에 의해 그 불량여부를 검사하게 된다. 실제적으로 이 번-인테스트는 모든 반도체제조회로에서 사용되고 있는 기술이며, 보다 효율적인 번-인테스트를 실시하기 위한 여러 노력들이 진행되고 있는 실정이다.

한편 이러한 번-인테스트는 다이나믹램과 스테이틱램이 통상적으로 서로 다른 번-인방법을 실시하게 된다. 이는 다이나믹램의 메모리쎌 구조와 스테이틱램의 메모리쎌 구조가 서로 다른 것에 기인하는 것이다. 이 기술분야에 잘 알려져 있는 바와 같이 다이나믹램의 경우에는 하나의 메모리쎌이 하나의 스토리지(storage)캐패시터와 하나의 액세스(access)트랜지스터로 구성되는데 비하여, 스테이틱램의 경우에는 하나의 메모리쎌이 6개의 트랜지스터 또는 2개의 저항과 4개의 트랜지스터로 이루어진다. 여기서 다이나믹램의 경우에는 메모리쎌의 구성이 데이타의 방전현상을 가지는 휘발성(volatile)메모리소자이기 때문에 일정시간 간격으로 테이타를 제저장하기 위한 이른바 리프레쉬(refresh)를 필요로 하게 된다. 그러나 스테이틱램의 경우는 메모리쎌의 구조가 래치(latch)구성을 가짐에 의해리 프레쉬동작을 필요로 하지 않는다. 따라서 다이나믹램에서 실시되는 번-인테스트와 스테이틱램에서 실시되는 번-인테스트가 서로 다르게 됨은 이러한 메모리쎌의 구조상의 차이에서 비롯되며, 이를 상세하게 살펴보면 후술되는 바와 같다.

로버트 제이 프룁스팅(Robert J Proebsting) 등으로 특허 허여된 것으로서 1983년 4월 19일자로 미합중국에서 특허등록된 미합중국 특허번호 4, 380, 805호(발명의 명칭 : TAPE BURN-IN ClRCUlT)는, 다이나믹램과 같은 메모리쎌의 구조를 가지는 반도체메모리장치에서의 번-인에 관한 기술을 개시하고 있다. 이 특허에 개시된 기술적 특징을 살펴보면, 웨이퍼(wafer)상태에서 번-인을 실시함에 의해서 번-인테스트에 소모되는 번-인시간을 감소시키는 것이다. 즉, 이 특허에 개시된 기술은 다이나믹램과 같이 리프레쉬동작을 필요로 하는 메모리쎌의 구조를 가지는 반도체메모리장치에 국한된 기술로서, 여분의 패드(extra PAD)를 다수개로 구비하고 이 다수개의 여분의 패드에 신호를 인가시킨다. 이렇게 다수개의 여분의 패드에 신호를 인가하게 되면 동일칩상에 존재하는 모든 행(row)과 열(column)을 인에이블시킬 수 있게 되며, 이와 과정을 통해 웨이퍼상태에서 칩내의 모든 메모리썰을 선택하여 동시에 번-인을 실시하게 된다. 이와 같은 과정으로 번-인을 실시하게 되며, 실질적으로 번-인에 소모되는 시간은 큰 폭으로 감소하게 되는 장점이 있다. 그러나 이 특허에 개시된 기술은 웨이퍼상태에서 번-인시킬 수 있는 특수한 별도의 장치를 사용하여야만 하는 부담이 있다. 또한 웨이퍼상태에서 번-인전압을 내부의 각 메모리쎌들로 공급하기 위한 수단으로서의 다수개의 엑스트라패드를 동일칩상에 형성하여야 한다.

한편 상기한 특허는 다이나믹램에서 사용되는 리프레쉬기능을 응용한 방법으로서 이를 스테이틱램에는 적용할 수 없게 된다. 왜냐하면 다이나믹램의 메모리쎌은 하나의 액세스트랜지스터와 하나의 스토리지캐패시터로 구성되어서 모든 메모리쎌을 한번에 번-인을 시켜도 문제가 발생되지 않으나, 스테이틱램의 경우에는 리프레쉬기능이 없기 때문에 메모리쎌을 액세스하는 방법은 통상의 리드(read) 및 라이트(write)동작을 통해서만 가능하게 된다. 따라서 전술한 특허에 개시된 기술의 스테이틱램에 적용할 경우, 스테이틱램내에서 메모리쎌에 라이트를 시키는 회로인 라이트드라이버에 연결된 메모리쎌의 갯수가 많아져서 각 메모리쎌에 라이트동작이 정상적으로 이루어지지 않게 되어 소망하는 만큼 번-인을 할수 없게 된다. 이러한 문제는 칩의 집적도가 점점 증가하는 현 시점을 생각한다면 더욱 어렵게 된다. 따라서 스테이틱램의 경우에는, 번-인테스트를 실시함에 있어서, 현재의 기술은 통상적으로 소정갯수의 행과 소정갯수의 열을 동시에 인에이블시켜 번-인테스트를 실시하는 것이 주류를 이루고 있다. 만일 전술한 특허에 개시된 기술과 같이 웨이퍼상태에서 인-번테스트를 실시하는 것을 스테이틱램에 적용하게 되는 경우에는, 번-인테스트를 위한 고가의 장비구입 그리고 번-인의 시간제약 등 여러 문제가 발생하여 스티이틱램에서는 웨이퍼 번-인이 힌실적으로 여러 문제들을 수반하는 것으로 평가되어 왔었다.

따라서 본 발명의 목적은 스테이틱램과 같은 반도체메모리장치를 패키지상태에서 신뢰성있게 번-인테스트를 수행하도록 하는 번-인회로를 제공함에 있다.

본 발명의 다른 목적은 스테이틱램과 같은 반도체메모리장치를 패키지상태에서 신뢰성있게 번-인테스트를 실시하며, 번-인테스트를 위한 별도의 테스트장비를 필요로 하지 않도록 하는 번-인회로를 제공함에 있다.

본 발명의 또다른 목적은 스테이틱램과 같은 반도체메모리장치를 패키지상태에서 고속으로 번-인테스트를 수행하도록 하는 번-인회로를 제공함에 있다.

본 발명의 또다른 목적은 스티이틱램과 같은 반도체메모리장치를 패키지상태에서 번-인테스트를 수행하시키며 이 번-인테스트시 동일칩상에 존재하는 모든 메모리쎌들을 동시에 선택하도록 하는 번-인회로를 제공함에 있다.

본 발명의 또다른 목적은 스티이틱램과 같은 반도체메모리장치를 패키지상태에서 번-인테스트를 수행시키며 이 번-인테스트시 동일침상에 존재하는 모든 메모리쎌들을 동시에 선택함에 의해 번-인테스트시간을 최대한으로 단축시키는 번-인방법을 제공함에 있다.

이러한 본 발명의 여러 목적들을 최적으로 달성하기 위한 본 발명은, 적어도 패키지 공정이 완료된 후의 반도체메모리장치에서의 번-인테스트를 향한 것이다.

상기 본 발명에 의한 반도체메모리장치는, 번-인테스트시 칩내의 모든 메모리쎌 선택을 인에이블시키는 번-인제어회로를 구비한다.

상기 본 발명에 의한 반도체메모리장치는, 메모리쎌이 행과 열방향으로 각각 다수개로씩 저장되는 메모리쎌어레이와, 상기 메모리쎌어레이의 행을 선택하는 행디코오더와, 상기 메모리쎌어레이의 열을 선택하는 열디코오더를 가지는 반도체메모리장치에 있어서, 동일칩상에 형성되는 데이타 입출력핀과 상기 메모리쎌어레이의 열과의 사이에 형성되고 상기 데이타입출력핀을 통해 입출력되는 데이타를 전송하는 입출력라인 제어회로와, 상기 메모리쎌어레이내의 데이타의 입출력을 제어하기 위한 신호를 상기 입출력라인으로 공급하는 리드/라이트제어회로와, 상기 리드/라이트제어회로의 출력신호를 입력하고 이 입력에 대응하여 상기 입출력라인제어회로를 통해 입력되는 데이타입력에 응답된 번-인신호를 상기 행디코더와 열디코오더에 공급하여 동일칩의 번-인테스트를 인에이블시키는 번-인제어회로를 구비하여, 칩의 번-인테스트가 패키지 공정 후에 이루어지는 반도체메모리장치임을 특징으로 한다.

상기 본 발명에 의한 반도체메모리장치의 번-인방법은, 메모리쎌이 행과 열방향으로 각각 다수개로씩 저장되는 메모리쎌어레이와, 상기 메모리쎌어레이의 행을 선택하는 행디코오더와, 상기 메모리쎌어레이의 열을 선택하는 열디코오더와, 동일칩상에 형성되는 데이타입출력핀과 상기 메모리쎌어레이의 열과의 사이에 형성되고 상기 데이타입출력핀을 통해 입출력되는 데이타를 전송하는 입출력라인제어회로와, 상기 메모리쎌어레이내의 데이타의 입출력을 제어하기 위한 신호를 상기 입출력라인으로 공급하는 리드/라이트제어 회로를 가지는 반도체메모리장치에 있어서, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 번-인모드인에이블부가 번-인모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 제1과정과, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 노멀모드인에이블부가 노멀모드이네이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 제2과정과, 상기 번-인모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제1퓨우즈를 포함하는 번-인신호발생부가 상기 제1퓨우즈의 절단동작에 대응하여 번-인신호를 발생시켜 상기행디코오더와 열디코오더로 공급하는 제3과정과, 상기 노멀모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제2퓨우즈를 포함하는 번-인제어신호 발생부가 상기 제2퓨우즈의 절단동작에 대응하여 번-인제어신호를 발생시켜 상기 번-인모드인에이블부와 노멀노드인에이블부로 공급하는 제4과정을 구비하여 동일칩상의 번-인테스트를 칩의 패키지공정 후에 수행하는 반도체메모리장치의 번-인방법임을 특징으로 한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들 중 동일한 부품들은 가능한한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

하기 설명에서 번-인모드인에이블부, 노멀모드인에이블부, 번-인신호발생부 및 번-인제어신호발생부 등과 같은 특정 상세회로들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세회로들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진자에게 자명할 것이다.

후술되는 용어중에서 리드/라이트제어회로는 메모리쎌어레이에 배열되는 메모리쎌에 리드(read)동작과 라이트(write)을 제어(control)하는 회로로서, 이는 당 기술분야에 통상적으로 사용되는 용어임을 밝혀두며, 이는 후술되는 청구범위에서도 그대로 인용될 것이다.

제1도는 본 발명에 의한 번-인회로가 구비된 반도체메모리장치의 개략적 블럭구성을 보여주는 도면이다. 제1도의 블럭구성을 살펴보면, 통상의 메모리쎌어레이 12 및 이 메모리쎌어레이 12내의 데이타를 리드/라이트하기 위한 관련회로구성에다가, 본 발명에 의한 번-인제어회로 10을 구비한 것이 그 구성상 특징으로 된다. 여기서 번-인제어회로 10의 연결관계를 살펴보면, 리드/라이트제어회로 4와 입출력라인제어회로 또는 I/O 제어회로 6의 출력을 입력하고 이 입력에 대응하여 행디코오더 2 및 열디코오더 8을 제어하는 것임을 주목하여야 할 것이다. 본 발명에 의한 번-인방법의 특징은 칩의 패키지(package)공정 후에 번-인제어회로 10을 동작시켜 번-인시간을 줄일 수 있도록 한 것이다. 이는 번-인제어회로가, 입력되는 I/O신호를 이용하여 번-인여부를 판단하며 동시에 번-인모드(bum-in mode)가 되게 하도록 한다. 그리고 이번-인제어회로 10의 출력이, 메모리쎌어레이 12의 행 및 열을 선택하는 행디코오더 2 및 열디코오더 8을 제어하게 된다. 그래서 이들 행디코오더 2 및 열디코오더 8이 메모리쎌어레이 12이 메모리쎌들을 동시에 선택하여 번-인테스트를 진행하고, 이 번-인테스트가 완료되면 다시 통상의 리드/라이트동작과 같은 통상의 노멀모드(normal mode)로 진행하게 된다. 이와같은 번-인테스트방법은 후술되는 각 회로실시예들을 통해서 상술될 것이다. 한편 제1도의 구성에서의 번-인제어회로는 후술되는 실시예를 통해서 데이타를 입력하는 입력스위칭부와, 이 입력스위칭부의 출력신호에 대응하여 번-인신호를 발생시키는 번-인제어부로 그 구성이 이루어질 수 있다.

먼저 후술되는 각 실시예들은 동일칩상에 8개의 I/O핀을 갖고 있는 스테이틱램에 적용한 방법이 개시될 것이다. 한편 후술되는 각 실시예는 각 실시예별 구성설명 후 번-인테스트와 관련한 동작설명이 이루어질 것이다.

제2도는 번-인제어회로를 구성하는 것으로서 입력스위칭부의 실시예를 보여주는 도면이다. 그 구성은 크게 데이타입력신호로부터 번-인모드를 인에이블시키기 위한 번-인모드인에이블부 20과, 데이타입력신호로부터 노멀모드를 인에이블시키기 위한 노멀모드인에이블부 58로 구성된다. 상세구성을 살펴보면 다음과 같다. 먼저 번-인모드인에이블부 20은, 8개의 입력핀으로부터 입력되는 8개의 데이타입력신호중 4개의 신호를 입력하는 노아게이트 22와, 나머지 4개의 데이타입력신호를 입력하는 노아(NOR)게이트 24와, 통상의 라이트인에이블(write enable)신호에 의해 발생되고 번-인모드의 진입을 알리는 WEBI 신호와 상기 노아게이트 22 및 24의 각 출력신호를 입력하는 낸드(NAND)게이트 26과, 이 낸드게이트 26의 출력신호를 입력하는 인버터 28과, 번-인모드제어신호 CBI(control burn-in)와 상기 인버터 28의 출력신호를 입력하는 낸드게이트30과, 이 낸드게이트 30의 출력신호를 입력하는 인버터 32와, 이 인버터 32의 출력신호를 소정시간 지연(delay)시키는 지연회로 34와, 상기 인버터 32의 출력신호와 지연회로 34의 출력신호를 입력하는 낸드게이트 36과, 이 낸드게이트 36의 출력신호를 입력하여 EB1신호를 출력하는 인버터 38로 이루어진다. 다음으로 노멀모드인에이블부 58은, 8개의 입력핀으로부터 입력되는 8개의 데이타입력신호중 4개의 신호를 입력하는 노아게이트 40과, 나머지 4개의 데이타입력신호를 입력하는 노아게이트 42와, 통상의 라이트인에이블신호에 의해 발생되고 번-인모드로의 진입을 알리는 WEBI 신호와 상기 노아게이트 40 및 42의 각 출력신호를 입력하는 노아게이트 44와, 이 노아게이트 44의 출력신호를 입력하는 인버터 46과, 번-인모드제어신호 CBI와 상기 인버터 46의 출력신호를 입력하는 낸드게이트 48과, 이 낸드게이트 48의 출력신호를 입력하는 인버터 50과, 이 인버터 50의 출력신호를 소정시간 지연시키는 지연회로 52와, 상기 인버터 50의 출력신호와 지연회로 52의 출력신호를 입력하는 낸드게이트 54과, 이 낸드게이트 54의 출력신호를 입력하여 EB2 신호를 출력하는 인버터 56으로 이루어진다. 상기의 구성에서 각 출력신호 EB1, EB2의 용도는 후술될 것이다. 그릭 지연회로 34 및 52의 구성은 통상의 인버터체인(inverter chain)과 같은 회로구성으로 용이하게 실시될 수 있다.

제3도는 실제적인 번-인신호를 출력하는 번-인제어부의 실시예구성을 보여주는 회로도이다. 번-인제어부의 구성은, 번-인신호를 출력하는 번-인신호발생부 79와, 번-인제어신호 CBI를 출력하는 번-인제어신호발생부 99로 이루어진다. 번-인신호발생부 79의 구성은, 전원전압단 VCC와 접속노드 62와의 사이에 접속된 제1퓨우즈 60과, 접속노드 62와 접지전원단 GND와의 사이에 접속된 채널과 EB1 신호가 공급되는 게이트단자로 이루어지는 엔모오스(NMOS)트랜지스터 64와, 접속노드 62에 입력단자가 접속된 인버터 72와, 접속노드 62와 접지전압단 GND와의 사이에 접속된 채널과 인버터 72의 출력신호가 공급되는 게이트단자로 이루어지는 엔모오스트랜지스터 70과, 인버터 72의 출력신호를 입력하는 인버터 74와, 이 인버터 74의 출력신호를 일입력하는 노아게이트 76과, 이 노아게이트 76의 출력신호를 입력하여 번-인신호 BI를 출력하는 인버터 78로 이루어진다. 접속노드 62에는, 공급되는 전압의 레벨안정화를 위해 캐패시터 66 및 68이 접속되어 있다. 번-인제어신호발생부 99의 구성은, 전원전압단 VCC와 접속노드 82와의 사이에 접속된 제2퓨우즈 80과, 접속노드 82와 접지전원단 GND와의 사이에 접속된 채널과 EB2 신호가 공급되는 게이트단자로 이루어지는 엔모오스트랜지스터 84와, 접속노드 82에 입력단자가 접속되고 출력신호가 노아게이트 76의 일입력으로 공급되는 인버터 92와, 접속노드 82와 접지전압단 GND와의 사이에 접속된 채널과 인버터 92의 출력신호가 공급되는 게이트단자로 이루어지는 엔모오스트랜지스터 90과, 인버터 92의 출력신호와 인버터 72의 출력신호를 입력하는 낸드게이트 94와, 이 낸드게이트 94의 출력신호를 입력하는 인버터 96과, 이 인버터 96의 출력신호를 입력하는 번-인제어신호 CBI를 출력하는 인버터 98로 이루어진다. 접속노드 82에는, 공급되는 전압의 레밸안정화를 위해 캐패시터 86 및 저항 88이 접속되어 있다. 이 번-인제어신호 CBI는 전술한 제2도의 낸드게이트 30 및 48의 각 일입력신호로 공급된다. 한편, 제3도의 구성에서 제1퓨우즈 60과 제2퓨우즈 90은 각각 EB1신호와 EB2신호가 각각 하이(high)레벨로 입력될 시에 순간적으로 과도한 전류가 흐름에 의해 절단(cutting)이 이루어지는 전기 퓨우즈(electric fuse)임을 밝혀두며, 이와 같이 퓨우즈가 과도한 전류의 흐름에 의해 절단이 이루어지는 것은 이 기술분야에 잘 알려져 있는 사실이다.

제4도는 통상의 디코오더구성에다가 본 발명에 의한 번-인신호를 공급하여 디코오더가 번-인신호의 제어를 받게 하는 간략하게 구성된 실시예이다. 즉, 어드레스 AiP 및 AjP를 입력하는 낸드게이트 100과, 이 낸드게이트 100의 출력신호와 번-인신호 BI를 각각 입력하는 낸드게이트 102와, 이 낸드게이트102의 출력신호를 입력하여 소망의 행 및 열을 선택하는 신호 ABCD i를 출력하는 인버터 104로 이루어진다. 이와 같은 구성에서 본 발명예 의한 번-인신호가 로우(low)레밸로 낸드게이트 102에 입력되면, 출력신호 ABCD i는 어드레스 AiP 및 AjP의 입력에 상관없이 로우레벨로 출력하게 되는 바, 소망갯수의 행 및 열을 선택할 수 있음에 주목하여야 할 것이다.

전술한 제2도, 제3도 및 제4도의 각 구성에 의거하여 본 발명에 따른 번-인방법의 동작특성을 살펴보면 다음과 같다. 설명에 앞서 이 기술분야에서 통상적으로 칩의 패키지공정후 번-인과정은, 예비번-인(preburnin)테스트와 실질적인 번-인테스트와 후번-인(post-burnin)테스트과정으로 이루어짐을 밝혀둔다 .그래서 번-인시에는 번-인을 하기 전에 예비번-인테스트를 진행하여 여기서 통과(pass)된 디바이스만을 번-인을 하게 되는데, 통과된 디바이스에 한해서 본 발명에 의한 제1도의 번-인제어회로 10을 동작시킨다. 한편 디바이스가 출고되기 전에 테스트하는 데이타입력은 극히 몇개로 국한되어 있다. 즉, 8개의 핀을 통해서 이력되는 I/O 데이타는 00000000, 11111111, 10101010, 01010101 등으로 제한되어 있다. 여기서 본 발명에 의한 번-인방법은, 데이타입력신호를 이용하여 번-인제어회로 10을 동작시키는 것으로 특정한 데이타입력신호가 인가되면 제1퓨우즈 60이 절단되고 이로부터 번-인모드가 진행되어 여러개의 행과 열을 인에이블시키며, 상기 데이타입력과는 다른 특정 데이타입력신호가 입력되면 제2퓨우즈 80이 절단되어서 노멀 동작상태가 되며, 또한 제1퓨우즈 60과 제2퓨우즈 80이 모두 절단되면 번-인제어회로 10이 동작되지 않는 것에 그 특징이 있음을 특히 유의하여야 할 것이다. 제2도의 구성을 참조하면 테스트에서 사용하지 않는 특정 데이타신호가 라이트(write)동작상태에서 입력되면 예컨대 10010011이 입력되면 이를 입력신호로 하는 노아게이트 22, 24가 인에이블된다. 라이트인에이블신호에 의해서 제어되는 WEBI 신호는 라이트(write)시에는 하이로, 리드(read)시에는 로우로 되는 신호이다. 그래서 노아게이트 22,24의 출력과 WEBI 신호가 모두 하이일 경우 낸드게이트 26의 출력이 로우가 되어서 인버터 28의 출력이 '하이가 된다. CBI 신호는 제3도의 번-인제어신호발생부 99에 의해서 생성되는 신호로써 번-인 전과 번-인중에서 하이로 유지되며, 제1 및 제2퓨우즈 60 및 80이 모두 모두 절단되며 로우가 된다. 인버터 28의 출력과 CBI가 각각 하이로 되면 낸드게이트 30의 출력이 하이'가 되고, 인버터 32는 하이출력을 한다.

이는 지연회로 34 및 낸드게이트 36 그리고 인버터 38을 거쳐 결과적으로 EBI 신호는 하이가 된다. 한편 EBI이 하이로 천이(transition)되면 제3도의 구성에서 엔모오스트랜지스터 64가 도통(turn-on)되어서 제1 퓨우즈 60에 과도한 전류가 흐르게 되어 이 제1퓨우즈는 절단된다. 이에 의해 접속노드 62는 로우'로 천이되어서 인버터 72의 출력을 하이로, 그리고 인버터 74의 출력을 로우로 만든다. 한편 접속노드 82는 제2도의 EB2 신호가 로우로 유지됨에 의해 계속적으로 하이로 유지되고 있어서, 인버터 92의 출력은 로우가 된다. 따라서 이들 인버터 74 및 92의 각 로우출력을 받는 노아게이트 76의 출력은 하이가 되고 인버터 78을 통해 번-신호 BI가 로우가 된다. 이 번인신호 BI의 출력은 행이나 열을 선택하기 위한 제4도의 디코오더의 입력으로 되어서 원하는 행과 열을 여러개 인에이블시킬 수 있게 된다. 제4도에서 낸드게이트 100 및 l02와 인버터 104는, 상세하게는 어드레스버퍼(도시되지 않음)의 출력을 입력으로 하는 프리디코더오더(PRE-DECODR)로써 입력신호 AlP, AJP가 모두 하이일 경우 출력 ABCD i가 로우가 되어서 행과 열을 선택하게 된다. 전술한 바와 같이 번-인신호 BI가 로우가 되면 ABCD i는 AiP, AjP 신호의 관계없이 항상 로우가 되어서 여러개의 행과 열을 인에이블시킬 수 있게 된다. 이와같이 여러개이 행과 열을 즉, 칩내의 모든 행과 열을 인에이블하여 번-인테스트를 한 후에 전술한 바 있는 후번인 테스트를 진행하기에 앞서 다른 특정한 I/O 입력신호 1100010l이 인가되면 제2도에서 노아게이트 40 및 42의 출력이 로우가 된다. 이로부터 낸드게이트 44의 하이출력 및 인버터 46의 ''로우''출력 그리고 낸드게이트 생의 하이 출력 및 인버터 50의 로우출력을 거쳐 낸드게이트 54및 인버터 56을 통해 EB2가 ''하이로 천이한다. 그래서 제3도의 제2퓨우즈 80이 절단되어서 접속노드 82는 로우가 되고, 인버터 92는 하이 출력을 하게 된다. 이로부터 노아게이트 76는 로우출력을 하고 인버터 78을 통해 번-인신호 BI는 하이가 되어서 노멀 모드로 복귀되게 된다. 또한 낸드게이트 94의 입력이 모두 하이가 되고, 이로부터 인버터 96 및 98을 통해 번-인제어신호 CBI는 ''로우가 된다. 이 번-인제어신호 CBI는 제2도의 낸드게이트 30 및 48의 입력이 되어서 결과적으로 제3도의 번-인제어부가 다시 동작되지 않도록 한다. 이와같이 본 발명에 의한 번-인제어회로 10은 침 내부에 내장되어 칩의 패키지상태 후에 번-인테스트를 용이하게 수행할 수 있게 된다. 또한 제4도와 같이 디코오더의 출력을 번-인 동작시 어드레스입력을 무시할 수 있음에 의해 동일칩상에 존재하는 모든 메모리쎌을 동시에 번-인테스트할 수 있는 장점이 있다.

한편 제5도는 패키지 상태의 칩이 예비번-인모드인지 아니면 번-인테스트를 거친 상태인지를 판독하기 위한 모드판독회로의 실시예를 보여주는 회로도이다. 제5도의 구성에서 패드 A와 패드 B와 패드 C는 동일칩상에 형성되는 특정 패드로서, 이는 동일칩상에 형성되는 무수히 많은 패드중에서 특정패드 3개를 용이하게 이용할 수 있다. 제어신호로 공급되는 SIG-A는 제3도의 인버터 74의 출력신호,는 번-인 신호이다. 모드판독회로의 구성은, 패드 A에 드레인(drain) 및 게이트단자가 공통접속되는 엔모오스트랜지스터 110과, 이 엔모오스트랜지스터 110의 소오스(source)단자에 드레인 및 게이트단자가 공통접속되는 엔모오스트랜지스터 112와, 이 엔모오스트랜지스터 112의 소오스단자에 드레인 및 게이트단자가 공통접속되는 엔모오스트랜지스터 114와, 이 엔모오스트랜지스터 114의 드레인단자에 접속되는 접속노드 116과, 이 접속노드 116에 드레인 및 게이트단자가 공통접속도는 엔모오스트랜지스터 118과, 이 엔모오스트랜지스터 118의 소오스단자와 패드 B와의 사이에 채널이 형성되고 게이트가 신호 SlG-A에 접속되는 엔모오스트랜지스터 120과, 접속노드 116에 드레인 게이트단자가 공통접속되는 엔모오스트랜지스터 122와, 이 엔모오스트랜지스터 122의 소오스단자와 패드 C와의 사이에 채널이 형성되고 게이트가 번-인신호에 인버터 126을 개재하여 접속되는 엔모오스트랜지스터 124로 이루어진다. 이와 같은 구성에서, 엔모오스트랜지스터 110 내지 124(이들 각각의 엔모오스트랜지스터들은 도시된 구성에서 알수 있는 바와 같이 다이오드(diode)로 동작하게 된다.)를 통해서 칩 내부의 상태가 예비번인모드인지 또는 번인모드인지 아니면 후번인모드인지를 체크할 수 있게 된다. 예컨대 번-인 이전상태인 제3도의 제1퓨우즈 60이 그대로 있는 경우에는 신호 SIG-A가 하이가 되어 핀에서 핀으로의 누수전류(leakage current) 즉, 패드 B에 연결된 핀을 접지전위 GND로 두고 패드 A에 연결된 핀에 소정의 전압을 가하면 상기의 누수전류 발생된다. 그리고 번-인상태인 경우에는 번-인신호가 로우가 되면 이로부터 엔모오스트랜지스터 124를 도통되고 패드 B에 연결된 핀을 접지전위 GND로 하면 패드 A에서 누수전류가 발생한다. 이와 같은 방법을 이용하여 아비번-인모드에서는 패드 A에서 패드 B로의 누수전류측정을 하여 디바이스의 모드를 알 수 있고 번-인 모드에서는 패드 A에서 패드 C로의 누수전류 측정을, 후번-인모드에서는 전혀 누수전류경로를 생성시키지 않게 하므로서 각 모드를 판독할 수 있게 된다.

전술한 본 발명의 기술적사상에 입각하여 구현한 제1도의 블럭구성에 근거하여 실현된 제3도 내지 제5도의 각 회로들은 본 발명의 목적들을 최적으로 달성하도록 실현된 실시예들이지만, 이 기술분야의 통상의 지식을 가진자라면 이들 회로들의 각 구성을 신호의 논리(1ogic) 및 디바이스특성 등을 고려하여 다소의 변형을 가할 수 있으며, 이는 또한 자명한 사실이다. 또한 본 발명은 동일칩상에 구현되는 핀의 수가 8개인 것을 예로 들어 그에 따른 기술을 개시하였지만, 이는 핀의 수가 다른 경우에도 전술한 본 발명에 의한 기술을 적용함에 의해 동일한 효과를 달성할 수 있게 됨은 용이하게 예측할 수 있는 사항이다. 한편 제4도의 구성과 같이 본 발명에 의한 번-인신호를 모든 디코오더에 연결하면 동일칩상에 존재하는 모든 메모리쎌의 번-인테스트를 동시에 할 수 있으며, 이는 설계자의 의도에 따라 달라질 수도 있을 것이다.

상술한 바와 같이 본 발명에 의한 번-인회로 및 방법은 패키지완성 후에 번-인 실시하며 동시에 동일칩상에 존재하는 모든 메모리셀의 번-인테스트를 동시에 수행할 수 있어 번-인테스트에 소모되는 테스트 시간을 대폭 감소할 수 있는 효과가 있다. 또한 패키지공정 후에 번-인테스트를 함에 의해 웨이퍼상태에서 번-인테스트를 할 시 필요로 되는 별도의 테스트장비가 필요하지 않는 잇점이 있다. 또한 본 발명은 스테이틱램과 같은 반도체메모리장치를 패키지상태에서 신뢰성있게 번-인테스트를 수행할 수 있게 된다.

Claims

메모리쎌이 행과 열방향으로 각각 다수개로씩 저장되는 메모리쎌어레이와, 상기 메모리쎌어레이의 행을 선택하는 행디코오더와, 상기 메모리쎌어레이의 열을 선택하는 열디코오더를 가지는 반도체메모리장치에 있어서, 동일칩상에 형성되는 데이타 입출력핀과 상기 메모리쎌어레이의 열과의 사이에 형성되고 상기 데이타입출력핀을 통해 입출력되는 데이타를 전송하는 입출력라인제어회로와, 상기 메모리쎌어레이내의 데이타의 입출력을 제어하기 위한 신호를 상기 입출력라인으로 공급하는 리드/라이트제어회로와, 상기 리드/라이트제어회로의 출력신호를 입력하고 이 입력에 대응하여 상기 입출력라인제어회로를 통해 입력되는 데이타입력에 응답된 번-인신호를 상기 행디코오더와 열디코오더에 공급하여 동일칩의 번-인데스트를 인에이블시키는 번-인제어회로를 구비하여, 칩의 번-인테스트가 패키지공정 후에 이루어지도록 함을 특징으로 하는 반도체메모리장치.
제1항에 있어서, 상기 번-인제어회로가 상기 번-인신호를 동일칩상의 모든 행디코더오더와 열디코오더에 공급하여 번-인테스트시 상기 메모리쎌어레이에 저장된 모든 메모리쎌의 번-인테스트가 동시에 이루어지도록 함을 특징으로 하는 반도체메모리장치.
제1항에 있어서, 상기 번-인제어회로가, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 출력신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 입력스위칭부와, 상기 입력스위칭부의 출력신호에 대응하여 절단동작이 이루어지는 퓨우즈를 포함하고 상기 퓨우즈의 절단동작에 대응하여 번-인신호를 발생시키는 번-인제어부로 이루어짐을 특징으로 하는 반도체메모리장치.
메모리쎌이 행과 열방향으로 각각 다수개로씩 저장되는 메모리쎌어레이와, 상기 메모리쎌어레이의 행을 선택하는 행디코더와, 상기 메모리쎌어레이의 열을 선택하는 열디코오더와, 동일칩상에 형성되는 데이타 입출력핀과 상기 메모리쎌어레이의 열과의 사이에 형성되고 상기 데이타입출력핀을 통해 입출력되는 데이타를 전송하는 입출력라인제어회로와, 상기 메모리쎌어레이내의 데이타의 입출력을 제어하기 위한 신호를 상기 입출력라인으로 공급하는 리드/라이트제어회로를 가지는 반도체메모리장치에 있어서, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 번-인모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 번-인모드인에이블부와, 상기 입출력라인제어회로를 통해 공급되는 테이타를 입력하고 이 입력에 응답하여 노멀모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 노멀모드인에이블와, 상기 번-인모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제1퓨우즈를 포함하고 이 제1퓨우즈의 절단동작에 대응하여 번-인신호를 발생시켜 상기 행디코오더와 열디코오더로 공급하는 번-인신호발생부와, 상기 노멀모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제2퓨우즈를 포함하고 이 제2퓨우즈의 절단동작에 대응하여 번-인제어신호를 발생시켜 상기 번-인모드인에이블부와 노멀모드인에이블부로 공급하는 번-인제어신호발생부를 구비함을 특징으로 하는 반도체메모리장치.
제4항에 있어서, 상기 번-인신호발생부가 상기 번-인신호를 동일칩상의 모든 행디코오더와 열디코오더에 공급하여 번-인테스트시 상기 메모리쎌어레이에 저장된 모든 메모리쎌의 번-인테스트가 동시에 이루어지도록 함을 특징으로 하는 반도체메모리장치.
제4항에 있어서, 상기 반도체메모리장치가, 상기 제1퓨우즈가 상기 번-인모드인에이블신호에 대응하여 절단될시에는 번-인테스트가 이루어지고, 상기 제2퓨우즈가 상기 노멀모드인에이블신호에 대응하여 또한 절단될시에는 노멀모드로 진행됨을 특징으로 하는 반도체메모리장치.
제6항에 있어서, 상기 반도체메모리장치가, 상기 제1퓨우즈와 제2퓨우즈가 모두 절단되지 않을 시에는 노멀모드로 진행됨을 특징으로 하는 반도체메모리장치.
제4항에 있어서, 상기 번-인모드인에이블부가, 복수개의 입력핀으로부터 입력되는 상기 복수개의 데이타입력신호중 소정갯수의 신호를 입력하는 제1노아게이트와, 상기 복수개의 데이타입력신호중 소정갯수를 제외한 나머지 갯수의 데이타입력신호를 입력하는 제2노아게이트와, 라이트인에이블신호에 의해 발생되고 번-인모드로의 진입을 알리는 제어신호와 상기 제1노아게이트 및 제2노아게이트의 각 출력신호를 입력하는 제1낸드게이트와, 상기 제1낸드게이트의 출력신호를 입력하는 제1인버터와, 상기 번-인제어신호와 상기 제1인버터의 출력신호를 입력하는 제2낸드게이트와, 상기 제2낸드게이트의 출력신호를 입력하는 제2인버터와, 상기 제2인버터의 출력신호를 소정시간 지연시카는 지연회로와, 상기 제2인버터의 출력신호와 지연회로의 출력신호를 입력하는 제3낸드게이트와, 상기 제3낸드게이트의 출력신호를 입력하여 제3낸드게이트와, 상기 제3낸드게이트의 출력신호를 입력하여 상기 번-인모드인에이블신호를 출력하는 제3인버터로 이루어짐을 특징으로 하는 반도체메모리장치.
제4항에 있어서, 상기 노멀모드인에이블부가, 복수개의 입력핀으로부터 입력되는 상기 복수개의 데이타입력신호중 소정갯수의 신호를 입력하는 제1노아게이트와, 상기 복수개의 데이타입력신호중 소정갯수를 제외한 나머지갯수의 데이타입력신호를 입력하는 제2노아게이트와, 라이트인에이블신호에 의해 발생되고 번-인모드로의 진입을 알리는 제어신호와 상기 제1노아게이트 및 제2노아게이트의 각 출력신호를 입력하는 제1낸드게이트와, 상기 제1낸드게이트의 출력신호를 입력하는 제1인버터와, 상기 번-인제어신호와 상기 제1인버터의 출력신호를 입력하는 제2낸드게이트와, 상기 제2낸드게이트의 출력신호를 입력하는 제2인버터와, 상기 제2낸드게이트의 출력신호를 소정시간 지연시키는 지연회로와, 상기 제2인버터의 출력신호와 지연회로의 출력신호를 입력하는 제3낸드게이트와, 상기 제3낸드게이트의 출력신호를 입력하여 상기 노멀모드 인에이블신호를 출력하는 제3인버터로 이루어짐을 특징으로 하는 반도체메모리장치.
제4항에 있어서, 상기 번-인제어부가, 전원전압단과 제1접속노드와의 사이에 접속된 제1퓨우즈와, 상기 제1접속노드와 접지전원단과의 사이에 접속된 채널과 상기 번-인모드인이이블신호가 공급되는 게이트단자로 이루어지는 제1트랜지스터와, 상기 제1접속노드에 입력단자가 접속된 제1인버터와, 상기 제1접속노드와 접지전압단과의 사이에 접속된 채널과 상기 제1인버터의 출력신호가 공급되는 게이트단자로 이루어지는 제2트랜지스터와, 상기 제1인버터의 출력신호를 입력하는 제2인버터와, 상기 제2인버터의 출력신호를 일입력하는 노아게이트와, 상기 노아게이트의 출력신호를 입력하여 상기 번-인신호를 출력하는 제3인버터로 이루어짐을 특징으로 하는 반도체메모리장치.
제10항에 있어서, 상기 번-인제어신호발생부가, 전원전압단과 제2접속노드와의 사이에 접속된 제2퓨우즈와, 상기 제2접속노드와 접지전원단과의 사이에 접속된 채널과 상기 노멀모드인에이블신호가 공급되는 게이트단자로 이루어지는 제3트랜지스터와, 상기 제2접속노드에 입력단자가 접속되어 출력신호가 상기 노아게이트의 일입력으로 공급되는 제4인버터와, 상기 제2접속노드와 접지전압단과의 사이에 접속된 채널과 상기 제4인버터의 출력신호가 공급되는 게이트단자로 이루어지는 제4트랜지스터와, 상기 제4인버터의 출력신호와 상기 제1인버터의 출력신호를 입력하여 상기 번-인제어신호를 출력하는 낸드게이트로 이루어짐을 특징으로 하는 반도체메모리장치.
메모리쎌이 행과 열방향으로 각각 다수개로씩 저장되는 메모리쎌어레이와, 상기 메모리쎌어레의 행을 선택하는 행디코오더와, 상기 메모리쎌어라이의 열을 선택하는 열디코오더와, 동일칩상에 형성되는 데이타 입출력핀과 상기 메모리쎌어레이의 열과의 사이에 형성되고 상기 데이타입출력핀을 통해 입출력되는 데이타를 전송하는 입출력라인제어회로와, 상기 메모리쎌어레이내의 데이탸의 입출력을 제어하기 위한 신호를 상기 입출력라인으로 공급하는 리드/라이트제어회로를 가지는 반도체메모리장치에 있어서, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하는 출력신호를 상기 리드/라이트제어 회로의 출력신호에 대응하여 출력하는 입력스위칭부와, 상기 입력스위칭부의 출력신호에 대응하여 절단동작이 이루어지는 퓨우즈를 포함하고, 상기 퓨우즈의 절단동작에 대응하여 번-인신호를 발생시키는 번-인 제어부를 포함하는 번-인제어회로와, 제1패드와, 제2패드와, 제3패드와, 상기 제1패드와 제2패드와의 사이에 전류경로가 형성된 제1다이오드군과, 상기 제1패드와 제3패드와의 사이에 전류경로가 형성된 제2다이오드군을 포함하고, 상기 제1패드와 제2패드와 제3패드에 각각 전압을 공급하여 발생되는 누수전류를 통해서 동일칩의 번-인모드진입여부를 판독하는 모드판독회로를 구비함을 특징으로 하는 반도체메모리장치.
제12항에 있어서, 상기 번-인제어회로가 상기 번-인신호를 동일칩상의 모든 행디코오더와 열디코오더에 공급하여 번-인테스트시 상기 메모리쎌어레이에 저장된 모든 메모리쎌의 번-인테스트가 동시에 이루어지도록 함을 특징으로 하는 반도체메모리장치
제12항에 있어서, 상기 입력스위칭부가, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 번-인모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 번-인모드인에이블부와, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 노멀모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 노멀모드인에이블부로 이루어짐을 특징으로 하는 반도체메모리장치
제14항에 있어서, 상기 번-인제어부가, 상기 번-인모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제1퓨우즈를 포함하고 이 제1퓨우즈의 절단동작에 대응하여 번-인신호를 발생시키 상기 행디코오더와 열디코오더로 공급하는 번-인신호발생부와, 상기 노멀모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제2퓨우즈를 포함하고 이 제2퓨우즈의 절단동작이 대응하여 번-인제어신호를 발생시켜 상기 번-인모드인에이블부와 노멀모드인에이블부로 공급하는 번-인제어신호발생부로 이루어짐을 특징으로 하는 반도체메모리장치.
제12항에 있어서, 상기 제1다이오드군과 제2다이오드군이 각각 서로 직렬연결된 다수개의 엔모오스트랜지스터들로 이루어짐을 특징으로 하는 반도체메모리장치.
메모리쎌이 행과 열방향으로 각각 다수개로썩 저장되는 메모리쎌어레이와, 상기 메모리쎌어레이의 행을 선택하는 행디코오더와, 상기 메모리쎌어레이의 열을 선택하는 열디코더와, 동일칩상에 형성되는 데이타 입출력핀과 상기 메모리쎌어레이의 열과의 사이에 형성되고 상기 데이타입출력핀을 통해 입출력되는 데이타를 전송하는 입출력라인제어회로와, 상기 메모리쎌어레이내의 데이타의 입출력을 제어하기 위한 신호를 상기 입출력라인으로 공급하는 리드/라이트제어회로를 가지는 반도체메모리장치에 있어서, 상기 입출력 라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 번-인모드인에이블부가 번-인모드 인에이볼신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 제1과정과, 상기 입출력라인제어회로를 통해 공급되는 테이타를 입력하고 이 입력에 응답하여 노멀모드인에이블부가 노멀모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 제2과정과, 상기 번-인모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제1퓨우즈를 포함하는 번-인신호발생부가 상기 제1퓨우즈의 절단동작에 대응하여 번-인신호를 발생시켜 상기 행디코더와 열디코오더로 공급하는 제3과정과, 상기 노멀모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제2퓨우즈를 포함하는 번-인제어신호발생부가 상기 제2퓨우즈의 절단동작에 대응하여 번-인제어신호를 발생시켜 상기 번-인모드인에이블부와 노멀모드인에이블부로 공급하는 제4과정을 구비하여 동일칩상의 번-인테스트를 칩의 패키지공정 후에 수행함을 특징으로 하는 반도체메모리장치의 번-인방법
제17항에 있어서, 상기 번-인신호발생부가 상기 번-인신호를 동일칩상의 모든 행디코오더와 열디코오더에 공급하여 번-인테스트시 상기 메모리쎌어레이에 저장된 모든 메모리쎌의 번-인테스트가 동시에 이루어지도록 함을 특징으로 하는 반도체메모리장치의 번-인방법.
제17항에 있어서, 상기 반도체메모리장치가, 상기 제1퓨우즈가 상기 번-인모드인에이블신호에 대응하여 절단될시에는 번-인테스트가 이루어지고, 상기 제2퓨우즈가 상기 노멀모드인에이블신호에 대응하여 또한 절단될시에는 노멀모드로 진행됨을 특징으로 하는 반도체메모리장치의 번-인방법
제19항에 있어서, 상기 반도체메모리장치가, 상기 제1퓨우즈와 제2퓨우즈가 모두 절단되지 않을 시에는 노멀모드로 진행됨을 특징으로 하는 반도체메모리장치의 번-인방법.
메모리쎌이 행과 열방향으로 각각 다수개로씩 저장되는 메모리쎌어레이와, 상기 메모리쎌어레이의 행을 선택하는 행디코오더와, 상기 메모리쎌어레이의 열을 선택하여 열디코오더와, 동일칩상에 형성되는 데이타 입출력핀과 상기 메모리쎌어레이의 열과의 사이에 형성되고 상기 데이타입출력핀을 통해 입출력되는 데이타를 전송하는 입출력라인제어회로와, 상기 메모리쎌어레이내의 데이타의 입출력을 제어하기 위한 신호를 상기 입출력라인으로 공급하는 리드/라이트제어회로를 가지는 반도체메모리장치에 있어서, 상기 입출력라인제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 번-인모드인에이블부가 번-인모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 제1과정과, 상기 입출력라인 제어회로를 통해 공급되는 데이타를 입력하고 이 입력에 응답하여 노멀모드인에이블가 노멀모드인에이블신호를 상기 리드/라이트제어회로의 출력신호에 대응하여 출력하는 제2과정과, 상기 번-인모드인에이볼신호의 출력신호의 입력에 대응하여 절단되는 제1퓨우즈를 포함하는 번-인신호발생부가 상기 제1퓨우즈의 절단동작에 대응하여 번-인신호를 발생시켜 상기 행디코오더와 열코오더로 공급하는 제3과정과, 상기 노멀모드인에이블신호의 출력신호의 입력에 대응하여 절단되는 제2퓨우즈를 포함하는 번-인제어신호발생부가 상기 제2퓨우즈의 절단동작에 대응하여 번-인제어신호를 발생시켜 상기 번-인모드인에블부와 노멀모드인에이블부로 공급하는 제4과정과, 제1패드와 제2때드와의 사이에 전류경로가 형성된 제1다이오드군과 상기 제1패드와 제3패드와의 사이에 전류경로가 형성된 제2다이오드군을 포함하는 모드판독회로를 가지고 상기 제1패드와 제2패드와 제3패드에 각각 전압을 공급하여 발생되는 누수전류를 통해서 동일칩의 번-인모드진입여부를 판독하는 제5과정을 구비함을 특징으로 하는 반도체메모리장치의 번-인방법.
제21항에 있어서, 제21항에 있어서, 상기 번-인신호발생부가 상기 번-인신호를 동일칩상의 모든 행디코오더와 열디코오더에 공급하여 번-인테스트시 상기 메모리쎌어레이에 저장된 모든 메모리쎌의 번-인 테스트가 동시에 이루어지도록 함을 특징으로 하는 반도체메모리장치의 번-인방법
제21항에 있어서, 상기 반도체메모리장치가, 상기 제1퓨우즈가 상기 번-인모드인에이블신호에 대응하여 절단될시에는 번-인테스트가 이루어지고, 상기 제2퓨우즈가 상기 노멀모드인에이블신호에 대응하여 또한 절단될시에는 노멀모드로 진행됨을 특징으로 하는 반도체메모리장치의 번-인방법.
제23항에 있어서, 상기 반도체메모리장치가, 상기 제1퓨우즈와 제2퓨우즈가 모두 절단되지 않을 시에는 노멀모드로 진행됨을 특징으로 하는 반도체메모리장치의 번-인방법.