KR100278926B1 - 풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로 및그 방법 - Google Patents

풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로 및그 방법 Download PDF

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Abstract

본 발명은 반도체 소자 내의 초기 신뢰성 테스트(Initial Reliability Test)에 관한 것으로, 특히 외부에서 공급된 전압과 외부 신호(WBI)를 이용하여, 웨이퍼 번-인 테스트에 필요한 스트레스 스크린용 전압을 칩 내부에서 발생함으로써, 웨이퍼 번-인 테스트를 실행할 수 있도록, 외부 전원 전압(Vext)을 입력받아 게이트 산화막 결함 스크린용 고전압(Vpp)을 발생시키는 고전압 발생기와 ; 웨이퍼 번-인 신호(WBI)를 검출하는 패드 온 칩 ; 상기 패드 온 칩을 통하여 검출된 외부 웨이퍼 번-인 모드 진입 신호(WBI)에 의해 셀의 게이트 산화막 결함 스크린용 비트라인 프리차지 전압(Vblp)을 발생시키는 비트라인 프리차지 전압 발생기 ; 및 상기 패드 온 칩을 통하여 검출된 외부 웨이퍼 번-인 모드 진입 신호(WBI)에 의해 셀의 캐패시터 결함 스크린용 셀 플레이트 전압(Vcp)을 발생시키는 셀 플레이트 전압 발생기를 포함하여 구비된, 풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로 및 그 방법에 관한 것이다.

Description

풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로 및 그 방법
본 발명은 반도체 소자 내의 초기 신뢰성 테스트(Initial Reliability Test)에 관한 것으로, 특히 외부에서 공급된 전압과 외부 신호(WBI)를 이용하여, 웨이퍼 번-인 테스트에 필요한 스트레스 스크린용 전압을 칩 내부에서 발생함으로써, 웨이퍼 번-인 테스트를 실행할 수 있도록 한 풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로 및 그 방법에 관한 것이다.
일반적으로, 불량 디램(DRAM)을 조기에 가려내기 위해서 스크리닝 테스트(Screening Test)를 실시하는데 주로 고온 고전압 동작 시험인 번-인 테스트 모드(Burn-In Test Mode)를 이용한다.
상기 번-인 테스트에서는 고온, 고전압처럼 가혹한 조건에서 디램을 동작시켜 단시간 내에 잠재적 결함을 노출시키는 동작이다.
따라서, 칩(Chip) 내부의 각 부분이 적절한 스트레스(stress), 특히 가속 스트레스를 받아야 하는데, 내부 전원 전압(VINT)을 채용하고 있는 디램에서도 이러한 번-인 테스트는 물론 필요하며, 내부 전원 회로는 번-인 테스트시 내부 회로가 과도한 스트레스를 받지 않도록 내부 전압을 조절하여, 단지 스크리닝을 위한 스트레스만이 인가되도록 해야 한다.
번-인 테스트를 실시할 때 사용자가 외부 클럭(Clock) 신호를 변경하여 디램에게 번-인 테스트 모드임을 알려서 번-인 테스트 모드로 준비토록 하는 방법도 있겠지만 단순히 외부 인가 전압(VEXT)을 일정 전압 이상으로 상승시키는 것만으로 번-인 테스트 모드에 자동적으로 진입되는 것이 더욱 편리하다.
또한 내부 전원 전압(VINT)과 외부 인가 전압(VEXT)과의 관계는 다음과 같은 조건을 만족해야만 한다.
1) 번-인 테스트시 회로 전체가 일정한 전압 상승비를 가져야 한다.
; 칩상의 전체의 회로에 정상 동작시 인가되는 전압을 번-인 테스트시에는 전체적으로 일정한 비율로 증가시킬 필요가 있다.
따라서 외부 인가 전압(VEXT)을 사용하는 회로와 내부 전원 전압(VINT)을 사용하는 회로에 인가되는 번-인 테스트 전압의 상승비가 서로 같아야 한다.
즉,
의 관계가 성립하여야 한다.
2) 정상 동작시 정전압 구간의 확보
; 디램은 정격 외부 전압이 ±10% 변화를 하여도 정상 동작을 보이도록 규정되어 있으므로 메모리 동작의 안정화를 위해 이 구간 내에서 일정한 VINTN값을 가져야 한다.
즉,
VINT=VINTN(0.9VEXTN≤VEXT≤1.1VEXTN)
이 성립하여야 한다.
종래의 반도체 소자에서는, 번-인 테스트(Burn-In Test) 이후의 초기 신뢰성 결함(Initial Reliability Failure)을 스크린하기 위하여, 스트레스 스크린(Stress Screen)용 전압을 외부에서 칩(Die) 내로 입력(forcing)하여야 한다.
이때, 과도한 외부 전압(External Voltage)이 칩에 인가될 경우, 불안정한 외부 전압으로 인하여 결함(Defect)이 발생되는 단점이 있으며, 상기 결함으로 인하여 번-인 테스트의 소기 목적을 달성할 수 없는 단점이 있었다.
따라서, 번-인 테스트를 위한 다른 웨이퍼의 준비에 소요되는 시간적, 경제적 손실을 가져오게 되는 단점이 있었다.
이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 외부에서 공급된 전압과 외부 신호(WBI)를 이용하여, 웨이퍼 번-인 테스트에 필요한 스트레스 스크린용 전압을 칩 내부에서 발생함으로써, 웨이퍼 번-인 테스트를 실행할 수 있도록 한 풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로 및 그 방법을 제공하는데 그 목적이 있다.
도 1 은 본 발명에 따른 풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로의 블록 구성도,
도 2 는 도 1 의 고전압 발생기에 대한 상세 회로 구성도,
도 3 은 도 1 의 비트라인 프리차지 전압 발생기에 대한 상세 회로 구성도,
도 4 는 도 1 의 셀 플레이트 전압 발생기에 대한 상세 회로 구성도,
도 5 는 도 1 의 워드라인 디코더에 대한 상세 회로 구성도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 고전압 발생기 20 : 패드 온 칩
30 : 비트라인 프리차지 전압 발생기
40 : 셀 플레이트 전압 발생기 50 : 셀
11 : 링 오실레이터 12 : 위상 시프터
41 : 셀 플레이트 전압 레벨 생성부
42 : 전압 분배부
상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 외부 전원 전압(Vext)을 입력받아 게이트 산화막 결함 스크린용 고전압(Vpp)을 발생시키는 고전압 발생기(10)와 ; 웨이퍼 번-인 신호(WBI)를 검출하는 패드 온 칩(20) ; 상기 패드 온 칩(20)을 통하여 검출된 외부 웨이퍼 번-인 모드 진입 신호(WBI)에 의해 셀(50)의 게이트 산화막 결함 스크린용 비트라인 프리차지 전압(Vblp)을 발생시키는 비트라인 프리차지 전압 발생기(30) ; 및 상기 패드 온 칩(20)을 통하여 검출된 외부 웨이퍼 번-인 모드 진입 신호(WBI)에 의해 셀(50)의 캐패시터 결함 스크린용 셀 플레이트 전압(Vcp)을 발생시키는 셀 플레이트 전압 발생기(40)를 포함하여 구비된 것을 특징으로 한다.
또한, 상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 반도체 소자 내의 초기 신뢰성 테스트에 있어서, 풀리 온 칩 웨이퍼 레벨에서 번-인 테스트를 하기 위하여, 외부 전원 전압(Vext)을 입력받아 게이트 산화막 결함 스크린용 고전압(Vpp)을 발생시키는 제 1 과정과 ; 웨이퍼 번-인 신호(WBI)를 검출하는 제 2 과정 ; 상기 제 2 과정에서 검출된 외부 웨이퍼 번-인 모드 진입 신호(WBI)에 의해 셀의 게이트 산화막 결함 스크린용 비트라인 프리차지 전압(Vblp)을 발생시키는 제 3 과정 ; 및 상기 제 2 과정에서 검출된 외부 웨이퍼 번-인 모드 진입 신호(WBI)에 의해 셀의 캐패시터 결함 스크린용 셀 플레이트 전압(Vcp)을 발생시키는 제 4 과정으로 이루어짐을 특징으로 한다.
본 발명은 반도체 소자의 여러 테스트 항목들 중 번-인 테스트 이후의 신뢰성 결함(Reliability Failure)을 스크린하기 위하여, 번-인 테스트 이후 소자 내의 신뢰성 결함 중 게이트 산화막 결함과 캐패시터 결함을 스크린하므로서, 풀리 온 칩 테스트(Fully On-Chip Test)를 가능케 하여 반도체 소자의 테스트 항목 진행에 있어 소모되는 시간의 절약과 비용 리덕션(Cost Reduction)에 기여하며, 활용은 디램(DRAM), 에스램(SRAM)등 반도체 소자를 이용한 트랜지스터의 구성과 데이터 저장을 위한 캐패시터를 가지는 모든 IC 소자들에 가능하다.
본 발명에 따른 동작 원리를 도면을 참조하여 상세히 설명하면 다음과 같다.먼저, 캐패시터 결함(Failure)을 스크린(Screen)하기 위해 셀 플레이트 전압(Vcp) 발생기(40)를, 외부 웨이퍼 번-인 모드(Wafer Burn-In Mode 이하 WBI 라 칭함) 진입 신호로 압축(Compress) 시킨 후, 전압 분배 구조(Voltage Devider Schem)를 적용하여, 외부 테스트 동작 전압(External Test Operating Voltage 이하 Vext 로 칭함)에 의해, 캐패시터 스트레스 스크린(Stress Screen)용 전압인 셀 플레이트 전압(Cell Plate Voltage 이하 Vcp 라 칭함)을 2..9 Volt로 만들어 낸다.
이때, 정상 동작(Normal Operation)시 셀 플레이트 전압(Vcp)은 Vcc/2의 전압 레벨을 갖는다.
여기서, 고전압(Vpp) 발생기(10)는 도 2 에 도시한 바와 같이, 외부 전압(External Voltage) 5.5V를 받아 들여 게이트 산화막 결함 스크린(Gate Oxide Failure Screen)용 전압 6.3V를 만들어 내기 위하여, 고전압 발생기(10)로 외부 전원 전압(Vext)이 5.5V로 입력되면, 다수개의 인버터로 구성된 링 오실레이터(11)에 의해 네 개의 신호(a, b, c, d)를 발진시켜 위상 시프터(12)의 노아 게이트(I28, I33) 및 낸드 게이트(I36, I37)로 입력시킨다.
따라서, 상기 위상 시프터(12)를 통하여 위상이 변화된 상기 링 오실레이터(11)의 발진 신호(a, b, c, d)는, 엔모스 트랜지스터를 턴-온시킴으로써 발생된 고전압(Vpp)에 의해, 셀(50)의 게이트 산화막으로 6.3V의 스트레스 전압(Stress Voltage)을 입력시킨다.
한편, 외부 웨이퍼 번-인(WBI) 신호가 "하이"로 인에이블됨에 의해, 셀 플레이트 전압(Vcp) 발생기(40)와 비트라인 프리차지 전압(Vblp) 발생기(30)가 정상(Normal) 동작을 하지 않게 되어, 셀 플레이트 전압(Vcp) 과 비트라인 프리차지 전압(Vblp)이 정상 동작 시의 전압, 즉 Vcp = Vcc/2 , Vblp = Vcc/2 의 전압 레벨을 갖지 못하고, 그라운드 레벨(Ground Level)을 가지게 된다.
여기서, 비트라인 프리차지 전압(Vblp) 발생기(30)의 동작을 도 3 을 참조하여 상세히 설명하면 다음과 같다.
상기 비트라인 프리차지 전압(Vblp) 발생기(30)로 입력된 "로우" 레벨의 신호(gwbib & wbib)는, 인버터(I95)를 통하여 "하이" 레벨로 반전되어 노아 게이트(I96)의 일측 단자로 입력되어 모든 입력이 "로우" 일 경우 "하이" 를 출력하는 반전 논리합 연산에 따라 상기 노아 게이트(I96)의 출력은 "로우"가 된다.
상기와 같이 "로우" 레벨로 출력된 노아 게이트(I96)의 출력은, 낸드 게이트(I87)의 일측 단자로 입력되어, 모든 입력이 "하이" 일 경우 "로우" 를 출력하는 반전 논리곱 연산에 따라 상기 낸드 게이트(I87)의 출력은 "하이"가 된다.
상기와 같이 "하이" 레벨로 출력된 낸드 게이트(I87)의 출력은, 엔모스 트랜지스터(N86)의 게이트로 입력됨과 아울러, 인버터(I57)를 통하여 피모스 트랜지스터(P91)의 게이트로 입력되어, 상기 엔모스 트랜지스터(N86) 및 피모스 트랜지스터(P91)를 턴-온시킨다.
상기 엔모스 트랜지스터(N86) 및 피모스 트랜지스터(P91)의 턴-온 동작에 의해, 엔모스 트랜지스터(N82) 및 피모스 트랜지스터(P89)가 턴-온됨으로써, 비트라인 프리차지 전압(Vblp)은 정상 동작 시의 전압, 즉 Vcp = Vcc/2 , Vblp = Vcc/2 의 전압 레벨을 갖지 못하고, 그라운드 레벨(Ground Level)을 가지게 된다.
또한, 상기와 같이 웨이퍼 번-인 신호(WBI)가 "하이"로 인에이블(Enable) 되면, gwbib는 "로우"가 되어 셀 플레이트 전압(Vcp) 발생기(40)로 입력되고, 셀 플레이트 전압(Vcp) 발생기(40)는 도 4 에 도시한 바와 같이, "로우"로 입력된 신호(gwbib)가 셀 플레이트 전압 레벨 생성부(41)의 인버터(I97)를 통하여 "하이" 레벨로 반전되어 노아 게이트(I96)의 일측 단자로 입력되어 모든 입력이 "로우" 일 경우 "하이" 를 출력하는 반전 논리합 연산에 따라 상기 노아 게이트(I96)의 출력은 "로우"가 된다.
상기와 같이 "로우" 레벨로 출력된 노아 게이트(I96)의 출력은 낸드 게이트(I87)의 일측 단자로 입력되어 모든 입력이 "하이" 일 경우 "로우" 를 출력하는 반전 논리곱 연산에 따라 상기 낸드 게이트(I87)의 출력은 "하이"가 된다.
상기와 같이 "하이" 레벨로 출력된 낸드 게이트(I87)의 출력은 엔모스 트랜지스터(N86)의 게이트로 입력됨과 아울러 인버터(I57)를 통하여 피모스 트랜지스터(P91)의 게이트로 입력되어 상기 엔모스 트랜지스터(N86) 및 피모스 트랜지스터(P91)를 턴-온시킨다.
상기 엔모스 트랜지스터(N86) 및 피모스 트랜지스터(P91)의 턴-온 동작에 의해 엔모스 트랜지스터(N82) 및 피모스 트랜지스터(P89)가 턴-온됨으로써, 정상적인 셀 플레이트 전압(Normal Vcp)을 만들지 않게 된다.
상기와 같이 웨이퍼 번-인 신호(WBI)가 "하이"로 인에이블(Enable) 된 이후, 인버터 지연(Invertor Delay)에 의해 극성(Polarity) "하이" 펄스 폭(Pulse Width)을 갖는 신호인 웨이퍼 번-인 테스트( Wafer Burn-In Test 이하 wbt 라 칭함 ) 신호가 엔모스 트랜지스터(N106)를 순간적으로 턴-온시켜, 셀 플레이트 전압 레벨 생성부(41)의 셀 플레이트 전압(Vcp)을 그라운드 전압 레벨(Ground Voltage Level)로 초기화 시킨 후 턴-오프 되어, 셀 플레이트와 그라운드가 단락(Short)되는 것을 막아 준다.
이후, 외부 구동 전압( Vext ) 5.5 Volt를 받아 들여 , 셀 플레이트 전압(Vcp) 레벨 생성부(41)의 윗단에 달려 있는 전압 분배부(Voltage Divider)(42)에서 캐패시터 결함 스크린(Failure Screen)용 스트레스 전압 2.9 Volt를 만들어 낸다.
따라서, 외부 전원 전압(Vext) 2.9V를 내부 셀 플레이트 전압(Vcp) 대신 셀 플레이트(Cell Plate)에 인가 해 주므로서( External Voltage Forcing ) , 캐패시터 ( Oxide-Nitride-Oxide ) 의 결함(Failure)을 스크린(Screen) 할 수 있게 된다.
즉, "하이"로 인에이블된 외부 WBI 신호를 받아 워드라인(Word-Line)을 인에이블시키는 워드라인 디코더(도 5 참조)는, 외부 어드레스(Address)의 입력이 없이도 강제로 인에이블시켜, 칩(Die) 내의 모든 셀(50)을 액세스(Access) 가능하게 함으로써, 테스트시 소모되는 시간을 절약할 수 있다.
이상에서 상세히 설명한 바와 같이 본 발명은, 웨이퍼 번-인 테스트시 필요로 하는 과도한 외부 테스트 동작 전압에 의한 칩 내의 결함(Defect)을 줄이므로서, 테스트 조건(Test Condition)의 안정화로 인한 번-인 테스트 결과 데이터(Burn-In Test Result Data)의 확인(confirm)이 유리하다.
따라서, 번-인 테스트 결과 데이터의 확인을 위한 또 다른 칩의 분류(Sorting)에 드는 테스트 시간 및 시편 확보를 위한 칩의 웨이퍼 아웃(Wafer-Out) 공정을 줄일 수 있어, 경비와 테스트 시간을 리덕션(Reduction)할 수 있다 .
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. 외부 전원 전압(Vext)을 입력받아 게이트 산화막 결함 스크린용 고전압(Vpp)을 발생시키는 고전압 발생기와 ;
    웨이퍼 번-인 신호(WBI)를 검출하는 패드 온 칩 ;
    상기 패드 온 칩을 통하여 검출된 외부 웨이퍼 번-인 모드 진입 신호(WBI)에 의해 셀의 게이트 산화막 결함 스크린용 비트라인 프리차지 전압(Vblp)을 발생시키는 비트라인 프리차지 전압 발생기 ; 및
    상기 패드 온 칩을 통하여 검출된 외부 웨이퍼 번-인 모드 진입 신호(WBI)에 의해 셀의 캐패시터 결함 스크린용 셀 플레이트 전압(Vcp)을 발생시키는 셀 플레이트 전압 발생기를 포함하여 구비된 것을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로.
  2. 제 1 항에 있어서,
    상기 패드 온 칩은,
    웨이퍼 번-인 신호(WBI)를 만들기 위해 칩 내부에 검출 회로를 구현하는 것을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로.
  3. 제 1 항에 있어서,
    상기 셀 플레이트 전압 발생기는,
    웨이퍼 번-인 신호(WBI)에 따라 셀 플레이트 전압(Vcp)을 그라운드 전압 레벨(Ground Voltage Level)로 초기화 시키는 셀 플레이트 전압 레벨 생성부와 ;
    상기 셀 플레이트 전압 레벨 생성부의 초기화 시 외부 구동 전압( Vext )을 받아 들여, 캐패시터 결함 스크린(Failure Screen)용 스트레스 전압을 발생시키는 전압 분배부를 포함하여 구비된 것을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로.
  4. 제 3 항에 있어서,
    상기 전압 분배부는,
    CMOS가 아닌 다른 트랜지스터를 사용하여 구현하는 것을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로.
  5. 제 3 항에 있어서,
    상기 전압 분배부는,
    CMOS와 레지스터를 사용하여 구현하는 것을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로.
  6. 제 3 항에 있어서,
    상기 전압 분배부는,
    CMOS 이외의 트랜지스터와 레지스터를 사용하여 구현하는 것을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로.
  7. 제 3 항에 있어서,
    상기 전압 분배부는,
    CMOS와 CMOS 이외의 트랜지스터를 직렬로 연결해 다이오드 전압 강하(Drop)를 이용하여 구현하는 것을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 회로.
  8. 풀리 온 칩 웨이퍼 레벨에서 번-인 테스트를 하기 위하여,
    외부 전원 전압(Vext)을 입력받아 게이트 산화막 결함 스크린용 고전압(Vpp)을 발생시키는 제 1 과정과 ;
    웨이퍼 번-인 신호(WBI)를 검출하는 제 2 과정 ;
    상기 제 2 과정에서 검출된 외부 웨이퍼 번-인 모드 진입 신호(WBI)에 의해 셀의 게이트 산화막 결함 스크린용 비트라인 프리차지 전압(Vblp)을 발생시키는 제 3 과정 ; 및
    상기 제 2 과정에서 검출된 외부 웨이퍼 번-인 모드 진입 신호(WBI)에 의해 셀의 캐패시터 결함 스크린용 셀 플레이트 전압(Vcp)을 발생시키는 제 4 과정으로 이루어짐을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 방법.
  9. 제 8 항에 있어서,
    상기 제 2 과정은,
    웨이퍼 번-인 테스트 모드 진입을 알리기 위해 칩에서 기 사용되는 신호를 이용하는 것을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 방법.
  10. 제 8 항에 있어서,
    상기 제 2 과정은,
    제어 신호(예를 들어 /RAS, /CAS, /OE, /WE 등)를 사용하여 웨이퍼 번-인 신호(WBI)를 만들어 내는 것을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 방법.
  11. 제 8 항에 있어서,
    상기 제 2 과정은,
    데이터 신호 ( DQ ) 을 사용해 웨이퍼 번-인 신호(WBI)를 만들어 내는 것을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 방법.
  12. 제 8 항에 있어서,
    상기 제 2 과정은,
    어드레스 ( A0 , A1 등 ) 를 사용해 웨이퍼 번-인 신호(WBI)를 만들어 내는 것을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 방법.
  13. 제 8 항에 있어서,
    상기 제 2 과정은,
    웨이퍼 번-인 신호(WBI)를 만들기 위해 특정 전압 레벨 등으로 제어하는 것을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 방법.
  14. 제 8 항에 있어서,
    상기 제 4 과정은,
    웨이퍼 번-인 테스트(Wafer Burn-In Test)에 필요한 스트레스 스크린(Stress Screen)용 전압을 칩 내부에서 모두 발생시키는 것을 특징으로 하는 풀리 온 칩 웨이퍼 레벨 번-인 테스트 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW432574B (en) * 2000-01-19 2001-05-01 Yang Wen Kun Wafer level burn in device and method
CA2308820A1 (en) 2000-05-15 2001-11-15 The Governors Of The University Of Alberta Wireless radio frequency technique design and method for testing of integrated circuits and wafers
US6560729B1 (en) * 2000-07-03 2003-05-06 Advanced Micro Devices, Inc. Automated determination and display of the physical location of a failed cell in an array of memory cells
KR100380344B1 (ko) * 2000-08-09 2003-04-14 삼성전자주식회사 패키지 번인 테스트가 가능한 반도체 장치 및 패키지 번인테스트방법
JP2003007100A (ja) * 2001-06-20 2003-01-10 Hitachi Ltd 半導体記憶装置
KR100772720B1 (ko) * 2001-12-29 2007-11-02 주식회사 하이닉스반도체 반도체메모리장치의 번-인회로
KR100432886B1 (ko) * 2002-01-30 2004-05-22 삼성전자주식회사 높은 주파수의 웨이퍼 테스트 동작을 수행하는 반도체메모리 장치
US6724214B2 (en) * 2002-09-13 2004-04-20 Chartered Semiconductor Manufacturing Ltd. Test structures for on-chip real-time reliability testing
US7106644B2 (en) * 2003-12-01 2006-09-12 Elite Semiconductor Memory Technology, Inc. Memory device and method for burn-in test
CN100421184C (zh) * 2004-03-03 2008-09-24 晶豪科技股份有限公司 用于预烧测试的存储器装置以及方法
US7321482B2 (en) * 2004-03-19 2008-01-22 Hewlett-Packard Development Company, L.P. Sub-circuit voltage manipulation
KR100671752B1 (ko) 2006-01-13 2007-01-19 삼성전자주식회사 반도체 메모리 장치의 웨이퍼 번인 테스트 전류 생성 방법및 이를 이용한 반도체 장치.
KR100816230B1 (ko) * 2006-11-15 2008-03-21 동부일렉트로닉스 주식회사 반도체기판 전압 및 전류 검사장치
CN103543344B (zh) * 2012-07-10 2016-07-20 上海斐讯数据通信技术有限公司 一种解决电容屏失效的方法及电容屏异常侦测电路
CN111323689B (zh) * 2018-12-13 2022-08-09 联华电子股份有限公司 测试键检测电路
TWI831222B (zh) * 2022-05-25 2024-02-01 華邦電子股份有限公司 用以控制壓力電壓的測試電路以及半導體記憶裝置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2829135B2 (ja) * 1990-12-27 1998-11-25 株式会社東芝 半導体記憶装置
JPH06243677A (ja) 1993-02-19 1994-09-02 Hitachi Ltd 半導体記憶装置とメモリ装置及びその品種設定方法
KR0119887B1 (ko) 1994-06-08 1997-10-30 김광호 반도체 메모리장치의 웨이퍼 번-인 테스트 회로
KR0135108B1 (ko) 1994-12-13 1998-04-25 김광호 스트레스 테스트 회로를 포함하는 반도체 메모리 장치
US5592422A (en) 1995-06-07 1997-01-07 Sgs-Thomson Microelectronics, Inc. Reduced pin count stress test circuit for integrated memory devices and method therefor
JP3734853B2 (ja) * 1995-06-27 2006-01-11 株式会社ルネサステクノロジ 半導体記憶装置
US5619462A (en) 1995-07-31 1997-04-08 Sgs-Thomson Microelectronics, Inc. Fault detection for entire wafer stress test
US5557573A (en) 1995-08-21 1996-09-17 Sgs-Thomson Microelectronics, Inc. Entire wafer stress test method for integrated memory devices and circuit therefor
KR0172344B1 (ko) 1995-09-15 1999-03-30 김광호 웨이퍼 번인 테스트회로 및 그 방법
US5852581A (en) 1996-06-13 1998-12-22 Micron Technology, Inc. Method of stress testing memory integrated circuits
JP3839873B2 (ja) * 1996-07-03 2006-11-01 株式会社ルネサステクノロジ 半導体集積回路装置
KR100220949B1 (ko) * 1996-11-06 1999-09-15 김영환 웨이퍼 번-인 회로

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