KR960002010B1 - 반도체 기억 장치 - Google Patents

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기요후미 오치이
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가부시기가이샤 도시바
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Abstract

내용 없음.

Description

반도체 기억 장치
제1도는 본 발명의 제1실시예에 관한 DRAM의 일부를 도시하는 회로도.
제2도는 제1도중 메모리 셀 구조의 한 예를 도시하는 단면도.
제3도는 제1도 DRAM의 메모리 셀의 전압 스트레스 시험시에 있어서의 타이밍 파형을 도시하는 도면.
제4도는 본 발명의 제2실시예에 관한 DRAM의 일부를 도시하는 회로도.
제5도는 DRAM의 메모리 셀의 등가 회로를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
MC : 메모리 셀 WL : 워드선
BL : 비트선 10 : 셀 트랜지스터
11 : 커패시터 11a : 커패시터의 전하 축적 전극
11b : 커패시터의 플레이트 전극 11c : 커패시터의 절연막
12 : 비트선 프리차지 회로 13 : 워드선 선택 회로
14 : 워드선 구동 회로 15 : 노이즈 킬러용 트랜지스터
16 : 비트선 프리차지 전위 발생 회로 18 : 플레이트 전위 발생 회로
20 : 부펄스 인가 수단 21 : 부전압 인가용 패드
22, 41 : 출력 스위치 회로 23 : 출력 스위치 제어 회로
24 : 제어 신호 인가용 패드 31 : 워드선 구동용 트랜지스터
40 : 부펄스 전압 발생 회로 40 : P형의 반도체 기판
51, 52 : n+형의 불순물 확산층(트랜스퍼 게이트용 트랜지스터의 드레인 영역, 소스 영역), 트랜스퍼 게이트용 트랜지스터의 게이트 절연막.
본 발명은 반도체 기억 장치에 관한 것으로, 특히 다이나믹형 랜덤 액세스 메모리(이하, DRAM로 기재)의 웨이퍼 상태에서의 불량 스크리닝(screening)시에 메모리 셀의 커패시터 절연막의 불량 스크리닝을 실행하기 위한 수단을 갖는 반도체 기억 장치에 관한 것이다.
일반적으로 반도체 디바이스를 제조 출하할 경우, 그 신뢰성을 확보하기 위하여 정품 디바이스를 열화(劣化)시키거나 불량품화 하지 않도록 디바이스의 잠재적인 불량을 노정시켜서 결함 디바이스를 제거하는 스크리닝을 실행한다. 이 스크리닝의 방법으로서 전계가속과 온도 가속을 동시에 실현할 수 있는 번인(burn-in)이 다용되고 있다. 이 번인은 전압을 실사용 전압보다 높고, 온도를 실사용 온도보다 높여서 디바이스를 동작시킴으로써 실사용 조건에서 초기 고장 기간 이상의 스트레스를 단시간에 디바이스에 경험시키고, 초기 동작 불량을 발생시킬 염려가 있는 디바이스를 출하전에 사전에 선별해서 스크리닝한다. 이것으로 초기 동작 불량이 발생할 염려가 있는 디바이스를 효율적으로 제거하여 제품의 신뢰성을 높일 수 있다.
종래의 반도체 장치의 제조 공정에서는 웨이퍼 제조 프로세스를 종료하고나서 다이 소트 테스트(die sort test)에 의하여 정품을 선별하고 불량품을 마크해서 그후 정품을 패키지에 수납하여 최종 제품의 형태로 완성하고 있다. 그리고 패키지 완료후의 반도체 장치를 대상으로 하여 번인을 행하고 있다.
그러나 종래의 번인(burn-in) 방법은 번인 장치의 설비 투자와 설치 장소의 확보에 비용이 많이들므로, 반도체 집적 회로의 제조 원가를 상승시키는 큰 요인으로 되고 있다. 또 번인에서 발생된 불량은 구제할 수 없고, 또 조립상태 까지 진행되어 제조 비용이 많이 소비된 것을 불량품으로서 처리해야만 되며 하나의 칩에서도 다이소트시에 불량으로 처리되는 것과 비교해서 현저한 손실이 발생한다는 문제가 있다.
한편 1M 이상의 DRAM은 통상 동작시에 메모리 셀의 커패시터의 플레이트 전극에 전원 전압의 절반(Vcc/2)을 인가하는 것이 일반적이다. 즉, 제5도에 도시하는 DRAM의 메모리 셀 MC에 있어서 셀 트랜지스터(10)의 게이트는 워드선(WL)에 접속되고, 드레인은 비트선(BL)에 접속되며, 소스에 커패시터(11)의 일단(전하 축적 노드(11a))이 접속되고, 이 커패시터(11)의 타단(플레이트 전극(11b))에 Vcc/2가 인가된다.
이와같이 통상 동작시에 커패시터의 플레이트 전극에 Vcc/2가 인가되는 DRAM에 있어서 커패시터 절연막의 불량을 신속히 검출하기 위하여 커패시터의 플레이트 전극 전위를 Vcc/2가 아닌 Vcc 또는 접지 전위 Vss로 설정하여 에이징(ageing)하는 기술이 제안(예를들면 전자 정보 통신 학회 논문지 Vo1. J73-C-No.5 pp.302-309. 1990년 5월)되어 있다.
이와같은 제안에 따라서 커패시터의 플레이트 전극을 Vss 전위로 설정하여 번인을 실시할 때, 워드선을 열어서 메모리 셀에 "0" 데이타를 기입했을 경우 커패시터의 전하 축적 노드는 OV가 되고, 메모리 셀에 "1" 데이타를 기입한 경우 커패시터의 전하 축적 노드는 Vcc 전압이 되므로, 워드선을 닫은 데이타 보유시에 메모리 셀의 "0" 기억 상태에서 커패시터 절연막의 양단간 절연은 OV지만 메모리 셀의 "1"기억 상태에서는 커패시터 절연막의 양단간에 Vcc 전압(즉, 통상 동작시의 약 2배의 전계 스트레스)이 인가되게 된다. 따라서 번인시의 Vcc전압을 예를들면 7V로 하면 메모리 셀의 "1" 기억시에는 커패시터 절연막의 양단간에 7V가 인가된다.
그런데, 번인시의 전압 스트레스 시험(전압 가속 시험)시에 상기 커패시터 절연막이 파괴되기 시작하여 미소 누설 전류가 흐르기 시작하는 상황을 생각한다. 이때 상기 커패시터의 전하 축적 노드는 플로팅 상태에 있으므로 누설 전류가 플레이트 전극측으로 흐르기 시작하면 상기 전하 축적 노드의 전압은 강하되고 커패시터 절연막에 인가되는 전압도 7V 이하로 하강된다. 즉 누설 전류가 흐르기 시작하면 커패시터 절연막의 양단간에 전계 스트레스가 완화되므로 파괴되기 시작한 커패시터 절연막을 완전히 파괴시킬 수 없거나, 또는 완전 파괴할 때까지 다대한 시간이 필요하게 된다.
그러나, 상기와 같은 미소 누설 상태로 멈춘 결함이 있는 커패시터 절연막은 여러가지의 메모리 셀 동작 마진의 열화(劣化)(가장 현저한 열화 모드는 데이타 보유 특성의 열화임)를 야기시킨다. 그리고, 이와같은 열화 모드를 갖는 메모리 셀은 전압 스트레스 시험후의 기능 시험에 의하여 검출하기가 곤란한 경우가 많고 특히 상기와 같은 열화의 정도가 미소할수록 검출이 곤란해지는 문제가 있다.
본 발명은 상기의 사정을 감안하여 연구된 것으로 전압 스트레스 시험시에 모든 메모리 셀의 커패시터 절연막에 일제히 충분한 전압 스트레스를 인가할 수 있고, 파괴되기 시작한 커패시터 절연막을 단시간에 완전히 파괴시킬 수 있고, 열화 모드를 가지는 메모리 셀을 전압 스트레스 시험 후 간단한 기능시험에 의하여 검출할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
또, 본 발명의 다른 목적은 전압 스트레스 시험시에 모든 메모리 셀의 트랜지스퍼 게이트용 트랜지스터의 게이트·소스 사이에 일제히 전압 스트레스를 인가할 수 있는 반도체 기억 장치를 제공하는 데에 있다.
본 발명은 DRAM의 전압 스트레스 시험시에 모든 메모리 셀의 커패시터 플레이트 전극에 소정의 부전위(負電位) 직류 전압 또는 접지 전위와 소정의 부전위 간에 변화하는 부극성의 펄스 전압을 인가할 수 있는 부전압 인가 수단을 구비하는 것을 특징으로 한다.
상기 부전압 인가 수단으로는 (a) 전압 스트레스 시험시에 외부로부터 인가되는 부전위의 직류 전압 또는 부극성의 펄스 전압을 플레이트 전위에 공급하기 위한 전압 스트레스 시험 전용 패드를 설치하고, (b) 전압 스트레스 시험시에 제어 신호를 받아서 부전위의 직류 전압 또는 부극성의 펄스 전압을 발생하고, 이 부전위의 직류 전압 또는 부극성의 펄스 전압을 플레이트 전극에 공급하는 부전압 발생 회로를 설치함으로써 실현된다.
예를들면 웨이퍼 상태에서의 불량 스크리닝시의 전압 스트레스 시험시에 모든 메모리 셀의 커패시터 플레이트 전극에 소정의 부전위(-Vb) 직류 전압 또는 접지 전위 Vss와 소정의 부전위(-Vb) 사이에 변화하는 부극성의 펄스 전압을 인가할 수 있게 된다. 이 경우 상기 부전위는 메모리 셀의 커패시터 전하 축적 전극 또는 이것에 연결되는 반도체 기판의 불순물 확산층과 반도체 기판과의 접합에 의한 다이오드의 순방향 전압 강하보다도 큰 절대치를 갖는 것으로 한다.
따라서 플레이트 전위가 -Vb 일때에는 커패시터 전하 축적 노드의 전위는 다이오드의 순방향 전압 강하 Vf 만큼 기판 전위로부터 저하한 전위(-Vf, 대략 0.7V)로 규제되고, 모든 메모리 셀의 커패시터 절연막의 양단간에는 (-VF)-(-Vb)=Vb-Vf의 전압이 일제히 인가된다. 이 상태에서 커패시터 전하 축적 노드는 저임피던스 상태(플로팅 상태는 아님)로 되기 때문에 커패시터 절연막의 파괴가 시작되어 미소 누설 전류가 흐르기 시작했을때 커패시터 절연막의 양단간 전압(Vb-Vf)을 변경시키지 않고 충분한 누설 전류를 공급하고, 파괴가 시작된 커패시터 절연막을 완전히 파괴시킬 수 있게 된다. 이와같이 커패시터 절연막의 파괴가 시작된 결함셀을 동작 불능으로 함으로써 불량 셀의 스크리닝을 효율적으로 확실히 실시할 수 있게 된다.
또, 플레이트 전위가 -Vb에서 Vss로 변화했을 때는 커패시터 전하 축적 노드의 전위 Vn는 커패시터의 용량 결합에 의하여 (-Vf)에서 -Vb 만큼 상승하여 Vb-Vf가 되고, 커패시터 절연막의 양단간에는 Vb-Vf의 전압이 인가된다. 이때 커패시터 전하 축적 노드는 플로팅 상태이고, 모든 워드선을 접지 전위에 설정해 놓으면 이 워드선에 접속되어 있는 트랜스퍼 게이트용 트랜지스터의 게이트·소스간에 일제히 전압 스트레스가 인가되어 불량의 스크리닝 효율을 현저히 향상시킬 수 있다.
이하 , 도면을 참조하여 본 발명의 실시예를 설명한다.
제1도는 제1실시예에 관한 DRAM의 일부를 도시한 것이다. MC는 행렬 형상으로 배치되어 메모리 셀 어레이를 형성하는 다이나믹형 메모리 셀이다. 제5도의 도시와 같이 트랜스퍼 게이트용의 MOS 트랜지스터(10) 및 커패시터(11)로 구성된다. WL은 메모리 셀 어레이의 동일행의 메모리 셀의 트랜스퍼 게이트용 트랜지스터(10)의 게이트에 접속되는 워드선, BL은 메모리 셀 어레이의 동일 열의 메모리 셀의 트랜스퍼 게이트용 트랜지스터(10)의 드레인에 접속되는 비트선, 12는 비트선 프리차지 회로(precharge circuit), 13은 어드레스 신호에 따라서 선택 신호를 출력하는 워드선 선택 회로(행디코더), 14는 워드선 구동 회로, 15는 워드선과 접지 노드 사이에 접속되는 노이즈 킬러용의 MOS 트랜지스터, 16은 비트선 프리차지 전위(통상은 Vcc/2)를 발생하는 비트선 프리차지 전위 발생 회로, 18은 커패시터 플레이트 전위 VPL(통상은 Vcc/2)을 발생하여 모든 메모리 셀의 커패시터 플레이트에 공급하기 위한 플레이트 전위 발생 회로이다.
또, 상기 노이즈 킬러용의 MOS 트랜지스터(15)는 통상 동작시에 프리차지 기간 또는 액티브 기간의 비선택 워드선 플로팅 되는 것을 방지하고, 이들의 기간에 노이즈 등에 의하여 워드선의 레벨이 메모리 셀의 트랜스퍼 게이트용 트랜지스터(10)의 임계치 전압을 초과하여 메모리 셀의 데이타 파괴를 발생시키는 것을 방지하기 위한 것이다.
또, 본 실시예에 있어서는 전압 스트레스 시험시에 모든 메모리 셀의 커패시터(11)의 플레이트 전극에 접지 전위 Vss와 소정의 부전위(-Vb)와의 사이에서 변화하는 부극성의 펄스 전압을 인가할 수 있는 부펄스 인가 수단(20)이 설치되어 있다.
이 경우에 상기 부전위(-Vb)는 메모리 셀의 커패시터 전하 축적 전극 또는 이것에 연결되는 반도체 기판의 불순물 확산층과 반도체 기판과의 접합에 의한 다이오드의 순방향 전압 강하(Vf) 보다 큰 절대치를 가지는 것으로 한다.
상기 부펄스 인가 수단(20)의 한 구체적 예로서 (a) 전압 스트레스 시험시에 DRAM의 외부로부터 커패시터(11)의 플레이트 전극에 부극성의 펄스 전압을 공급하기 위한 전용 패드를 설치하고, (b) 전압 스트레스 시험시에 외부로부터의 제어 신호를 받아서 부극성의 펄스 전압을 발생하고 이 부극성의 펄스 전압을 상기 플레이트 전위 발생 회로(18)의 출력 대신 플레이트 전극에 공급하는 부펄스 전압 발생 회로를 칩마다 또는 웨이퍼 상에서 복수의 칩에 공통으로 설치하는 방법이 있다.
본 실시예에서는 전압 스트레스 시험시에 외부로부터 부극성의 펄스 전압이 공급되는 부전압 인가용 패드(21)을 가지고, 이 패드(21)을 상기 커패시터(11)의 플레이트 전극에 접속하고 있다. 또 상기 플레이트 전위 발생 회로(18)의 출력 노드를 출력 스위치 회로(예를들면 CMOS 트랜스퍼 게이트)(22)를 개재하여 상기 플레이트 전극에 접속하고, 이 트랜스퍼 게이트(22)를 출력 스위치 제어 회로(23)에 의하여 제어하고 있다.
상기 출력 스위치 제어 회로(23)는 통상 동작시에는 상기 출력 스위치 회로(22)를 온 상태로 제어하여 플레이트 전위 발생 회로(18)의 출력 전위를 상기 커패시터 플레이트로 전하고, 전압 스트레스 시험시에는 상기 출력 스위치 회로(22)를 오프 상태로 제어하도록 구성되어 있다. 이 출력 스위치 제어 회로(23)는 제어 신호 인가용 패드(24)와 이 패드(24)에 접속된 2단의 CMOS 인버터(25, 26)와 상기 제어 신호 인가용 패드(24)와 접지 노드와의 사이에 접속된 저항 소자(27)로 구성된다.
여기에서 상기 출력 스위치 제어 회로(23)의 동작을 설명한다. 패드(24)에 신호가 인가되지 않을 경우 패드(24)의 전위는 저항 소자(27)에 의하여 접지 전위에 풀다운되어 전단의 CMOS 인버터(25)의 출력은 "H", 후단의 CMOS 인버터(26)의 출력은 "L"이 되고, 출력 스위치 회로(22)는 온 상태가 된다. 이것에 대하여 패드(24)에 "H" 레벨의 제어 신호가 인가되었을 경우 전단의 CMOS 인버터(25)의 출력은 "L", 후단의 CMOS 인버터(26)의 출력은 "H"가 되고 출력 스위치 회로(22)는 오프 상태가 된다.
또, 상기 워드선 선택 회로(13)는 본 실시예에서 프리차지형의 낸드 게이트로 사용되고 있다. 또 상기 워드선 구동 회로(14)는 본 실시예에서 워드선 구동용 전압 WDRV(전원 전위 Vcc를 승압한 전위)원과 상기 워드선(WL)간에 접소되고, 워드선 선택 회로(13)의 출력 신호에 따라서 상기 워드선(WL)을 구동하는 워드선 구동용의 예를들면 N 채널 MOS 트랜지스터(31)와, 상기 워드선 선택 회로(13)의 출력단에 입력단이 접속된 제1의 CMOS 인버터(32)와, 전원 전위 Vcc와 상기 워드선 선택 회로(13)의 출력단과의 사이에 접속되고 게이트가 상기 제1의 CMOS 인버터(32)의 출력단에 접속된 풀업용의 PMOS 트랜지스터(33)와, 상기 제1의 CMOS 인버터(32)의 출력단과 상기 워드선 구동용의 MOS 트랜지스터(31)의 게이트와의 사이에 접속되고 게이트에 전원전위 Vcc가 주어지는 NMOS 트랜지스터(34)와, 상기 제1의 CMOS 인버터(32)의 출력단과 상기 노이즈 킬러용의 NMOS 트랜지스터(15)의 게이트 사이에 접속된 제2의 CMOS 인버터(35)를 가지고 있다.
다음에 제1도의 DRAM의 통상 동작시에 있어서의 동작을 설명한다. 제어 신호 인가용 패드(24)에 제어 신호를 인가하지 않고, 부전압 인가용 패드(21)에 부극성의 펄스 전압을 공급하지 않는다. 이것에 의하여 상기 출력 스위치 제어 회로(23)는 상기 출력 스위치 회로(22)를 온 상태로 제어하여 플레이트 전위 발생 회로(18)의 출력 전위를 상기 커패시터 플레이트에 전한다.
또, 로·스트로브·어드레스(/RAS) 신호 입력을 비활성 상태로 하면 비트선 프리차지 신호 발생 회로(도시생략)는 활성화되어 프리차지 신호 VEQ를 발생하고 비트선 프리차지 회로(12)는 온 상태로 되고, 모든 비트선상 BL이 비트선 프리차지 전위 발생 회로(16)의 출력 전위에 프리차지 된다.
다음에 /RAS 신호 입력을 활성화하면 선택되는 메모리 셀 블록의 비트선에 공급되는 프리차지 신호 VEQ가 비활성화되는 동시에 어드레스 신호의 논리 레벨의 조합에 따라서 임의 개수의 워드선분의 워드선 선택 신호가 출력되어 워드선(WL)이 선택된다. 이 경우 워드선 선택 신호의 활성 레벨 "L"이 입력되는 선택 상태의 워드선 구동 회로(14)에 있어서 워드선 구동용의 NMOS 트랜지스터(34)는 온 상태가 되고, 이것에 접속되는 노이즈 킬러용 트랜지스터(15)는 오프 상태가 된다.
이것에 대하여 워드선 선택 신호의 비활성 레벨 "H"가 입력되는 비선택 상태의 워드선 구동 회로(14)에 있어서 워드선 구동용의 NMOS 트랜지스터(34)는 오프 상태가 되고 이것에 접속되는 노이즈 킬러용 트랜지스터(15)는 온 상태가 된다.
다음에 예를들어 웨이퍼 상태에서의 번인시에 DRAM 영역에 설치된 패드군에 테스터의 프로브 카드(probe card)의 칩을 접촉시켜서 필요한 전원, 제어 신호, 부극성의 펄스 전압을 공급하고, 제1도의 DRAM의 전압 스트레스 시험을 실시할 때의 동작에 대하여 제2도에 도시하는 메모리 셀의 구조의 한 예 및 제3도에 도시하는 타이밍 파형을 참조하면서 설명한다.
제2도에 있어서, 50은 P형의 반도체 기판이고, Vss 전위가 부여된다. 51 및 52는 기판 표층부에 선택적으로 형성된 n+형의 불순물 확산층이고, N 채널 MOS 트랜지스터(트랜스퍼 게이트용 트랜지스터 10)의 드레인 영역 및 소스 영역이다. 53은 기판 표면의 게이트 절연막, WL은 상기 트랜스퍼 게이트용 트랜지스터(10)의 게이트 전극(워드선)이다. 11a는 커패시터의 전하 축적 전극, 11b는 커패시터의 플레이트 전극, 11c는 커패시터의 절연막이고, 커패시터의 전하 축적 전극(11a)은 상기 트랜스퍼 게이트용 트랜지스터(10)의 소스 영역(52)에 접속되어 있다.
상기 DRAM에 동작 전원을 공급하고, /RAS 신호 입력을 비활성 상태로하여 프리차지 상태로 하고, 모든 워드선 WL에 대응되는 모든 워드선 선택 회로(13)의 출력을 비활성 레벨로 한다. 이것에 의하여 모든 워드선 구동용 트랜지스터(31)는 오프 상태, 모든 노이즈 킬러용 트랜지스터(15)는 온 상태가되고, 모든 워드선 WL은 Vss 전위로 설정된다.
그리고, 상기 제어 신호 인가용 패드(24)에 제어 신호를 인가해서 상기 출력 스위치 회로(22)를 오프 상태로 하는 동시에 상기 부전압 인가용 패드(21)에 외부로부터 부극성의 펄스 전압을 공급한다.
이것에 의하여 플레이트 전위가 부전위(-Vb)시 커패시터의 전하 축적 노드(11a)의 전위는 커패시터의 전하 축적 노드(11a)와 반도체 기판(50)과의 접합에 의한 다이오드 D의 순방향 전압 강하(Vf) 만큼 기판 전위에서 저하된 전위(Vss-Vf=-Vf. 대략 0.7V)로 규제되고, 모든 메모리 셀의 커패시터 절연막(11c)의 양단간에는 (-Vf)-(-Vb)=Vb-Vf의 전압이 일제히 인가된다.
이때, 커패시터의 전하 축적 노드(11a)는 저임피던스 상태(플로팅 상태는 아님)가 되므로, 커패시터 절연막(11c)의 파괴가 발생하기 시작하여 미소 누설 전류가 흐르기 시작했을 때 커패시터 절연막(11c)의 양단간 전압(Vb-Vf)을 바꾸지 않고 충분한 누설 전류를 공급하여 파괴가 시작된 커패시터 절연막(11c)을 완전히 파괴시킬 수 있다.
이와같이 커패시터 절연막(11c)이 파괴되기 시작한 결함 셀을 동작 불능으로 함으로써 불량셀의 스크리닝은 우수한 효율로 확실한 실시가 가능해진다.
또, 플레이트 전위가 -Vb에서 Vss로 변화했을 때에는 커패시터의 전하 축적 노드(11a)의 전위는 커패시터(11)의 용량 결합에 의하여 (-Vf)에서 ｜-Vb｜ 만큼 상승하여 (-Vf)+｜-Vb｜=Vb-Vf가 되고 커패시터 절연막(11c)의 양단간에는 Vb-Vf의 전압이 인가된다. 이때 커패시터의 전하 축적 노드(11a)는 플로팅 상태에 있고 모든 워드선(WL)에 접속되는 모드 트랜스퍼 게이트용 트랜지스터(10)의 게이트·소스간에 일제히 전압 스트레스가 가해지고, 불량 스크리닝의 효율을 현저히 향상시킬 수 있다.
예를들면 4M 비트의 DRAM의 경우 종래의 번인시에는 4096개 있는 워드선중 동시에 선택되는 4개의 워드선에 대응하는 트랜스퍼 게이트용 트랜지스터(10) 밖에 스트레스가 가해지지 않는 것에 비교하면 상기 실시예의 불량의 스크리닝 시에는 모든 워드선에 대응하는 모든 트랜스퍼 게이트용 트랜지스터(10)에 동시에 스트레스를 인가할 수 있으므로 워드선의 스트레스 인가 효율을 1000∼2000배로 향상시킬 수 있다. 이것으로 스트레스 시간이 1000 ∼2000분의 1이 되고, 메모리 셀의 트랜스퍼 트랜지스터의 스크리닝의 효율을 비약적으로 향상시킬 수 있다.
여기에서 상기 DRAM을 웨이퍼 상태 그대로 번인할 경우를 설명한다. 상기 실시예에서 설명한 바와같이 불량 스크리닝의 효율이 현저히 향상되고, 불량의 스크리닝에 필요한 시간을 현저히 단축할 수 있으므로 웨이퍼 상태 그대로 복수개의 DRAM 칩에 대하여 동시에 번인을 실시함으로써 고온 사양(仕樣)의 프로버와 프로브 카드를 사용해서 전압 스트레스를 인가할 수 있게 되고, 웨이퍼 프로세스 직후의 다이소트 전후에 간편히 번인할 수 있다.
따라서 현재 실행되고 있는 바와같이 조립이 끝나고 패키지에 수납된 최종 제품의 형태로 장시간의 번인의 필요가 없어진다. 또는 그 시간을 대폭적으로 단축할 수 있다. 다시 말하면 번인 장치를 대규모로 축소할 수 있고 번인 장치의 설비 투자와 그 설치 장소 및 테스트 시간을 절약하여 반도체 집적 회로의 제조 비용의 대폭적인 저감을 도모할 수 있다.
물론 웨이퍼 상태로 전기적, 열적인 스트레스를 부여할 수 있는 신규 번인 장치는 필요하나 이 장치는 종래의 번인 장치보다 훨씬 간편하고 소형으로 되고, 스페이스의 절약도 가능해진다. 또 웨이퍼 단계에서 불량품이 된 것을 처리할 수 있는 것은 종래의 조립된 단계에서 번인하는 방법에 있어서는 조립까지 진행하여 제조비가 많이 소요된 단계에서 불량품이 된 것을 불량 처리해야 하고, 다이소트시에 불량 처리되는 불량 칩과 비교해서 현저히 손실이 큰 문제를 해결할 수 있다.
또, 다이소트와는 별도로 일정 시간 스트레스를 인가하는 과정을 삽입하여 약한 트랜지스터를 미리 제거한 다음에 다이소트를 실시하도록 하면 다이소트 중에는 스트레스를 인가하지 않아도 되고, 테스터를 정지할 필요가 없고 설비의 효과적인 활용을 도모할 수 있다. 또, 용장(冗長) 회로를 설치한 DRAM의 경우는 웨이퍼 상태에서의 번인을 다이소트 전에 실시하면 종래는 불량품이던 번인에서의 스크리닝분을 구제할 수가 있고, 칩의 수율 향상을 기대할 수 있고, 공정의 뒤부분에서의 불량을 삭감할 수 있는 면에서도 대폭적인 원가 절감의 효과도 기대할 수 있다.
또, 상기 실시예에서는 부펄스 인가 수단(20)의 한 구체적예로서 전압 스트레스 시험시에 DRAM의 외부로부터 커패시터(11)의 플레이트 전극에 부극성의 펄스 전압을 공급하기 위한 전용 패드(21)를 설치했으나, 이것에 한정되는 것이 아니고, 제4도의 도시와 같이 전압 스트레스 시험시에 제어 신호 입력에 따라서 부극성의 펄스 전압을 발생하는 부펄스 전압 발생 회로(40)와 상기 제어 신호 입력에 따라서 상기 부극성의 펄스 전압을 상기 플레이트 전위 발생 회로(18)의 출력 대신 플레이트 전극에 공급하는 제2의 출력 스위치 회로(41)를 웨이퍼상의 칩마다 또는 복수의 칩에 공통으로 형성해 놓도록 해도 된다. 제4도에 있어서, 제1도와 동일한 부분에는 동일 부호를 부여하고 있다.
또, 상기 각 실시예에서는 부펄스 인가 수단(20)을 설치한 경우를 설명했으나, 부펄스 전압 대신에 소정의 부전위(-Vb)의 직류 전압을 인가할 수 있는 부전압 인가 수단을 상기 각 실시예와 동일하게 설치한 경우에도 상기 각 실시예와 동일하게, 예를들면 웨이퍼 상태에서의 불량의 스크리닝시에 있어서의 전압 스트레스 시험시에 모든 메모리 셀의 커패시터 절연막에 일제히 충분한 전압 스트레스를 인가할 수 있고, 파괴되기 시작한 커패시터 절연막을 완전히 그리고 단시간에 파괴시킬 수 있고, 열화 모드를 가지는 메모리 셀을 전압 스트레스 시험후에 간단한 기능 테스트로 검출할 수 있다.
또 전압 스트레스 시험시에 상기 플레이트 전위 발생 회로(18)에서 소정의 부전위의 직류 전압 또는 부극성의 펄스 전압을 출력하도록 구성하면 상기 부펄스 전압 발생 회로(40),. 출력 스위치 회로(22, 41)를 생략할 수 있다.
또, 상기 각 실시예에는 노이즈 킬러용 트랜지스터(15)가 워드선(WL)의 일단측에서 워드선 구동용 트랜지스터(31)와 접지 노드 사이에 접속되어 있으나, 이것에 한정되는 것이 아니고, 워드선(WL)의 타단측에서 접지 노드와의 사이에 노이즈 킬러용 트랜지스터가 접속되는 방식의 경우에도 본 발명을 적용시킬 수 있다.
또, 상기 노이즈 킬러용 트랜지스터(15)가 워드선(WL)과 접지 노드와의 사이에 1개 접속되는 경우에 한정되지 않고, 워드선(WL)과 접지 노드와의 사이에 복수개의 노이즈 킬러용 트랜지스터가 직렬 또는 병렬로 접속되는 경우에도 본 발명을 적용시킬 수 있다.
또, 모든 워드선(WL)을 접지 전위로 설정할 수단으로서 모든 워드선(WL)에 스위치 소자(예를들면 MOS 트랜지스터)를 개재하여 공통의 패드를 접속하고, 전압 스트레스 시험시에 상기 패드에 접지 전위를 인가하는 동시에 상기 스위치 소자를 온 상태로 제어하도록 해도 된다. 이와같이 하면 전압 스트레스 시험시에 DRAM에 동작 전원을 공급하지 않는 상태에서 모든 워드선(WL)을 접지 전위로 설정하여 외부로부터 커패시터 플레이트에 부전위의 직류 전압 또는 부극성의 펄스 전압을 인가해서 불량의 스크리닝을 실시할 수 있게 된다.
또, 메모리 셀의 커패시터(11)는 제2도의 구조에 한정되는 일없이 트렌치형, 스텍형, 그 조합 등의 구조에도 본 발명을 적용할 수 있다.
또, 상기 각 실시예에 있어서 스트레스 시험용의 각 패드로서는 본딩 패드도 좋으나, 이것에 한정되지 않고, DRAM을 웨이퍼 상태 그대로 번인할 경우에는 테스터의 프로브 카드의 촉침(觸針)에 접촉하여 전압을 인가할 수 있는 구조이면 되고, 웨이퍼로부터의 DRAM 칩을 분리한 후에 패키징한 상태로 번인을 할 경우에는 패키징에 있어서 칩 외부의 배선과 접속 가능한 구조이면 된다.
또, 상기한 것과 같이 전압 스트레스 시험시에 있어서 제어 신호의 공급 방법으로는, (a) 상기 실시예와 같이 웨이퍼 상태시에 전용 패드를 통해서 외부로부터 입력하거나, 또는 패키징후의 통상 동작시에는 사용안되는 전용 단자를 통해서 외부로부터 입력하는 방법이외에, (b) 4M 의 DRAM으로 JEDEC(Joint Electron Devices Engineering Council : 공동전자 기기 기술 위원회)에서 표준화 WCR 모드(RAS이전의 WE 및 CAS 모드), 즉/RAS(행 어드레스 스트로브) 신호가 활성화되었을 때에 /WE(기록 가능) 신호와 /CAS(열 어드레스 스트로브) 신호가 활성화 상태가 되어 있으면 테스트 모드로 들어가는 모드(일경(日經) 마이크로 디바이스 별책 1987. No. 1 pp. 183-196 참조)의 옵션으로서 어드레스 키코드 입력에 따라서 칩 상에서 생성하는 방법 (c) 임의의 단자(통상 동작시에 사용되는 것도 된다)에 통상 동작시 사용안되는 범위의 전압을 외부로부터 입력(예를 들면 전원 전위 Vcc가 5V인 경우에 7V를 입력한다)함으로써 제어 신호를 생성하는 방법. (d) 통상 동작시에 사용되는 복수의 단자에 통상 동작시에는 사용안되는 순서 관계로 신호를 입력함으로써 제어 신호를 생성하는 방법 등을 생각할 수 있다.
또, 상기 각 실시예에서는 스트레스 시험용의 각 패드를 웨이퍼 상태의 각 칩 마다에 설치하는 경우를 설명했으나, 상기 DRAM을 웨이퍼 상태 그대로 번인하는 경우에는 스트레스 시험용의 각 패드를 각각 복수개의 칩으로 공용하고 이 공용 패드와 각 칩 사이를 접속하기 위한 배선을 웨이퍼의 예를들면 다이싱 그라인 영역상에 형성하도록 해도 좋다.
또, 상기 각 실시예에서는 복수개의 DRAM 영역을 갖는 반도체 장치를 설명했으나, 본 발명은 DRAM회로를 탑재한 메모리 혼재 집적 회로 영역을 갖는 반도체 장치에도 적용이 가능하다.
또, 상기 각 실시예에서는 반도체 웨이퍼상에 형성된 복수개의 집접 회로 영역은 웨이퍼에서 개별로 분리되는 것이 예정되어 있는 집적 회로 영역인 경우를 설명했으나, 본 발명은 반도체 웨이퍼상에 상호 접속되어 제품화되는 것이 예정된 집적 회로 영역(블록 영역)을 복수개 갖는 웨이퍼 스케일의 반도체 장치라도 적용이 가능하다.
또, 상기 실시예에서는 번인시에의 전압 스트레스 시험을 예로들어 설명했으나, 본 발명은 온도 가속에 관계없이 전압 스트레스 시험을 실시하는 경우에도 효과가 있음은 물론이다.
본원 발명은 특허 청구의 범위에 의해 정해지지만, 청구 범위의 각 구성요건에 병기한 도면 참조 번호는 본원 발명의 이해를 용이하게 하기 위한 것이고 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.
상기 설명과 같이 본 발명의 반도체 기억 장치에 의하면 예를들어 웨이퍼 상태에서의 불량의 스크리닝시의 전압 스트레스 시험시에 모든 메모리 셀의 커패시터 절연막에 일제히 충분한 전압 스트레스를 인가할 수 있고, 파괴가 시작된 커패시터 절연막을 완전히 또는 단시간에 파괴시킬 수 있으며, 열화 모드를 가지는 메모리 셀을 전압 스트레스 시험후에 간단한 기능 테스트에 의하여 검출할 수 있다.

Claims (11)

  1. 행렬상으로 배치된 다이나믹형의 메모리 셀(MC)과, 동일 행의 메모리 셀에 접속되는 워드선(WL)과, 동일 열의 메모리 셀에 접속되는 비트선(BL)과, 전압 스트레스 시험시에 상기 메모리 셀의 커패시터의 플레이트 전극(11b)에 소정의 부전위를 인가할 수 있는 부전압 인가 수단(20)을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 부전위는 부의 직류 전압인 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 부전위는 부극성의 펄스 전압인 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항 또는 제3항에 있어서, 상기 부전위는 상기 커패시터의 전하 축적 전극 또는 이것에 연결되는 불순물 확산층(52)과 반도체 기판(50)과의 접합의 순방향 전압 강하보다도 큰 절대치를 갖는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 부전압 인가 수단은 전압 스트레스 시험시에 외부로부터 부전위의 직류 전압 또는 부극성의 펄스 전압이 공급되는 부전압 인가용 패드(21)를 구비하고, 이 부전압 인가용 패드가 상기 플레이트 전극에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 상기 부전압 인가 수단은 전압 스트레스 시험시에 제어 신호를 받아서 부전위의 직류 전압 또는 부극성의 펄스 전압을 발생하고 이 부전위의 직류 전압 또는 부극성의 펄스 전압을 상기 플레이트 전극에 공급하는 부전압 발생 회로(40)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서, 상기 부전압 인가 수단은 추가로 전압 스트레스 시험시에 제어 신호를 받아서, 상기 메모리 셀의 커패시터의 플레이트 전극에 전위를 공급하기 위한 플레이트 전위 발생 회로(18)의 출력을 오프 상태로 제어하는 제어 수단(22, 23)을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항 또는 제7항에 있어서, 상기 제어 신호는 전용의 패드(24), 또는 전용 단자를 통하여 외부로부터 입력되거나, 또는 임의의 단자에 통상 동작시에는 사용되지 않는 범위의 전압이 외부로부터 입력되므로써 생성되거나, 또는 통상 동작시에 사용되는 복수의 단자에 통상 동작시에는 사용되지 않는 순서 관계로 신호가 입력되므로써 생성되는 것을 특징으로 하는 반도체 기억 장치.
  9. 제5항에 있어서, 상기 부전압 인가용 패드는 복수개의 반도체 기억 장치에서 공용되는 것을 특징으로 하는 반도체 기억 장치.
  10. 제8항에 있어서, 상기 패드는 복수개의 반도체 기억 장치에서 공용되는 것을 특징으로 하는 반도체 기억 장치.
  11. 제6항에 있어서, 상기 부전압 발생 회로는 복수개의 반도체 기억 장치에서 공용되는 것을 특징으로 하는 반도체 기억 장치.
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