JPH0963269A

JPH0963269A - 半導体記憶装置

Info

Publication number: JPH0963269A
Application number: JP7233395A
Authority: JP
Inventors: Tsugio Takahashi; 継雄高橋; Yukie Suzuki; 幸英鈴木; Shunichi Sukegawa; 俊一助川; Masataka Saito; 賢孝斎藤
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1995-08-18
Filing date: 1995-08-18
Publication date: 1997-03-07

Abstract

(57)【要約】【目的】全ワード線をＮＭＯＳトランジスタで一括選
択して同時にウエハバーンインを行う半導体記憶装置を
提供する。【構成】半導体記憶装置を構成するワード線ドライバ
２０３に、ワード線ＷＬｎを駆動するＮＭＯＳ回路１０
１と、ウエハバーンイン用電位ＶＢＩを供給可能なバー
ンイン電位供給回路１０２とを設ければ、同時に全メモ
リセルのゲートをターゲットにするウエハバーンインが
可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、詳しくはＮチャンネル型ＭＯＳトランジスタで選択
電位をワード線に接続供給する半導体記憶装置に関す
る。

【０００２】

【従来の技術】通常、半導体記憶装置の初期不良を検出
するにはスクリーニングが行われる。スクリーニングの
方法には、内部目視、熱的及び機械的ストレスの印加、
高温動作、高温保存、ウエハ状態ないしはパッケージン
グ前のチップ状態で行われるウエハバーンイン等があ
り、スクリーニングの有効性や費用を考慮してスクリー
ニング対象の半導体記憶装置に最適のスクリーニング方
法が選択される。特に、初期動作不良をチェックするス
クリーニングにはウエハバーンインが利用できる。ウエ
ハバーンインは、チェック対象とされるデバイスチップ
に対して、定格より厳しい動作環境（高温、高湿、高電
位等）を与えて、一定時間の動作試験を行うものであ
る。半導体記憶装置のスクリーニングでは、メモリセル
のゲート−ソース酸化膜の形成状態を確認するために、
ワード線に高電位を供給するウエハバーンインが有効で
ある。例えば、メモリセルの選択トランジスタのオン抵
抗を小さくするためＤＲＡＭ、ＳＲＡＭ等のワード線に
は電源電圧を昇圧するような比較的高い選択電位が与え
られている。よって、メモリセルの選択端子のウエハバ
ーンインは、電源電圧をそのまま用いる周辺回路のウエ
ハバーンインとは別に行われる。

【０００３】

【発明が解決しようとする課題】上記メモリセルの選択
端子をターゲットにしたウエハバーンインは、ワード線
を一括選択することができれば、処理能率を上げること
ができる。具体的に、ワード線のドライブがＣＭＯＳイ
ンバータによって行われる場合には、ワード線の選択電
位の供給源とウエハバーンイン用電位の供給源とをＣＭ
ＯＳインバータの電源として接続し、ウエハバーンイン
時には全ワード線を選択する手段を用いて、全ワード線
を一括選択してウエハバーンインを行い処理能率を高め
ることができる。一方、ワード線へ選択電位の供給制御
がＮチャンネル型ＭＯＳトランジスタのオン・オフ動作
によって行われる場合には、ワード線に選択電位を供給
可能にするＮチャンネル型ＭＯＳトランジスタと、ワー
ド線に非選択電位を供給可能にするＮチャンネル型ＭＯ
Ｓトランジスタとが異なるため夫々のＮチャンネル型Ｍ
ＯＳトランジスタを制御する必要があり、上記ＣＭＯＳ
インバータの様に全ワード線を簡単に一括選択選択する
手段が見い出されていなかった。このような、半導体記
憶装置のメモリセルの選択端子をターゲットにするウエ
ハバーンインは、ワード線を逐次アクセスしてウエハバ
ーンインを行わなければならない。これでは、メモリセ
ルの選択端子に関する初期不良を検出するのに膨大な時
間を要することになる。そこで、本発明者らは、Ｎチャ
ンネルＭＯＳトランジスタを用いて全ワード線を同時に
一括選択してウエハバーンインを行う手段の必用性を見
出した。

【０００４】本発明の目的は、ＮチャンネルＭＯＳトラ
ンジスタで選択電位をワード線に供給する半導体記憶装
置において、ウエハバーンイン処理能率を高める技術を
提供する。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、マトリクス配置された複数個の
メモリセルの選択端子をワード線に結合し、データ端子
をビット線に結合して成るメモリセルアレイを備えた半
導体記憶装置において、アドレス信号をデコードしてワ
ード線選択信号を形成するためのアドレスデコーダと、
アドレスデコーダのワード線選択信号に従ってワード線
に選択電位を供給する第１のＮチャンネル型トランジス
タと、上記ワード線選択信号に従ってワード線をＧＮＤ
レベルにする第２のＮチャンネル型トランジスタと、ワ
ード線にウエハバーンイン用電位を供給する第３のＮチ
ャンネル型トランジスタと、選択電位の供給回路とを含
むワード線ドライバと、ウエハバーンイン用電位が供給
されることにより全ワード線にウエハバーンイン用電位
を供給するウエハバーンイン回路とを備えて半導体記憶
装置を構成する。また、マトリクス配置された複数個の
メモリセルの選択端子を階層ワード線方式のサブワード
線に結合し、データ端子をビット線に結合して成るメモ
リセルアレイを備えた半導体記憶装置において、第１の
アドレス信号をデコードしてメインワード線選択信号を
形成するための第１のアドレスデコーダと、メインワー
ド線選択信号に従ってメインワード線を選択レベルに駆
動させ、第２のアドレス信号をデコードしてサブワード
線選択信号を形成する第２のアドレスデコーダと、メイ
ンワード線選択信号に従ってサブワード線に選択電位を
供給する第１のＮチャンネル型トランジスタと、上記メ
インワード線選択信号に従ってワード線をＧＮＤレベル
にする第２のＮチャンネル型トランジスタと、サブワー
ド線にウエハバーンイン用電位を供給する第３のＮチャ
ンネル型トランジスタとを含むワード線ドライバと、ウ
エハバーンインモードにて全サブワード線にウエハバー
ンイン用電位を供給するウエハバーンイン回路とを備え
て半導体記憶装置を構成する。上記第２のアドレスデコ
ーダが供給するサブワード線の選択電位は、上記第１の
Ｎチャンネル型トランジスタのドレインに供給され、サ
ブワード線の選択電位にすることができる。上記メモリ
セルは、選択トランジスタと蓄積容量によって構成され
たダイナミック型メモリセルとすることができる。

【作用】

【０００８】上記した手段によれば、ワード線は供給さ
れるアドレス信号に応じてワード線ドライバを駆動する
ことによって選択レベルにされる。全ワード線ドライバ
には、共通にウエハバーンイン用電位の供給経路が設け
られており、この経路はワード線に接続される。ウエハ
バーンイン用電位がこの供給経路に供給されることによ
り、ウエハバーンイン用電位の供給経路は全ワード線と
される。こうして、同時に全メモリセルの選択端子に対
するウエハバーンインが可能とされる。また、他の手段
によれば、階層ワード方式の半導体記憶装置において、
サブワード線は、第１のアドレス信号によって選択され
るメインワード線で指定されたサブワード線ドライバで
駆動可能なサブワード線の内、第２のアドレス信号で選
択されることによって選択レベルにされる。全サブワー
ド線には共通にウエハバーンイン用電位の供給経路がサ
ブワード線ドライバを介して設けられている。ウエハバ
ーンインモード信号によって、ウエハバーンイン用電位
の供給経路は全サブワード線にされ、そのときウエハバ
ーンイン用電位がこの供給経路に供給されることによ
り、ウエハバーンイン用電位は全メモリセルの選択端子
に供給される。こうして、同時に全メモリセルの選択端
子に対するウエハバーンインが可能とされる。また、サ
ブワード線の選択電位は、第１のＮチャンネル型ＭＯＳ
トランジスタのドレイン−ソースを通じてサブワード線
に供給され、サブワード線の選択電位とすることができ
る。上記メモリセルには、１トランジスタ型、３トラン
ジスタ型、４トランジスタ型のダイナミック型メモリセ
ルが適用できる。

【０００９】

【実施例】図２には本発明の半導体記憶装置であるＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）の
一例ブロック図が示される。同図によれば、ＤＲＡＭ２
００は例えば１トランジスタ型のダイナミック型メモリ
セルをマトリックス配置して成るメモリセルアレイ２０
１と、ローアドレス信号ＸＡＤＲをデコードしてワード
線を選択するローアドレスデコーダ２０２と、選択され
たワード線に選択電位を供給するワード線ドライバ２０
３と、カラムアドレス信号ＹＡＤＲをデコードしてデー
タ線を指定するためのカラム選択信号を選択するＹデコ
ーダ２０４と、選択されたカラム選択信号を用いてデー
タ線を選択するカラム選択スイッチ回路２０５と、ワー
ド線及びデータ線により選択されたメモリセルからデー
タ線に供給される電位を増幅するセンスアンプ２０６
と、メモリアクセスに必用な各種制御信号を供給する制
御回路２０７とを備えて構成される。リード・ライトデ
ータは、入出力端子Ｄｉ／Ｄｏを介してカラムスイッチ
回路に対して入出力される。上記ワード線ドライバ２０
３は、ＮＭＯＳ回路から構成され、例えば外部からボン
ディングパッドＢＰを介してウエハバーンイン用電位Ｖ
ＢＩが供給可能にされる。特に制限されないが、ボンデ
ィングパッドＢＰは、ウエハバーンイン用に設けられる
ものであり、半導体チップ上に設けられるものの、半導
体チップがパッケージされた際の半導体記憶装置の外部
リードに接続されないこととされる。言い換えると、ボ
ンディングパッドＢＰは、ウエハ状態乃至はチップ状態
でのバーンイン乃至はスクリーニングの為に利用可能と
される。上記半導体記憶装置２００は、ローアドレスス
トローブ信号ＲＡＳ＊（以下、＊はローイネーブル信号
を意味する）、カラムアドレスストローブ信号ＣＡＳ＊
及びライト指示信号ＷＥ＊等が供給される制御回路２０
７が出力する各種制御信号に従ってメモリアクセス動作
を実行する。

【００１０】図１には、上記ワード線ドライバ２０３の
一例回路図が示される。同図によれば、ワード線ドライ
バ２０３は、ローアドレスデコーダ２０２から相補信号
として供給される相補ローアドレスデコード信号Ｘ０，
Ｘ０Ｂ、〜Ｘｎ，ＸｎＢの相補信号毎に設けられたＮＭ
ＯＳ回路１０１と、ウエハバーンイン用電位ＶＢＩを入
力可能とするウエハバーンイン電位供給回路１０２とか
ら構成される。同図には、ワード線ＷＬ０に対応する回
路が示される。上記ＮＭＯＳ回路１０１は、例えば３個
のＮチャンネル型ＭＯＳトランジスタＴ１〜Ｔ３から構
成される。Ｎチャンネル型ＭＯＳトランジスタＴ１は、
上記ローアドレスデコード信号Ｘ０をドレインで受け、
ゲートに供給されるブースト電位ＶＰＰによってソース
出力を調整する。Ｎチャンネル型ＭＯＳトランジスタＴ
２は、選択電位供給線ＦＸ０とドレインで接続され、ゲ
ートに供給される上記調整されたローアドレスデコード
信号Ｘ０に応じてオン・オフ制御され、ソースはワード
線ＷＬ０に接続される。上記選択電位供給線ＦＸ０に
は、ローアドレスストローブ信号ＲＡＳ＊に同期して選
択電位を供給するドライバが接続されている。Ｎチャン
ネル型トランジスタＴ３は、ローアドレスデコード信号
Ｘ０Ｂとウエハバーンイン用電位ＶＢＩの反転電位とを
２入力とするＡＮＤ回路の出力をゲートに受け、ソース
はＧＮＤに接続され、ドレインはワード線ＷＬ０に接続
される。ワード線ＷＬ０はローアドレスデコード信号Ｘ
０がハイレベルとされ、ローアドレスデコード信号Ｘ０
Ｂがローレベルとされた場合に選択され、そのローアド
レスデコード信号に対応するワード線ＷＬ０には選択電
位が供給される。上記ウエハバーンイン電位供給回路１
０２は、例えばＮチャンネル型トランジスタＴ４から構
成され、ドレインとゲートに共通にウエハバーンイン用
電位ＶＢＩが供給可能にされ、ソースはワード線ＷＬ０
に接続される。通常のメモリアクセス動作のとき、上記
トランジスタＴ４のドレインには０Ｖが印加され、ウエ
ハバーンイン時にはボンディングパッドＢＰを介してウ
エハバーンイン用電位ＶＢＩが供給される。ウエハバー
ンイン時には、上記ＡＮＤ回路の出力がローレベルに固
定されるため、ワード線ＷＬ０に供給されるウエハバー
ンイン用電位ＶＢＩがＧＮＤに引かれないようにされ
る。他のワード線ＷＬｎに対応する部位も同じ回路構成
である。

【００１１】図３の（Ａ）には、上記ワード線ドライバ
２０３におけるワード線選択動作のタイムチャートが示
される。同図の（Ａ）によれば、ワード線ＷＬｎの選択
はローアドレスストローブ信号ＲＡＳ＊のローエッジに
同期して、ローアドレスデコード信号信号Ｘｎがハイレ
ベル状態とされ、トランジスタＴ２がオン状態とされ選
択電位供給線ＦＸｎから選択電位が供給されて行われ
る。そのとき、トランジスタＴ３、Ｔ４はオフ状態とさ
れている。選択されたメモリセルに対するアクセス動作
を終えることにより、ローアドレスストローブ信号ＲＡ
Ｓ＊はハイレベルにされ、それに伴ってデコード信号Ｘ
ｎはローレベルにされ、選択されたワード線ＷＬｎへの
選択電位の供給は停止される。選択されないワード線Ｗ
Ｌｎでは、トランジスタＴ２がオフ状態とされ、トラン
ジスタＴ３がオン状態にされることによって、ワード線
ＷＬｎはＧＮＤに接続される。

【００１２】次に、ウエハバーンインについて説明す
る。先ず、公知の半導体集積回路装置製造技術によっ
て、複数の半導体チップとなり得る素子配線が完成され
た半導体ウエハが用意される。次いでウエハバーンイ
ン、すなわちウエハより形成された半導体チップへのバ
ーンイン用の給電が行われる。特に制限されないが、半
導体チップへのウエハバーンイン用給電は、ウエハプロ
ーバと類似の接触針を、かかる半導体チップのウエハバ
ーンイン用パッド電極に接触されることにより行わせ
る。効率的なウエハバーンインを可能とするよう、一回
に１つの半導体チップにバーンイン用の給電をすること
にかえて、接触針数を増加させた給電体を使用すること
によって、一回に複数の半導体チップにバーンイン用の
給電をすることも可能である。

【００１３】図３の（Ｂ）には、上記ワード線ドライバ
２０３におけるウエハバーンイン時のタイムチャートが
示される。同図の（Ｂ）によれば、ウエハバーンイン用
電位ＶＢＩがボンディングパッドＢＰから供給される。
ウエハバーンイン用電位ＶＢＩが供給されることによっ
て、トランジスタＴ４はオン状態にされ、逆にトランジ
スタＴ３はオフ状態にされる。ウエハバーンイン時は、
ワード線ＷＬｎは非選択状態にされるから、トランジス
タＴ２もオフ状態にされている。ウエハバーンイン用電
位ＶＢＩは、ワード線ＷＬｎに対応する各ウエハバーン
イン電位供給回路１０２に供給され、全ワード線ＷＬ０
〜ＷＬｎに対して同時にウエハバーンイン用電位ＶＢＩ
を供給することができる。よって、ウエハバーンイン処
理時間が削減される。

【００１４】図４には、本発明の半導体記憶装置である
ＤＲＡＭの他の一例ブロック図が示される。同図によれ
ば、ＤＲＡＭ４００は上記ＤＲＡＭ２００のワード線ド
ライバ２０３の代わりにメインワード線ドライバ４０１
とサブワード線ドライバ４０２を用いた階層ワード方式
が適用される。階層ワード方式とは、ワード線の高密度
配置を緩和するために、ワード線をメインワード線とサ
ブワード線とに分け、部分的に高密度配置を避けるよう
に配置する方法である。ＤＲＡＭ４００は、ローアドレ
ス信号ＸＡＤＲのデコーダとして、例えばローアドレス
信号の上位ビットを用いてメインワード線を選択するＸ
Ｍデコーダ４０４と、ローアドレス信号の下位ビットを
用いてサブワード線を選択するＸＳデコーダ４０５とを
備える。上記各メインワード線に対応して、複数のサブ
ワード線ドライバ４０２が設けられ、サブワード線ドラ
イバ４０２には、ＸＳデコーダ４０５から供給されるデ
コード信号及びメインワード線に応じて選択電位ＶＰＰ
をサブワード線に供給するＦＸドライバ４０６が設けら
れる。上記サブワード線ドライバ４０２は、Ｎチャンネ
ル型ＭＯＳトランジスタのスイッチ動作によってサブワ
ード線を選択電位ＶＰＰ又はＧＮＤに制御するスイッチ
回路とされる。また、ウエハバーンイン用電位ＶＢＩを
サブワード線ドライバ４０２を介してサブワード線に供
給するボンディングパッドＢＰが備えられる。上記ＤＲ
ＡＭ４００は、メモリアクセスモードとウエハバーンイ
ンモードを有し、ボンディングパッドＢＰ２を介してウ
エハバーンインモード信号ＢＩがメインワード線ドライ
バ４０１及びＦＸドライバ４０６に供給される。ウエハ
バーンインモードが選択された場合（ウエハバーンイン
モード信号ＢＩがハイレベルのとき）には、上記メイン
ワード線ドライバ４０１では全ワード線が非選択状態に
され、上記ＦＸドライバで４０６はサブワード線への選
択電位の供給が停止される。

【００１５】図５には、上記メインワード線ドライバ４
０１とＦＸドライバ４０６とサブワード線ドライバ４０
２との接続構成の一例が示される。上記メインワード線
ドライバ４０１は、ウエハバーンインモード信号ＢＩの
反転信号とＸデコーダから供給されるメインワード線デ
コード信号ＸＭ０とを２入力とするＮＡＮＤ回路５０１
とＮＡＮＤ回路５０１の出力をゲートに受けるＣＭＯＳ
インバータＡと、上記ＣＭＯＳインバータＡの入力をメ
インワード線デコード信号ＸＭ０の代わりに相補の関係
にあるメインワード線デコード信号ＸＭ０Ｂを用いたＣ
ＭＯＳインバータＢとを基本単位として構成される。上
記ＣＭＯＳインバータＡの出力はメインワード線ＭＷＬ
０され、ＣＭＯＳインバータＢの出力は上記メインワー
ド線ＭＷＬ０と相補の関係にあるメインワード線ＭＷＬ
０Ｂとされる。１基本単位によって、１メインワード線
ＭＷＬ０の相補信号が形成され、対応する複数のサブワ
ード線ドライバ４０２が選択可能とされる。上記ＦＸド
ライバ４０６は、ウエハバーンインモード信号ＢＩの反
転信号とＸＳデコーダから供給されるサブワード線デコ
ード信号ＸＳ０とを２入力とするＮＡＮＤ回路５０２と
ＮＡＮＤ回路５０２の出力をゲートに受けるＣＭＯＳイ
ンバータＣとから構成される。ウエハバーンインモード
信号がイネーブル状態（ハイレベル）のときＣＭＯＳイ
ンバータＣの出力はＧＮＤに接続される。同図には、メ
インワード線ＭＷＬ０に対応する回路が示されるが、他
のメインワード線ＭＷＬｎに対応する回路も同様に構成
される。

【００１６】上記サブワード線ドライバ４０２は、例え
ば１サブワード線ＳＷＬｉに対応する４個のＮチャンネ
ル型ＭＯＳトランジスタＮ１〜Ｎ４から成る回路を基本
単位として構成される。Ｎチャンネル型ＭＯＳトランジ
スタＮ１は、上記メインワード線ドライバの出力である
メインワード線ＭＷＬ０をドレインで受け、ゲートに供
給される電位ＶＰＰによってソース出力を調整する。Ｎ
チャンネル型ＭＯＳトランジスタＮ２は、ＦＸドライバ
４０６の出力である選択電位供給線ＦＸ０とドレインで
接続され、ゲートに供給される上記調整されたメインワ
ード線ＭＷＬ０に応じてオン・オフ制御され、ソースは
サブワード線ＳＷＬ０に接続される。Ｎチャンネル型Ｍ
ＯＳトランジスタＮ３は、メインワード線ＭＷＬ０Ｂを
ゲートに受け、ソースはＧＮＤに接続され、ドレインは
サブワード線ＳＷＬ０に接続される。サブワード線ＳＷ
Ｌ０は、メインワード線デコード信号ＸＭ０がハイレベ
ルにされ、サブワード線デコード信号ＸＳ０がハイレベ
ルにされて選択され、選択電位ＶＰＰが供給される。Ｎ
チャンネル型ＭＯＳトランジスタＮ４は、ドレインとゲ
ートに共通にウエハバーンイン用電位ＶＢＩが供給可能
にされ、ソースはサブワード線ＳＷＬ０に接続される。
通常のメモリアクセス動作のとき、上記トランジスタＮ
４のドレインには通常０Ｖが印加され、ウエハバーンイ
ン時にはボンディングパッドＢＰを介してウエハバーン
イン用電位ＶＢＩが供給される。ウエハバーンインモー
ド信号ＢＩは、全てのメインワード線ドライバ４０１及
び全てのＦＸドライバ４０６に供給され、ウエハバーン
イン用電位ＶＢＩが全サブワード線ＳＷＬ０〜ＳＷＬｉ
に供給可能にされる。

【００１７】上記実施例によれば以下の作用効果を得る
ことができる。（１）ＤＲＡＭ２００において、ウエハバーンインはボ
ンディングパッドＢＰからウエハバーンイン用電位ＶＢ
Ｉを供給することによって行われる。ウエハバーンイン
用電位ＶＢＩは、ワード線ドライバ２０３を介して全ワ
ード線ＷＬ０〜ＷＬｎに同時に供給される。よって、全
メモリセルの全ゲートに対して、同時にウエハバーンイ
ン用電位ＶＢＩを供給するウエハバーンインが可能にな
る。（２）ＤＲＡＭ４００において、ウエハバーンインはウ
エハバーンインモード信号ＢＩをイネーブル状態にし、
ボンディングバッドＢＰからウエハバーンイン用電位Ｖ
ＢＩを供給することによって行われる。イネーブル状態
のウエハバーンインモード信号ＢＩが供給されることに
よって、全サブワード線ＳＷＬ０〜ＳＷＬｉは、ボンデ
ィングパッドＢＰと接続される。ウエハバーンイン用電
位ＶＢＩをボンディングパッドＢＰに供給することによ
り、ウエハバーンイン用電位ＶＢＩはサブワード線ドラ
イバ４０２を介して全サブワード線ＳＷＬ０〜ＳＷＬｉ
に供給される。よって、全サブワード線ＳＷＬ０〜ＳＷ
Ｌｉにウエハバーンイン用電位を供給可能にする。よっ
て、全メモリセルの全ゲートに対して、同時にウエハバ
ーンイン用電位ＶＢＩを供給するウエハバーンインが可
能になる。

【００１８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００１９】例えば、本実施例では、階層ワード方式の
ウエハバーンイン用電位ＶＢＩをサブワード線ドライバ
４０２を介して全サブワード線ＳＷＬ０〜ＳＷＬｎに供
給したが、全選択電位供給線ＦＸ０〜ＦＸｉを介して、
全サブワード線ＳＷＬ０〜ＳＷＬｉにウエハバーンイン
電位ＶＢＩを供給することができる。

【００２０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合を示したが、ＥＰＲＯＭやＥＥＰＲＯ
Ｍにも適用することが可能である。また、本発明はワー
ドシャント方式の半導体記憶装置にも適用できる。

【００２１】本発明は、少なくともＮＭＯＳ回路から構
成されるワード線ドライバを備えた半導体記憶装置全般
に適用することができる。

【００２２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２３】すなわち、ウエハバーンイン用電位をワー
ド線ドライバを介して全ワード線に同時に供給して、メ
モリセルのゲートに対するウエハバーンイン能率を高め
ることができる。また、階層ワード方式の半導体集積回
路においては、ウエハバーンインモード信号にてウエハ
バーンイン用電位がサブワード線ドライバを介して全サ
ブワード線に同時に供給できるようにして、メモリセル
のゲートに対するウエハバーンイン能率を高めることが
できる。

【図面の簡単な説明】

【図１】本発明の半導体記憶回路が含むワード線ドライ
バの一例回路図である。

【図２】本発明の半導体記憶装置の一例ブロック図であ
る。

【図３】本実施例のワード線ドライバにおけるワード線
選択動作とウエハバーンインとのタイムチャートであ
る。

【図４】本発明の他の半導体記憶装置の一例ブロック図
である。

【図５】本発明の他の半導体記憶回路に備えられるメイ
ンワード線ドライバ及びサブワード線ドライバの一例回
路図である。

【符号の説明】

１０１ＮＭＯＳ回路１０２ウエハバーンイン電位供給回路２０３ワード線ドライバＷＬｎワード線Ｘｎ、ＸｎＢ相補デコード信号

フロントページの続き (72)発明者鈴木幸英東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者助川俊一茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内 (72)発明者斎藤賢孝茨城県稲敷郡美浦村木原2350 日本テキサス・インスツルメンツ株式会社内

Claims

【特許請求の範囲】

【請求項１】マトリクス配置された複数個のメモリセ
ルの選択端子をワード線に結合し、データ端子をビット
線に結合して成るメモリセルアレイを備えた半導体記憶
装置において、アドレス信号をデコードしてワード線選択信号を形成す
るためのアドレスデコーダと、アドレスデコーダのワー
ド線選択信号に従ってワード線に選択電位を供給する第
１のＮチャンネル型トランジスタと、上記ワード線選択
信号に従ってワード線をＧＮＤレベルにする第２のＮチ
ャンネル型トランジスタと、ワード線にウエハバーンイ
ン用電位を供給する第３のＮチャンネル型トランジスタ
と、選択電位の供給回路とを含むワード線ドライバと、ウエハバーンイン用電位が供給されることにより全ワー
ド線にウエハバーンイン用電位を供給するウエハバーン
イン回路と、を備えることを特徴とする半導体記憶装
置。
【請求項２】マトリクス配置された複数個のメモリセ
ルの選択端子を階層ワード線方式のサブワード線に結合
し、データ端子をビット線に結合して成るメモリセルア
レイを備えた半導体記憶装置において、第１のアドレス信号をデコードしてメインワード線選択
信号を形成するための第１のアドレスデコーダと、第２のアドレス信号をデコードしてサブワード線選択信
号を形成する第２のアドレスデコーダと、メインワード線選択信号に従ってサブワード線に選択電
位を供給する第１のＮチャンネル型トランジスタと、上
記メインワード線選択信号に従ってワード線をＧＮＤレ
ベルにする第２のＮチャンネル型トランジスタと、サブ
ワード線にウエハバーンイン用電位を供給する第３のＮ
チャンネル型トランジスタとを含むワード線ドライバ
と、ウエハバーンインモードにて全サブワード線にウエハバ
ーンイン用電位を供給するウエハバーンイン回路と、を
備えることを特徴とする半導体記憶装置。
【請求項３】上記サブワード線選択信号の選択電位
は、上記第１のＮチャンネル型トランジスタのドレイン
に供給され、サブワード線の選択電位にされることを特
徴とする請求項２記載の半導体記憶装置。
【請求項４】上記メモリセルは、選択トランジスタと
蓄積容量によって構成されたダイナミック型メモリセル
であることを特徴とする請求項１乃至３の何れか１項に
記載の半導体記憶装置。