JP2019106537A - 半導体パッケージ及びこれを含む半導体モジュール - Google Patents

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Abstract

【課題】高性能電子製品に適合する改善された構造を有する半導体パッケージ及びこれを含む半導体モジュールを提供する。【解決手段】本発明による半導体パッケージは、半導体チップ、半導体チップが実装される上面とその反対面の下面を有するパッケージ基板、パッケージ基板の上面上に提供され半導体チップと電気的に接続されパッケージ基板の上面上で一部露出され外部電気的装置が電気的に接続される上部接続領域、半導体チップと電気的に接続されたチップ接続領域を有する上部金属パターン層、パッケージ基板の下面上に提供されパッケージ基板の下面上で一部露出され他の外部電気的装置が電気的に接続される下部接続領域を有する下部金属パターン層、及びパッケージ基板内に提供され上部金属パターン層と下部金属パターン層を電気的に接続する中間金属パターン層を含む。【選択図】 図１Ａ

Description

本発明は半導体パッケージに関し、特に、高性能電子製品に適合する改善された構造を有する半導体パッケージ及びこれを含む半導体モジュールに関する。
ディスプレイ装置のような高性能電子製品に半導体パッケージが幅広く使用されている。
ディスプレイ装置の解像度増加に応じて半導体パッケージの高性能化などが要求されてきている。
したがって、高解像度のディスプレイに適合する半導体パッケージの改善された構造の必要性が要求され、課題となっている。
米国特許第７，１８５，４２９号明細書
本発明は上記従来の半導体パッケージにおける課題に鑑みてなされたものであって、本発明の目的は、高性能電子製品に適合する改善された構造を有する半導体パッケージ及びこれを含む半導体モジュールを提供することにある。
上記目的を達成するためになされた本発明による半導体パッケージは、半導体チップと、前記半導体チップが実装される上面とその反対面である下面を有するパッケージ基板と、前記パッケージ基板の上面上に提供され、前記パッケージ基板の上面上に外部電気的装置が電気的に接続される上部接続領域及び前記半導体チップと電気的に接続されるチップ接続領域を有する上部金属パターン層と、前記パッケージ基板の下面上に提供され、前記パッケージ基板の下面上に他の外部電気的装置が電気的に接続される下部接続領域を有する下部金属パターン層と、前記パッケージ基板内に提供されて前記上部金属パターン層と前記下部金属パターン層を電気的に接続する中間金属パターン層と、を有し、前記上部金属パターン層は、前記パッケージ基板の上面上で長さ方向に延長されるリードを含む複数の第１金属パターンを含み、前記第１金属パターンは、前記チップ接続領域上で複数のグループに配置され、前記第１金属パターンの各々のグループで、前記第１金属パターンは、前記上部金属パターン層のリードが延長される長さ方向と交差する方向に互いに離隔され、前記第１金属パターンの各グループは、前記上部金属パターン層のリードが延長される前記長さ方向に互いにオフセットされ、前記中間金属パターン層は、複数の第２金属パターンを含み、前記下部金属パターン層は、前記パッケージ基板の下面上で長さ方向に延長されるリードを含む複数の第３金属パターンを含み、前記第３金属パターンは、前記下部接続領域上で複数のグループに配置され、前記第３金属パターンの各々のグループで、前記第３金属パターンは、前記下部金属パターン層のリードが延長される前記長さ方向と交差する方向に互いに離隔され、前記第３金属パターンのグループは、前記下部金属パターン層のリードが延長される前記長さ方向に互いにオフセットされることを特徴とする。
また、上記目的を達成するためになされた本発明による半導体パッケージは、半導体チップと、前記半導体チップが実装される第１上面とその反対面である第１下面を有する第１基板と、前記第１下面と向き合う第２上面とその反対面である第２下面を有する第２基板と、前記第１上面上に提供され、前記半導体チップと電気的に接続されるチップ接続領域、及び前記第１上面上で一部が露出され外部電気的装置が電気的に接続される上部接続領域を含む第１金属パターン層と、前記第１下面上に提供され、前記第１金属パターンと電気的に接続される第２金属パターン層と、前記第２下面上に提供されて前記第２金属パターンと電気的に接続され、前記第２下面上で一部が露出され他の外部電気的装置が電気的に接続される下部接続領域を含む第３金属パターン層と、を有し、前記第１金属パターン層は、前記第１上面上で長さ方向に延長されるリードを含む複数の第１金属パターンを含み、前記第１金属パターンは、前記チップ接続領域上で複数のグループに配置され、前記第１金属パターンの各々のグループで、前記第１金属パターンは、前記第１金属パターン層のリードが延長される前記長さ方向と交差する方向に互いに離隔され、前記第１金属パターンの各グループは、前記第１金属パターン層のリードが延長される前記長さ方向に互いにオフセットされ、前記第２金属パターン層は、前記第１下面上で複数の第２金属パターンを含み、前記第３金属パターン層は、前記第２下面上で長さ方向に延長されるリードを含む複数の第３金属パターンを含み、前記第３金属パターンは、前記下部接続領域上で複数のグループに配置され、前記第３金属パターンの各々のグループで、前記第３金属パターンは、前記第３金属パターン層のリードが延長される前記長さ方向と交差する方向に互いに離隔され、前記第３金属パターンのグループは、前記第３金属パターン層のリードが延長される前記長さ方向に互いにオフセットされることを特徴とする。
上記目的を達成するためになされた本発明による半導体モジュールは、半導体パッケージと、前記半導体パッケージに電気的に接続される第１電気的装置と第２電気的装置と、を有し、前記半導体パッケージは、半導体チップが実装される上面とその反対面である下面を有するパッケージ基板と、前記パッケージ基板の上面上に長さ方向に延長されて提供され、前記半導体チップと電気的に接続される内部リードボンディング領域と、前記パッケージ基板の前記上面上で部分的に露出されて前記第１電気的装置と電気的に接続される第１外部リードボンディング領域とを含む複数の第１金属パターンと、前記パッケージ基板内に提供されて前記第１金属パターンと電気的に接続される複数の第２金属パターンと、前記パッケージ基板の下面上に長さ方向に延長されて提供され、前記第２金属パターンと電気的に接続され、前記パッケージ基板の前記下面上で部分的に露出されて前記第２電気的装置と電気的に接続される第２外部リードボンディング領域を有する複数の第３金属パターンと、を含み、前記第１金属パターンは、前記内部リードボンディング領域で複数列に配列される内部リードの役割をし、前記第３金属パターンは、前記第２外部リードボンディング領域で露出され複数列に配列される外部リードの役割をすることを特徴とする。
本発明に係る半導体パッケージ及びこれを含む半導体モジュールによれば、積層された第１乃至第３金属パターンがパッケージ基板に設けられることによって、多数のパッドにピッチ縮小化を具現しながら、電気的に接続することができる。
したがって、本願発明の半導体パッケージは、高解像度や、多チャンネルのディスプレイパネルのような電子製品に対しパッド誤整列や電気的ショート不良を起こさずに適用することができる。
本発明の実施形態に係る半導体パッケージの構成を概略的に示す断面図である。 図１ＡのＡ領域を示す平面図である。 図１ＡのＢ領域の一例を示す斜視図である。 図１ＡのＢ領域の一例を示す斜視図である。 図１ＢのＢ領域の他の例を示した平面図である。 図１ＡのＣ領域を示す底面図である。 図１ＡのＡ領域の他の例を示す平面図である。 図１ＡのＢ領域の他の例を示した斜視図である。 本発明の他の実施形態に係る半導体パッケージの構成を概略的に示す断面図である。 本発明の実施形態に係る半導体モジュールの構成を概略的に示す図であって、パネルとモジュールの可撓性印刷回路基板ＦＰＣＢを含むモジュールの半導体パッケージの構成を概略的に示す断面図である。 本発明の実施形態に係る半導体モジュールの構成を概略的に示す図であって、前記モジュールの１つの形態の概略的な断面図である。 本発明の実施形態に係る半導体モジュールの構成を概略的に示す図であって、モジュールの他の１つの形態の概略的な断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を説明するための断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を説明するための断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を説明するための断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を説明するための断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を説明するための断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を説明するための断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を説明するための断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を説明するための断面図である。 本発明の実施形態に係る半導体パッケージの製造方法を説明するための断面図である。
次に、本発明に係る半導体パッケージ及びこれを含む半導体モジュールを実施するための形態の具体例を図面を参照しながら説明する。
図１Ａは、本発明の実施形態に係る半導体パッケージの構成を概略的に示す断面図である。
図１Ａを参照すると、半導体パッケージ１は、パッケージ基板１０上に実装された半導体チップ４００を含む。
半導体チップ４００は、ロジックチップ、メモリチップ、或いはこれらの組み合わせを含む。
例えば、半導体チップ４００は、ディスプレイ駆動チップ（Ｄｉｓｐｌａｙ Ｄｒｉｖｅｒ ＩＣ）を含む。
パッケージ基板１０は、可撓性印刷回路基板（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）を含む。
パッケージ基板１０は、半導体チップ４００が実装される上面１０１ａとその反対面である下面１０１ｂを有する第１基板１０１、及び第１基板１０１の下面１０１ｂ上に提供された第２基板１０３を含む。
第１基板１０１の下面１０１ｂは、第２基板１０３の上面１０３ａと直接的に接触する。
或いは、第１基板１０１の下面１０１ｂは、接着剤を媒介として第２基板１０３の上面１０３ａと間接的に接触することができる。
第１及び第２基板（１０１、１０３）は同一であるか、或いは同様な可撓性物質、例えばポリイミド（ＰＩ）を含む可撓性基板（ｆｌｅｘｉｂｌｅ ｓｕｂｓｔｒａｔｅ）である。
他の例として、第１及び第２基板（１０１、１０３）の中のいずれか１つ、或いは全てが硬性基板（ｒｉｇｉｄ ｓｕｂｓｔｒａｔｅ）である。
第１及び第２基板（１０１、１０３）は、熱膨張係数や誘電率のような物性が同一であるか、或いは異なる。
一例として、第１及び第２基板（１０１、１０３）は、同一であるか、或いは同様の熱膨張係数及び／又は誘電率を有する。
或いは、第２基板１０３は、第１基板１０１に比べて小さい熱膨張係数及び／又は誘電率を有する。
一例によれば、第１基板１０１と第２基板１０３との間に少なくとも１つの追加基板をさらに含むことができる。
追加基板は、可撓性基板或いは硬性基板である。
第１及び第２基板（１０１、１０３）は、同一であるか、或いは異なる厚さ（Ｚ方向への長さ）を有する。
一例として、第２基板１０３は、第１基板１０１に比べて小さい厚さを有する。
パッケージ基板１０は、半導体チップ４００と電気的に接続され、そして半導体パッケージ１を外部電気的装置（例：可撓性印刷回路基板ＦＰＣＢ）と電気的に接続する第１金属パターン層Ｍ１、半導体パッケージ１を外部電気的装置（例：ディスプレイパネル）に電気的に接続する第３金属パターン層Ｍ３、及び第１金属パターン層Ｍ１と第３金属パターン層Ｍ３を電気的に接続する第２金属パターン層Ｍ２を含む。
他の例として、第１基板１０１と第２基板１０３との間に少なくとも１つの追加基板をさらに含む場合、追加金属パターンを少なくとも１つさらに含むことができる。
第１金属パターン層Ｍ１の一部は、半導体パッケージ１の外部へ露出されて外部電気的装置（例：可撓性印刷回路基板）が電気的に接続される上部接続領域１ａを構成する。
第３金属パターン層Ｍ３の一部は、半導体パッケージ１の外部へ露出されて外部電気的装置（例：ディスプレイパネル）が電気的に接続される下部接続領域１ｂを構成する。
第１金属パターン層Ｍ１の他の一部は、半導体チップ４００と電気的に接続されるチップ接続領域１ｃを構成する。
例えば、上部及び下部接続領域（１ａ、１ｂ）は、外部リードボンディング（ｏｕｔｅｒ ｌｅａｄ ｂｏｎｄｉｎｇ：ＯＬＢ）領域であり、チップ接続領域１ｃは、内部リードボンディング（ｉｎｎｅｒ ｌｅａｄ ｂｏｎｄｉｎｇ：ＩＬＢ）領域である。
上部及び下部接続領域（１ａ、１ｂ）は、Ｚ方向に沿って垂直に整列されなくともよい。
一例として、上部接続領域１ａは、半導体パッケージ１の上面右側に提供され、下部接続領域１ｂは、半導体パッケージ１の下面左側に提供される。
他の例として、上部接続領域１ａと下部接続領域１ｂはＺ方向に沿って垂直に整列され、上部接続領域１ａとチップ接続領域１ｃとはＸ方向に沿って水平に離隔される。
Ｘ方向とＹ方向は互いに交差する。
第１〜第３金属パターン（Ｍ１〜Ｍ３）は、Ｚ方向に沿って順次的に積層される。
例えば、第１金属パターン層Ｍ１は、第１基板１０１の上面１０１ａ上に提供され、第２金属パターン層Ｍ２は、第１基板１０１の下面１０１ｂ上に提供され、そして第３金属パターン層Ｍ３は、第２基板１０３の下面１０３ｂ上に提供される。
第１金属パターン層Ｍ１は、第３金属パターン層Ｍ３とＺ方向に沿って垂直に整列され、第２金属パターン層Ｍ２とはＺ方向に沿って垂直に整列されなくともよい。
上部保護膜３０１が第１基板１０１の上面１０１ａ上に提供されて、第１金属パターン層Ｍ１を覆う。
下部保護膜３０３が第２基板１０３の下面１０３ｂ上に提供されて、第３金属パターン層Ｍ３を覆う。
上部保護膜３０１と下部保護膜３０３とはソルダレジストのような絶縁物質を含む。
上部保護膜３０１は、第１金属パターン層Ｍ１の一部を露出させて上部接続領域１ａとチップ接続領域１ｃとを定義する。
下部保護膜３０３は、第３金属パターン層Ｍ３の一部を露出させて下部接続領域１ｂを定義する。
図１Ｂは、図１ＡのＡ領域を示す平面図であり、図１Ｃ及び図１Ｄは、図１ＡのＢ領域の一例を示す斜視図であり、図１Ｅは、図１ＢのＢ領域の他の例を示す平面図であり、図１Ｆは、図１ＡのＣ領域を示す底面図である。
図１Ａ及び図１Ｂを参照すると、半導体チップ４００とパッケージ基板１０は複数の接続端子（４０１、４０２、４０３、４０４）を媒介として互いに電気的に接続される。
接続端子（４０１〜４０４）は、Ｙ方向に沿って一列に配列された複数の第１出力端子４０１、第１出力端子４０１とＸ方向に離隔されＹ方向に沿って一列に配列された複数の第２出力端子４０２、第２出力端子４０２とＸ方向に離隔されＹ方向に沿って一列に配列された複数の第３出力端子４０３、及び第３出力端子４０３とＸ方向に離隔されＹ方向に沿って一列に配列された複数の入力端子４０４を含む。
他の例として、第３出力端子４０３と入力端子４０４との間に追加出力端子がさらに配列することができる。
Ｘ、Ｙ、及びＺ方向は互いに直交する。
Ｘ方向は、第１〜第３金属パターン（Ｍ１〜Ｍ３）の延長方向と平行である。
Ｚ方向は、Ｘ方向とＹ方向とに対して直交する。
Ｙ方向は、列方向である。
即ち、同一の構成が互いに離隔されて一列、又はそのような構成の別個のグループを構成することができる方向である。
半導体チップ４００とパッケージ基板１０との間に接続端子（４０１〜４０４）を外部から保護するか、或いは接続端子（４０１〜４０４）間の接触を防止するアンダーフィル膜４０７が提供される。
アンダーフィル膜４０７は、半導体チップ４００を部分的に覆う。
又は、アンダーフィル膜４０７は、半導体チップ４００を完全に覆う。
第１金属パターン層Ｍ１は、チップ接続領域１ｃで接続端子（４０１〜４０４）と接続する。
第１金属パターン層Ｍ１は、第１出力端子４０１と接続する第１外側金属パターンＭ１ａ、第２出力端子４０２と接続する第１中間金属パターンＭ１ｂ、第３出力端子４０３と接続する第１内側金属パターンＭ１ｃ、及び入力端子４０４と接続する入力金属パターンＭ１ｄを含む。
例えば、金属パターン（Ｍ１ａ〜Ｍ１ｄ）は、接続端子（４０１〜４０４）を通じて半導体チップ４００と電気的に接続される内部リード（ｉｎｎｅｒ ｌｅａｄｓ）として活用される。
入力金属パターンＭ１ｄは、上部保護膜３０１で完全に覆われるのではなく、上部接続領域１ａを通じて部分的に露出される。
入力金属パターンＭ１ｄの露出された一端、即ち上部接続領域１ａは、入力端子として活用される。
例えば、入力金属パターンＭ１ｄの上部接続領域１ａは、外部リード（ｏｕｔｅｒ ｌｅａｄ）として活用される。
図１Ｂで、各々の金属パターン（Ｍ１ａ、Ｍ１ｃ、及びＭ１ｄ）は、Ｘ方向に長く延長されるリードを含む。
ここで、Ｘ方向は、第１金属パターン層Ｍ１が延長される方向である。
また、図１Ｂで各々の金属パターン（Ｍ１ａ、Ｍ１ｃ、及びＭ１ｄ）は、リードのための接続点を提供する金属パッドを含む。
したがって、金属パターンは、ここで、リード及び／又はパッドを有する要素を表現する。
第１外側金属パターンＭ１ａは、Ｙ方向に沿って一列に配列される。
同様に、第１中間金属パターンＭ１ｂ、第１内側金属パターンＭ１ｃ、及び入力金属パターンＭ１ｄもやはりＹ方向に沿って一列に配列される。
第２金属パターン層Ｍ２は、第１金属パターン層Ｍ１に電気的に接続される。
第２金属パターン層Ｍ２は、第１外側金属ビアＶ１ａを媒介として第１外側金属パターンＭ１ａと電気的に接続される第２外側金属パターンＭ２ａ、第１中間金属ビアＶ１ｂを媒介として第１中間金属パターンＭ１ｂと電気的に接続される第２中間金属パターンＭ２ｂ、及び図１Ｃに示すように第１内側金属ビアＶ１ｃを媒介として第１内側金属パターンＭ１ｃと電気的に接続される第２内側金属パターンＭ２ｃを含む。
第１外側金属ビアＶ１ａ、第１中間金属ビアＶ１ｂ、及び第１内側金属ビアＶ１ｃは、第１基板１０１を貫通する。
Ｘ方向に沿って隣接する第１外側金属パターンＭ１ａ及び内側金属パターンＭ１ｃは、一直線上に配置され、第１中間金属パターンＭ１ｂは、Ｙ方向に沿って隣接する第１外側金属パターンＭ１ａの間に、或いはＹ方向に沿って隣接する第１内側金属パターンＭ１ｃの間に配置される。
特に、Ｘ方向に見る時、各々の第１中間金属パターンＭ１ｂは、各々の対の第１外側金属パターンＭ１ａの隣接するものの間に位置する。
同様に、Ｘ方向に見る時、各々の第１中間金属パターンＭ１ｂは、各々の対の第１内側金属パターンＭ１ｃの隣接するものの間に位置する。
また、第１中間金属ビアＶ１ｂは、Ｙ方向に沿って一列に配列され、Ｙ方向に沿って一列に配列された第１内側金属ビアＶ１ｃとはＸ方向に交互に整列するよう配置される。
第２中間金属パターンＭ２ｂの中で幾つは、半導体チップ４００或いは半導体パッケージ１のテスト動作に使用され、第２中間金属パターンＭ２ｂの中でその他は、半導体チップ４００或いは半導体パッケージ１の実際の電気的動作（ａｃｔｕａｌ ｅｌｅｃｔｒｉｃａｌ ｏｐｅｒａｔｉｏｎ）に使用される。
例えば、図１Ｃを参照すると、第２中間金属パターンＭ２ｂの中の幾つかは、Ｘ方向と反対になる方向に沿って、例えば第１中間金属ビアＶ１ｂの下から第１外側金属パターンＭ１ａの下に向かう方向に沿って延長される。
Ｘ方向と反対になる方向に延長される第２中間金属パターンＭ２ｂは、半導体パッケージ１の実際の電気的動作に使用される。
これとは異なり、図１Ｄを参照すると、第２中間金属パターンＭ２ｂの中でその他は、Ｘ方向に沿って、例えば第１中間金属ビアＶ１ｂの下から第１内側金属パターンＭ１ｃの下に向かう方向に沿って延長される。
Ｘ方向に延長される第２中間金属パターンＭ２ｂは、半導体パッケージ１の電気的テスト動作に使用される。
図示を簡易にするために、図１Ｄでは第２中間金属パターンＭ２ｂが第１中間金属ビアＶ１ｂの下からＸ方向及びその反対になる方向に連続的に延長されたように示している。
しかし、第２中間金属パターンＭ２ｂは、図１Ｃで示すようにＸ方向と反対になる方向及び図１Ｄで示すようにＸ方向の中でいずれか１つに沿って延長されてもよい。
第３金属パターン層Ｍ３は、第２金属パターン層Ｍ２に電気的に接続される。
第３金属パターン層Ｍ３は、第２外側金属ビアＶ２ａを媒介として第２外側金属パターンＭ２ａと電気的に接続される第３外側金属パターンＭ３ａ、第２中間金属ビアＶ２ｂを媒介として第２中間金属パターンＭ２ｂと電気的に接続される第３中間金属パターンＭ３ｂ、及び図１Ｃに示したように第２内側金属ビアＶ２ｃを媒介として第２内側金属パターンＭ２ｃと電気的に接続される第３内側金属パターンＭ３ｃを含む。
第２外側金属ビアＶ２ａ、第２中間金属ビアＶ２ｂ、及び第２内側金属ビアＶ２ｃは、第２基板１０３を貫通する。
第１外側金属ビアＶ１ａは、第２外側金属ビアＶ２ａとＺ方向に沿って垂直に整列される。
第１内側金属ビアＶ１ｃは、第２内側金属ビアＶ２ｃとＺ方向に沿って垂直に整列される。
第３内側金属パターンＭ３ｃの中で幾つは、半導体パッケージ１の電気的テスト動作に使用され、第３内側金属パターンＭ３ｃの中でその他は、半導体パッケージ１の実際の電気的動作に使用される。
一例として、図１Ｃを参照すると、第３内側金属パターンＭ３ｃの中で幾つは、第２内側金属ビアＶ２ｃの下からＸ方向と反対になる方向に沿って延長される。
Ｘ方向と反対になる方向に延長された第３内側金属パターンＭ３ｃは、半導体パッケージ１の実際の電気的動作に使用される。
これとは異なり、図１Ｄを参照すると、第３内側金属パターンＭ３ｃの中でその他は、第２内側金属ビアＶ２ｃの下からＸ方向に沿って延長される。
Ｘ方向に沿って延長された第３内側金属パターンＭ３ｃは、半導体パッケージ１の電気的テスト動作に使用される。
図示を簡易にするために、図１Ａでは第３内側金属パターンＭ３ｃが第２内側金属ビアＶ２ｃの下からＸ方向とその反対方向に連続的に延長されたように示している。
しかし、第３内側金属パターンＭ３ｃは、図１Ｃで示したようにＸ方向と反対になる方向と図１Ｄで示したようにＸ方向の中でいずれか１つに沿って延長されてもよい。
幾つかの実施形態において、図１Ｂに示したように、第１外側金属パターンＭ１ａは再配線され、第１出力端子４０１が接続される一端、即ちパッドを含むことができる。
第１外側金属パターンＭ１ａのパッドは、Ｙ方向に沿って一列に配列される。
第１内側金属パターンＭ１ｃ及び入力金属パターンＭ１ｄは、再配線され、Ｙ方向に沿って一列に配列されたパッドを含む。
第１中間金属パターンＭ１ｂは再配線されないパッド形状を有し、第２出力端子４０２が第１中間金属パターンＭ１ｂに接続される。
第１中間金属ビアＶ１ｂは、第１中間金属パターンＭ１ｂの直下に提供され、第２出力端子４０２とＺ方向に沿って垂直に整列される。
第２内側金属パターンＭ２ｃは、図１Ｃ或いは図１Ｄに示したようにパッド形状を有する。
他の実施形態において、図１Ｅに示すように、第１外側金属パターンＭ１ａのパッドは、一直線から外れる形状で配列することができる。
この場合、第１外側金属パターンＭ１ａのピッチを最少化して単位面積当たり第１外側金属パターンＭ１ａの数を増加させることができる。
このようなピッチ最少化は、第１中間金属パターンＭ１ｂ、第１内側金属パターンＭ１ｃ、及び入力金属パターンＭ１ｄにも同様に適用することができる。
図１Ｆを参照すると、第３外側金属パターンＭ３ａ及び第３中間金属パターンＭ３ｂは、下部保護膜３０３で覆われることなく、下部接続領域１ｂで露出されるパッドを含む。
下部接続領域１ｂで露出された第３外側金属パターンＭ３ａ及び第３中間金属パターンＭ３ｂは、出力端子の役割をし、外部電気的装置（例えば、ディスプレイパネル）に電気的に接続される。
例えば、下部接続領域１ｂで露出された第３外側金属パターンＭ３ａ及び第３中間金属パターンＭ３ｂは、外部リード（ｏｕｔｅｒ ｌｅａｄｓ）として活用することができる。
図１Ｃを参照して前述したＸ方向の反対になる方向に沿って延長された第３内側金属パターンＭ３ｃは、下部接続領域１ｂで露出されるパッドを含む。
下部接続領域１ｂで露出された第３内側金属パターンＭ３ｃは、出力端子の役割をし、外部電気的装置（例：ディスプレイパネル）に電気的に接続される。
例えば、下部接続領域１ｂで露出された第３内側金属パターンＭ３ｃは、外部リードとして活用することができる。
第３外側金属パターンＭ３ａ、第３中間金属パターンＭ３ｂ、及び第３内側金属パターンＭ３ｃのパッドは、Ｙ方向に沿って一直線状に配列されるか、或いは図１Ｅに示したように一直線から外れる形状で配列され得る。
図１Ｇは、図１ＡのＡ領域の他の例を示す平面図であり、図１Ｈは、図１ＡのＢ領域の他の例を示す斜視図である。
図１Ｇを参照すると、第１内側金属パターンＭ１ｃは、第１中間金属パターン層Ｍ１ｂと同様に再配線されないパッド形状を有し、第３出力端子４０３が第１内側金属パターンＭ１ｃに接続される。
第１内側金属ビアＶ１ｃは、図１Ｈに示したように、第１内側金属パターンＭ１ｃ直下に提供され、第３出力端子４０３及び第２内側金属ビアＶ２ｃとＺ方向に沿って垂直に整列される。
本発明の概念によれば、出力端子（４０１〜４０３）が少なくともＸ方向に沿って３列に配列され、さらに出力端子（４０１〜４０３）と接続するパッドがＸ方向に沿って少なくとも３列に配列される。
このように、複数列の出力端子（４０１〜４０３）に接続することができる第１〜第３金属パターン（Ｍ１〜Ｍ３）がパッケージ基板１０に設けられる。
各々の第１及び第３金属パターン層（Ｍ１、Ｍ３）で金属パターンは少なくとも３列に、又は３グループにＸ方向（即ち、金属パターン層のリードが延長される方向）に沿って互いにオフセットされるように配列される。
したがって、第１〜第３金属パターン層（Ｍ１〜Ｍ３）によって提供されるリードの間の誤整列や電気的ショート無しで半導体パッケージ１は生産することができる。
特に、半導体パッケージ１がディスプレイに使用される場合、ディスプレイの増加した解像度に応じる拡張されたチャンネル数（例：４０００チャンネル或いはそれ以上）及びピッチ縮小（例：７〜９μｍ或いはその以下）を具現することにおいて誤整列や電気的ショート不良無しで容易に適用することができる。
図１Ｉは、本発明の他の実施形態に係る半導体パッケージの構成を概略的に示す断面図である。
図１Ｉを参照すると、半導体パッケージ１１は、半導体パッケージ１と同一であるか、或いは類似して構成される。
上述した以外に、半導体パッケージ１１は、一端１０ａと他端１０ｂとに電気的テスト構造をさらに含むことができる。
一例として、第３外側金属パターンＭ３ａの中で幾つは、半導体パッケージ１１の電気的テスト動作に使用され、第３外側金属パターンＭ３ａの中でその他は、半導体パッケージ１１の電気的動作に使用される。
例えば、第３外側金属パターンＭ３ａの中で幾つは、第２外側金属ビアＶ２ａの下からＸ方向と反対になる方向に延長される。
Ｘ方向と反対になる方向に延長される第３外側金属パターンＭ３ａは、半導体パッケージ１１の一端１０ａで露出され、第１出力端子４０１から提供されるテスト信号の出力端子の役割を担当する。
これとは異なり、第３外側金属パターンＭ３ａの中でその他は、第２外側金属ビアＶ２ａの下からＸ方向に沿って延長される。
Ｘ方向に沿って延長された第３外側金属パターンＭ３ａは、下部接続領域１ｂで露出されて半導体パッケージ１１の実際の電気的動作に使用される。
図１Ｄを参照して前述したように、第１中間金属ビアＶ１ｂの下からＸ方向に沿って延長された第２中間金属パターンＭ２ｂの各々は、第２基板１０３を貫通するテストビアＶ２ｄを媒介として第２基板１０３の下面１０３ｂ上に提供されたテスト金属パターンＭ３ｄに電気的に接続される。
テスト金属パターンＭ３ｄは、第３金属パターン層Ｍ３の一部として、第２出力端子４０２から提供されるテスト信号の出力端子の役割を担当する。
同様に、図１Ｄを参照して前述したように、第２内側金属ビアＶ２ｃの下からＸ方向に沿って延長された第３内側金属パターンＭ３ｃは、半導体パッケージ１１の電気的テスト動作に使用される。
Ｘ方向に沿って延長される第３内側金属パターンＭ３ｃの各々は、半導体パッケージ１１の他端１０ｂで露出され、第３出力端子４０３から提供されるテスト信号の出力端子の役割を担当する。
入力金属パターンＭ１ｄの幾つかの、或いは全ては、第１基板１０１を貫通するテスト金属ビアＶ１ｄ、第１基板１０１の下面１０１ｂ上に提供され、第２金属パターン層Ｍ２の一部であるテスト金属パッドＭ２ｄ、第２基板１０３を貫通するテスト金属ビアＶ２ｅ、及び第２基板１０３の下面１０３ｂ上に提供され、第３金属パターン層Ｍ３の一部であるテスト金属パターンＭ３ｅに電気的に接続される。
テスト金属ビアＶ１ｄは、テスト金属ビアＶ２ｅとＺ方向に沿って垂直に整列される。
テスト金属パターンＭ３ｅを通じてテスト信号が入力金属パターンＭ１ｄに提供されて、半導体パッケージ１１の動作が電気的にテストされる。
入力金属パターンＭ１ｄの中で幾つかの、或いはの全てが、電気的テストに使用される。
図２Ａ〜図２Ｃは、本発明の実施形態に係る半導体モジュールの構成を概略的に示す図であり、図２Ａは、パネルとモジュールの可撓性印刷回路基板ＦＰＣＢを含むモジュールの半導体パッケージの構成を概略的に示す断面図であり、図２Ｂは、モジュールの１つの形態の概略的な断面図であり、図２Ｃは、モジュールの他の１つの形態の概略的な断面図である。
図２Ａを参照すると、半導体モジュール１０００は、半導体パッケージ１及び半導体パッケージ１に電気的に接続された第１及び第２外部電気的装置（５１０、５２０）を含む。
第１外部電気的装置５１０は、上部接続領域１ａで露出された入力金属パターンＭ１ｄに電気的に接続され、第２外部電気的装置５２０は、下部接続領域１ｂで露出された第３外側金属パターンＭ３ａ、第３中間金属パターンＭ３ｂ、及び第３内側金属パターンＭ３ｃに電気的に接続される。
第１外部電気的装置５１０は、例えば、可撓性印刷回路基板ＦＰＣＢであり、第２外部電気的装置５２０は、ディスプレイパネルである。
ディスプレイパネルは、モバイル装置のディスプレイパネル或いはタッチディスプレイパネル、コンピュータやテレビジョンのディスプレイパネル或いはタッチディスプレイパネル、或いはこれと類似するディスプレイパターンを含む。
図２Ａにおいて、点線は、直接的、或いは間接的電気的接続を示す。
第１外部電気的装置５１０からの電気的信号が上部接続領域１ａを通じて半導体パッケージ１に入力され、入力された電気的信号は下部接続領域１ｂを通じて第２外部電気的装置５２０に出力される。
半導体パッケージ１は、第１及び第２外部電気的装置（５１０、５２０）の間で図２Ｂのように曲がれない形状に、或いは図２Ｃのように曲がった形状に電気的に接続することができる。
半導体モジュールは、半導体パッケージ１の代わりに、図１Ｉの半導体パッケージ１１を含むことができる。
図３Ａ〜図３Ｉは、本発明の実施形態に係る半導体パッケージの製造方法を説明するための断面図である。
図３Ａを参照すると、上面１０１ａと下面１０１ｂ上に各々第１シード膜２０１を有し、複数の第１ビアホール（１０５ａ〜１０５ｄ）を有する第１基板１０１を提供する。
第１基板１０１は、可撓性（ｆｌｅｘｉｂｌｅ）或いは硬性（ｒｉｇｉｄ）基板である。
一例として、第１基板１０１は、ポリイミド（ＰＩ）を含む可撓性基板である。
第１シード膜２０１は、ニッケル（Ｎｉ）、クロム（Ｃｒ）、銅（Ｃｕ）、或いはこれらの組み合わせを含む。
第１シード膜２０１を第１基板１０１の上面１０１ａと下面１０１ｂ上に形成した後、レーザードリリングで第１ビアホール（１０５ａ〜１０５ｄ）を形成する。
平面図的視点により、第１ビアホール（１０５ａ〜１０５ｄ）の中のいずれか１つ（例えば、１０５ｃ）は、互いに一直線上に配置される他のビアホール（１０５ａ、１０５ｂ、１０５ｄ）と交互になる位置を占める。
第１ビアホール（１０５ａとして１０５ｄ）を形成した後に、第１基板１０１に対するメッキで第１ビアホール（１０５ａ〜１０５ｄ）を導電化させる工程を実行する。
図３Ｂを参照すると、第１感光膜２１を形成し、第１メッキ膜２０３を形成する。
第１感光膜２１は、乾式感光フィルム積層（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ Ｌａｍｉｎａｔｉｏｎ）、露光、及び現像工程を順次に実行して第１基板１０１の上面１０１ａ及び下面１０１ｂ上に形成する。
第１メッキ膜２０３は、例えば銅をメッキして形成する。
第１メッキ膜２０３は、第１基板１０１の上面１０１ａ及び下面１０１ｂ上に、及び第１ビアホール（１０５ａ〜１０５ｄ）内に形成される。
図３Ｃを参照すると、第１感光膜２１を除去し、第１感光膜２１の除去によって露出された第１シード膜２０１を除去する。
第１シード膜２０１の除去によって第１基板１０１の上面１０１ａ及び下面１０１ｂの一部が露出される。
第１基板１０１の下面１０１ｂ上の第１メッキ膜２０３は、第１ビアホール（１０５ａ〜１０５ｄ）の中でビアホール１０５ｂに満たされた第１メッキ膜２０３とは接続されるが、他のビアホール（１０５ａ、１０５ｃ、１０５ｄ）に満たされた第１メッキ膜２０３とは接続されない。
図３Ｄを参照すると、第１基板１０１の下面１０１ｂ上に第２基板１０３を提供し、レーザードリリングで第２ビアホール（１０７ａ〜１０７ｅ）を形成する。
第２基板１０３は、可撓性（ｆｌｅｘｉｂｌｅ）或いは硬性（ｒｉｇｉｄ）基板である。
一例として、第２基板１０３は、ポリイミド（ＰＩ）を含む可撓性基板である。
レーザードリリングの前に第２基板１０３の下面１０３ｂ上に第２シード膜２０５を形成する。
第２シード膜２０５は、ニッケル（Ｎｉ）、クロム（Ｃｒ）、銅（Ｃｕ）、或いはこれらの組み合わせを含む。
第２基板１０３の上面１０３ａは、第１基板１０１の下面１０１ｂと直接に接触するか、或いは接着剤の媒介下で間接的に接触する。
第２ビアホール（１０７ａ〜１０７ｅ）を形成した後に、第２基板１０３に対するメッキで第２ビアホール（１０７ａ〜１０７ｅ）を導電化させてビアを形成するメッキ工程を実行する。
図３Ｅを参照すると、第２感光膜２３を形成し、第２メッキ膜２０７を形成する。
第２感光膜２３は、乾式感光フィルム積層（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ Ｌａｍｉｎａｔｉｏｎ）、露光、及び現像工程を順次に実行して第１基板１０１の上面１０１ａ及び第２基板１０３の下面１０３ｂ上に形成する。
第１基板１０１の上面１０１ａ上の第２感光膜２３は、第１基板１０１の上面１０１ａ上の第１メッキ膜２０３を覆う。
第２メッキ膜２０７は、第２基板１０３の下面１０３ｂ上に及び第２ビアホール１０７ａ−１０７ｅ内に形成される。
図３Ｆを参照すると、第２感光膜２３を除去し、第２感光膜２３の除去によって露出された第２シード膜２０５を除去する。
第２シード膜２０５の除去によって第２基板１０３の下面１０３ｂの一部が露出される。
第１シード膜２０１と第１メッキ膜２０３とは、第１基板１０１の上面１０１ａ上の第１金属パターン層Ｍ１と第１基板１０１の下面１０１ｂ上の第２金属パターン層Ｍ２とを含む金属膜２０２を構成する。
第２シード膜２０５と第２メッキ膜２０７とは、第２基板１０３の下面１０３ｂ上の第３金属パターン層Ｍ３を含む金属膜２０６を構成する。
第１〜第３金属パターン（Ｍ１〜Ｍ３）は、図１Ｉを参照して前述した半導体パッケージ１１の第１〜第３金属パターン（Ｍ１〜Ｍ３）に相当する。
金属膜２０２は、第１基板１０１を貫通する第１金属ビア（Ｖ１ａ〜Ｖ１ｄ）をさらに含む。
同様に、金属膜２０６は、第２基板１０３を貫通する第２金属ビア（Ｖ２ａ〜Ｖ２ｅ）をさらに含む。
第１金属ビア（Ｖ１ａ〜Ｖ１ｄ）は、半導体パッケージ１１の金属ビア（Ｖ１ａ〜Ｖ１ｄ）に相当する。
第２金属ビア（Ｖ２ａ〜Ｖ２ｅ）は、半導体パッケージ１１の金属ビア（Ｖ２ａ〜Ｖ２ｅ）に相当する。
図３Ｇを参照すると、ソルダレジストプリンティングによって保護膜（３０１、３０３）を形成してパッケージ基板１０を製造する。
保護膜３０１は、第１基板１０１の上面１０１ａ上に提供されて第１金属パターン層Ｍ１を一部覆う上部保護膜３０１、及び第２基板１０３の下面１０３ｂ上に提供されて第３金属パターン層Ｍ３の一部を覆う下部保護膜３０３を含む。
上部保護膜３０１で覆われない第１金属パターン層Ｍ１の一部上にメッキ膜、例えば錫メッキ膜２０９をさらに形成する。
同様に、下部保護膜３０３で覆われない第３金属パターン層Ｍ３の一部上にメッキ膜、例えば錫メッキ膜２０９をさらに形成する。
以下の図３Ｈ及び３Ｉでは図示を簡易にするために錫メッキ膜２０９の図示を省略する。
図３Ｈを参照すると、パッケージ基板１０上に半導体チップ４００を実装して半導体パッケージ１１を製造する。
半導体パッケージ１１は、図１Ｉで前述した半導体パッケージ１１に相当する。
例えば、半導体チップ４００は、ディスプレイ駆動チップ（Ｄｉｓｐｌａｙ Ｄｒｉｖｅｒ ＩＣ）を含む。
接続端子（４０１、４０２、４０３、４０４）を媒介として半導体チップ４００と第１金属パターン層Ｍ１とを電気的に接続する。
接続端子（４０１〜４０４）の中で、第１〜第３接続端子（４０１、４０２、４０３）は、出力端子であり、第４接続端子４０４は入力端子である。
パッケージ基板１０と半導体チップ４００との間にアンダーフィル膜４０７を形成することで接続端子（４０１〜４０４）を保護し、接続端子（４０１〜４０４）間の接触を防止することができる。
半導体パッケージ１１は、図１Ｉを参照して前述したことと同一であるか、或いは同様に、一端１０ａ及び他端１０ｂに電気的テスト構造を含む。
図３Ｉを参照すると、半導体パッケージ１１の一端１０ａ及び他端１０ｂを切断して上部接続領域１ａと下部接続領域１ｂとを有する半導体パッケージ１を製造する。
半導体パッケージ１は、図１Ａの半導体パッケージ１に相当する。
第１基板１０１の上面１０１ａ上で露出された第１金属パターン層Ｍ１の一部が入力端子として活用することができる上部接続領域１ａを構成する。
第２基板１０３の下面１０３ｂ上で露出された第３金属パターン層Ｍ３の一部が出力端子として活用することができる下部接続領域１ｂを構成する。
半導体チップ４００の下に提供された第１金属パターン層Ｍ１の他の一部は、半導体チップ４００と電気的に接続されるチップ接続領域１ｃを構成する。
尚、本発明は、上述の実施携帯に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１、１１ 半導体パッケージ
１ａ 上部接続領域
１ｂ 下部接続領域
１ｃ チップ接続領域
１０ パッケージ基板
１０１ 第１基板
１０３ 第２基板
３０１ 上部保護膜
３０３ 下部保護膜
４００ 半導体チップ
４０１、４０２、４０３ （第１〜第３）出力端子（接続端子）
４０４ 入力端子（接続端子）
４０７ アンダーフィル膜
５１０ 第１外部電気的装置
５２０ 第２外部電気的装置
１０００ 半導体モジュール
Ｍ１ 第１金属パターン層
Ｍ１ａ 第１外側金属パターン
Ｍ１ｂ 第１中間金属パターン
Ｍ１ｃ 第１内側金属パターン
Ｍ１ｄ 入力金属パターン
Ｍ２ 第２金属パターン層
Ｍ２ａ 第２外側金属パターン
Ｍ２ｂ 第２中間金属パターン
Ｍ２ｃ 第２内側金属パターン
Ｍ３ 第３金属パターン層
Ｍ３ａ 第３外側金属パターン
Ｍ３ｂ 第３中間金属パターン
Ｍ３ｃ 第３内側金属パターン
Ｖ１ａ 第１外側金属ビア
Ｖ１ｂ 第１中間金属ビア
Ｖ１ｃ 第１内側金属ビア
Ｖ２ａ 第２外側金属ビア
Ｖ２ｂ 第２中間金属ビア
Ｖ２ｃ 第２内側金属ビア

Claims (25)

  1. 半導体チップと、
    前記半導体チップが実装される上面とその反対面である下面を有するパッケージ基板と、
    前記パッケージ基板の上面上に提供され、前記パッケージ基板の上面上に外部電気的装置が電気的に接続される上部接続領域及び前記半導体チップと電気的に接続されるチップ接続領域を有する上部金属パターン層と、
    前記パッケージ基板の下面上に提供され、前記パッケージ基板の下面上に他の外部電気的装置が電気的に接続される下部接続領域を有する下部金属パターン層と、
    前記パッケージ基板内に提供されて前記上部金属パターン層と前記下部金属パターン層を電気的に接続する中間金属パターン層と、を有し、
    前記上部金属パターン層は、前記パッケージ基板の上面上で長さ方向に延長されるリードを含む複数の第１金属パターンを含み、
    前記第１金属パターンは、前記チップ接続領域上で複数のグループに配置され、
    前記第１金属パターンの各々のグループで、前記第１金属パターンは、前記上部金属パターン層のリードが延長される長さ方向と交差する方向に互いに離隔され、
    前記第１金属パターンの各グループは、前記上部金属パターン層のリードが延長される前記長さ方向に互いにオフセットされ、
    前記中間金属パターン層は、複数の第２金属パターンを含み、
    前記下部金属パターン層は、前記パッケージ基板の下面上で長さ方向に延長されるリードを含む複数の第３金属パターンを含み、
    前記第３金属パターンは、前記下部接続領域上で複数のグループに配置され、
    前記第３金属パターンの各々のグループで、前記第３金属パターンは、前記下部金属パターン層のリードが延長される前記長さ方向と交差する方向に互いに離隔され、
    前記第３金属パターンのグループは、前記下部金属パターン層のリードが延長される前記長さ方向に互いにオフセットされることを特徴とする半導体パッケージ。
  2. 前記パッケージ基板は、前記上部金属パターン層が提供される上面と前記中間金属パターン層が提供される下面を有する第１可撓性（ｆｌｅｘｉｂｌｅ）基板と、
    前記第１可撓性基板の下面と向き合う上面と前記下部金属パターン層が提供される下面を有する第２可撓性基板とを含むことを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記半導体チップと前記パッケージ基板との間に提供される複数の接続端子をさらに有し、
    前記接続端子は、第１方向に沿って配列される複数の第１出力端子と、
    前記第１方向に沿って配列され、前記第１方向と交差する第２方向に前記第１出力端子に対してオフセットされる複数の第２出力端子と、
    前記第１方向に沿って配列され、前記第２方向に前記第２出力端子に対してオフセットされる複数の第３出力端子と、
    前記第１方向に沿って配列され、前記第２方向に前記第３出力端子に対してオフセットされる複数の入力端子と、を含むことを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記上部金属パターン層の前記第１金属パターンは、前記第１出力端子と電気的に接続され、前記第２金属パターンの第１番目のグループを構成する第１外側金属パターンと、
    前記第２出力端子と電気的に接続され、前記第１金属パターンの第２番目のグループを構成する第１中間金属パターン層と、
    前記第３出力端子と電気的に接続され、前記第３金属パターンの第３番目のグループを構成する第１内側金属パターンと、
    前記入力端子と電気的に接続され、前記第３金属パターンの第４番目のグループを構成する入力金属パターンと、を含むことを特徴とする請求項３に記載の半導体パッケージ。
  5. 前記入力金属パターンは、前記上部接続領域で露出される外部リードの役割をすることを特徴とする請求項４に記載の半導体パッケージ。
  6. 前記第１外側金属パターンは、前記上部接続領域から遠くなる方向に沿って前記第１出力端子の下から長さ方向に延長されるリードを有し、
    前記第１中間金属パターン層は、前記第２出力端子の直下に提供された金属パッドを有し、
    前記第１内側金属パターンは、前記上部接続領域に向かう方向に沿って前記第３出力端子の下から長さ方向に延長されるリードを含むか、又は、前記第１内側金属パターンは、前記第３出力端子の直下に提供された金属パッドを含むかの少なくともいずれか一つであることを特徴とする請求項４に記載の半導体パッケージ。
  7. 前記中間金属パターン層の前記複数の第２金属パターンは、前記第１出力端子と電気的に接続される第２外側金属パターンと、
    前記第２出力端子と電気的に接続される第２中間金属パターン層と、
    前記第３出力端子と電気的に接続される第２内側金属パターンと、を含み、
    前記第２中間金属パターン層は、前記第２出力端子下から前記下部接続領域と垂直に整列された領域に向かって延長されることを特徴とする請求項３に記載の半導体パッケージ。
  8. 前記下部金属パターン層の複数の前記第３金属パターンは、前記第１出力端子と電気的に接続され、前記第３金属パターンの第１番目のグループを構成する第３外側金属パターンと、
    前記第２出力端子と電気的に接続され、前記第３金属パターンの第２番目のグループを構成する第３中間金属パターン層と、
    前記第３出力端子と電気的に接続され、前記第３金属パターンの第３番目のグループを構成する第３内側金属パターンと、を含み、
    前記第３内側金属パターンは、前記第３出力端子下から延長され、前記下部金属パターン層の前記下部接続領域を構成することを特徴とする請求項３に記載の半導体パッケージ。
  9. 前記第３外側金属パターンは、前記下部接続領域を構成する金属パッドを含み、
    前記第３中間金属パターンは、前記下部接続領域を構成する金属パッドを含み、
    前記第３内側金属パターンは、前記下部接続領域を構成する金属パッドを含み、
    前記第３外側金属パターンの金属パッドは、互いに離隔されて一列に配置され、
    前記第３中間金属パターンの金属パッドは、互いに離隔されて一列に配置され、
    前記第３内側金属パターンの金属パッドは、互いに離隔されて一列に配置され、
    前記各々の金属パッドの各々の列で前記下部金属パターン層のリードが延長される長さ方向と交差する方向に前記各々の列の前記金属パッドは、互いに離隔され、
    前記下部金属パターン層のリードが延長される長さ方向に前記各々の金属パッドの各々の列は、互いに離隔されることを特徴とする請求項８に記載の半導体パッケージ。
  10. 前記第３外側金属パターンは、前記第１出力端子と電気的に接続され、前記下部金属パターン層の前記下部接続領域を構成する複数の金属パッドを含み、
    前記第３中間金属パターン層は、前記第２出力端子と電気的に接続され、前記下部金属パターン層の前記下部接続領域を構成する複数の金属パッドを含み、
    前記第３内側金属パターンは、前記第３出力端子と電気的に接続され、前記下部金属パターン層の前記下部接続領域を構成する複数の金属パッドを含むことを特徴とする請求項８に記載の半導体パッケージ。
  11. 垂直に延長され、前記上部金属パターン層と前記中間金属パターン層とを電気的に接続する上部金属ビアと、
    垂直に延長され、前記中間金属パターン層と前記下部金属パターン層とを電気的に接続する下部金属ビアと、をさらに有することを特徴とする請求項１に記載の半導体パッケージ。
  12. 前記パッケージ基板の両端上に提供される複数の追加的金属パターンをさらに有する請求項１に記載の半導体パッケージ。
  13. 前記上部、下部、及び中間金属パターン層は、前記パッケージ基板の両端に向かって一括的に延長され、前記各々の追加的金属パターンは、前記上部、下部、及び中間金属パターン層の中の１つと一体形であることを特徴とする請求項１２に記載の半導体パッケージ。
  14. 前記パッケージ基板の上面上に提供され、前記上部金属パターン層の一部を覆う上部保護膜と、
    前記パッケージ基板の下面上に提供され、前記下部金属パターン層の一部を覆う下部保護膜と、をさらに有し、
    前記上部保護膜は、前記上部金属パターン層の前記上部接続領域を露出させ、
    前記下部保護膜は、前記下部金属パターン層の前記下部接続領域を露出させることを特徴とする請求項１に記載の半導体パッケージ。
  15. 半導体チップと、
    前記半導体チップが実装される第１上面とその反対面である第１下面を有する第１基板と、
    前記第１下面と向き合う第２上面とその反対面である第２下面を有する第２基板と、
    前記第１上面上に提供され、前記半導体チップと電気的に接続されるチップ接続領域、及び前記第１上面上で一部が露出され外部電気的装置が電気的に接続される上部接続領域を含む第１金属パターン層と、
    前記第１下面上に提供され、前記第１金属パターンと電気的に接続される第２金属パターン層と、
    前記第２下面上に提供されて前記第２金属パターンと電気的に接続され、前記第２下面上で一部が露出され他の外部電気的装置が電気的に接続される下部接続領域を含む第３金属パターン層と、を有し、
    前記第１金属パターン層は、前記第１上面上で長さ方向に延長されるリードを含む複数の第１金属パターンを含み、
    前記第１金属パターンは、前記チップ接続領域上で複数のグループに配置され、
    前記第１金属パターンの各々のグループで、前記第１金属パターンは、前記第１金属パターン層のリードが延長される前記長さ方向と交差する方向に互いに離隔され、
    前記第１金属パターンの各グループは、前記第１金属パターン層のリードが延長される前記長さ方向に互いにオフセットされ、
    前記第２金属パターン層は、前記第１下面上で複数の第２金属パターンを含み、
    前記第３金属パターン層は、前記第２下面上で長さ方向に延長されるリードを含む複数の第３金属パターンを含み、
    前記第３金属パターンは、前記下部接続領域上で複数のグループに配置され、
    前記第３金属パターンの各々のグループで、前記第３金属パターンは、前記第３金属パターン層のリードが延長される前記長さ方向と交差する方向に互いに離隔され、
    前記第３金属パターンのグループは、前記第３金属パターン層のリードが延長される前記長さ方向に互いにオフセットされることを特徴とする半導体パッケージ。
  16. 前記半導体チップと前記第１基板との間に提供される複数の接続端子と、
    前記第１基板を貫通し、前記第１及び第２金属パターンを電気的に接続する複数の第１金属ビアと、
    前記第２基板を貫通し、前記第２及び第３金属パターンを電気的に接続する複数の第２金属ビアと、をさらに有する請求項１５に記載の半導体パッケージ。
  17. 前記接続端子は、第１方向に沿って互いに離隔される複数の第１出力端子と、
    前記第１方向に沿って互いに離隔され、前記第１方向と交差する第２方向に前記第１出力端子からオフセットされる複数の第２出力端子と、
    前記第１方向に沿って互いに離隔され、前記第２方向に前記第２出力端子からオフセットされる複数の第３出力端子と、
    前記第１方向に沿って互いに離隔され、前記第２方向に前記第３出力端子からオフセットされる複数の入力端子と、を含み、
    前記第１方向は、前記第３金属パターン層のリードが延長される前記長さ方向と交差する方向に平行であり、
    前記第２方向は、前記第３金属パターンのリードが延長される前記長さ方向と平行であることを特徴とする請求項１６に記載の半導体パッケージ。
  18. 前記第１金属パターン層は、前記第１出力端子と電気的に接続され、前記第１金属パターンの第１番目のグループを構成する第１外側金属パターンと、
    前記第２出力端子と電気的に接続され、前記第１金属パターンの第２番目のグループを構成する第１中間金属パターン層と、
    前記第３出力端子と電気的に接続され、前記第１金属パターンの第３番目のグループを構成する第１内側金属パターンと、
    前記入力端子と電気的に接続され、前記第１上面で部分的に露出されて前記上部接続領域を構成する入力金属パターンと、を含み、
    前記第１外側金属パターンと前記入力金属パターンは、各々前記第１金属パターン層のリード各々を含み、
    前記第１中間金属パターン層と前記第１内側金属パターンは、各々前記第１金属パターン層のリードの各々を含むか、又は、前記第１外側金属パターンと前記入力金属パターンは、各々金属パッドを含むか、の少なくともいずれか一つであることを特徴とする請求項１７に記載の半導体パッケージ。
  19. 前記第２金属パターン層は、前記第１出力端子と電気的に接続される第２外側金属パターンと、
    前記第２出力端子と電気的に接続される第２中間金属パターン層と、
    前記第３出力端子と電気的に接続される第２内側金属パターンと、を含み、
    前記第２中間金属パターン層の中の一部は、前記第１出力端子下から前記第２方向に沿って前記下部接続領域と垂直に整列された領域に向かって延長され、
    前記第２中間金属パターン層の中の他の一部は、前記第２方向に沿って前記第２出力端子の下から前記上部接続領域と垂直に整列された領域に向かって延長されることを特徴とする請求項１７に記載の半導体パッケージ。
  20. 前記第３金属パターン層は、前記第１出力端子と電気的に接続され、前記第３金属パターンの第１番目のグループを構成する第３外側金属パターンと、
    前記第２出力端子と電気的に接続され、前記第３金属パターンの第２番目のグループを構成する第３中間金属パターン層と、
    前記第３出力端子と電気的に接続され、前記第３金属パターンの第３番目のグループを構成する第３内側金属パターンと、を含み、
    前記第３内側金属パターンの中の一部は、各々前記第３出力端子から前記第２方向に沿って延長され、前記下部接続領域を構成し、
    前記第３内側金属パターンの中の他の一部は、前記第２方向に沿って前記第３出力端子の下から前記上部接続領域と垂直に整列される領域に向かって延長されることを特徴とする請求項１７に記載の半導体パッケージ。
  21. 前記第１及び第２基板は、絶縁物質で構成された可撓性（ｆｌｅｘｉｂｌｅ）基板を含むことを特徴とする請求項１５に記載の半導体パッケージ。
  22. 半導体パッケージと、
    前記半導体パッケージに電気的に接続される第１電気的装置と第２電気的装置と、を有し、
    前記半導体パッケージは、半導体チップが実装される上面とその反対面である下面を有するパッケージ基板と、
    前記パッケージ基板の上面上に長さ方向に延長されて提供され、前記半導体チップと電気的に接続される内部リードボンディング領域と、前記パッケージ基板の前記上面上で部分的に露出されて前記第１電気的装置と電気的に接続される第１外部リードボンディング領域とを含む複数の第１金属パターンと、
    前記パッケージ基板内に提供されて前記第１金属パターンと電気的に接続される複数の第２金属パターンと、
    前記パッケージ基板の下面上に長さ方向に延長されて提供され、前記第２金属パターンと電気的に接続され、前記パッケージ基板の前記下面上で部分的に露出されて前記第２電気的装置と電気的に接続される第２外部リードボンディング領域を有する複数の第３金属パターンと、を含み、
    前記第１金属パターンは、前記内部リードボンディング領域で複数列に配列される内部リードの役割をし、
    前記第３金属パターンは、前記第２外部リードボンディング領域で露出され複数列に配列される外部リードの役割をすることを特徴とする半導体モジュール。
  23. 前記半導体パッケージは、前記半導体チップと前記半導体パッケージとの間に提供される入力端子と、
    前記半導体チップと前記半導体パッケージとの間に提供される出力端子と、を含み、
    前記出力端子は、前記長さ方向と交差する方向に沿って配列される第１出力端子、第２出力端子、及び第３出力端子を含み、
    前記第１乃至第３出力端子は、前記第３金属パターンの前記長さ方向に沿って互いに離隔されることを特徴とする請求項２２に記載の半導体モジュール。
  24. 前記第３金属パターンは、前記第１乃至第３出力端子と電気的に接続されて前記外部ボンディングリードの役割をするパッドを含むことを特徴とする請求項２３に記載の半導体モジュール。
  25. 前記第１電気的装置は、前記第１外部リードボンディング領域を介して前記半導体パッケージの入力信号を提供し、
    前記第２電気的装置は、前記第２外部リードボンディング領域を介して前記半導体パッケージから出力信号の提供を受けることを特徴とする請求項２２に記載の半導体モジュール。
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