TWI756468B - 半導體封裝以及包含該封裝的半導體模組 - Google Patents

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河政圭
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：基板，具有頂表面及與頂表面相對的底表面，半導體晶片安裝於所述頂表面上；上部金屬圖案，包括上部連接區及晶片連接區，外部電性裝置連接至所述上部連接區，半導體晶片連接至所述晶片連接區；下部金屬圖案，包括下部連接區，另一外部電性裝置連接至所述下部連接區；以及中間金屬圖案，電性連接上部金屬圖案與下部金屬圖案。上部金屬圖案提供至少三組內側引線。下部金屬圖案提供至少三組外側引線。一種模組（例如顯示裝置的模組）可包括所述半導體封裝。

Description

半導體封裝以及包含該封裝的半導體模組
本申請案主張在2017年12月14日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0172576號的優先權，所述申請案的內容以全文引用的方式併入本文中。
本發明概念是有關於一種半導體裝置，且更具體而言是有關於一種半導體封裝以及一種包含該半導體封裝的半導體模組。
半導體封裝廣泛用於高效能電子產品中，例如顯示裝置。半導體封裝的效能在顯示裝置所提供的解析度方面是關鍵因素。因此，需要表現出高解析度顯示裝置所需求的效能水準的半導體封裝。
根據本發明概念，提供一種半導體封裝，所述半導體封裝包括：半導體晶片；封裝基板，具有頂表面及與所述頂表面相對的底表面，所述半導體晶片安裝於所述頂表面上；上部金屬圖案層，位於所述封裝基板的所述頂表面上，所述上部金屬圖案層 具有上部連接區，所述上部連接區沿所述封裝基板的所述頂表面的一個區段延伸且專用於將外部電性裝置電性連接至所述半導體封裝，且所述上部金屬圖案層具有晶片連接區，所述半導體晶片在所述晶片連接區處電性連接至所述上部金屬圖案層；下部金屬圖案層，位於所述封裝基板的所述底表面上，所述下部金屬圖案層具有下部連接區，所述下部連接區沿所述封裝基板的所述底表面的一個區段延伸且專用於將另一外部電性裝置電性連接至所述半導體封裝；以及中間金屬圖案層，位於所述封裝基板中且電性連接所述上部金屬圖案層與所述下部金屬圖案層。所述上部金屬圖案層包括多個第一金屬圖案，所述多個第一金屬圖案包括在所述封裝基板的所述頂表面上沿縱向方向上延伸的引線。所述第一金屬圖案以多個群組的形式設置在所述晶片連接區上。在所述第一金屬圖案的所述群組中的每一群組中，所述第一金屬圖案在與所述上部金屬圖案層的所述引線延伸的所述縱向方向交叉的方向上相對於彼此間隔開，而所述第一金屬圖案的所述群組在所述上部金屬圖案層的所述引線延伸的所述縱向方向上彼此偏置。所述中間金屬圖案層包括多個第二金屬圖案。所述下部金屬圖案層包括多個第三金屬圖案，所述多個第三金屬圖案包括在所述封裝基板的所述底表面上縱向延伸的引線。此外，在所述第三金屬圖案的多個群組中的每一群組中，所述第三金屬圖案在與所述下部金屬圖案層的所述引線延伸的所述縱向方向交叉的方向上相對於彼此間隔開，而所述第三金屬圖案的所述多個群組在所述下部金屬圖案層的所述引線延伸的所述縱向方向上彼此偏置。
根據本發明概念，提供一種半導體封裝，所述半導體封 裝包括：半導體晶片；第一基板，具有第一頂表面及與所述第一頂表面相對的第一底表面，所述半導體晶片安裝於所述第一頂表面上；第二基板，具有第二頂表面及與所述第二頂表面相對的第二底表面，所述第二頂表面面對所述第一底表面；第一金屬圖案層，位於所述第一頂表面上，所述第一金屬圖案層包括晶片連接區及上部連接區，所述半導體晶片在所述晶片連接區處電性連接至所述第一金屬圖案層，所述上部連接區專用於將所述半導體封裝電性連接至外部電性裝置，所述上部連接區沿所述第一頂表面的一區段定位；第二金屬圖案層，位於所述第一底表面上且電性連接至所述第一金屬圖案層；以及第三金屬圖案層，位於所述第二底表面上且電性連接至所述第二金屬圖案層，所述第三金屬圖案層具有位於所述第二底表面的一區段上的下部連接區，所述下部連接區專用於將另一外部電性裝置電性連接至所述半導體封裝。所述第一金屬圖案層包括多個第一金屬圖案，所述多個第一金屬圖案包括在所述第一頂表面上沿縱向方向上延伸的引線。所述第一金屬圖案以多個群組的形式設置在所述晶片連接區上。在所述第一金屬圖案的所述群組中的每一群組中，所述第一金屬圖案在與所述第一金屬圖案層的所述引線延伸的所述縱向方向交叉的方向上相對於彼此間隔開，而所述第一金屬圖案的所述群組在所述第一金屬圖案層的所述引線延伸的所述縱向方向上彼此偏置。所述第二金屬圖案層包括位於所述第一底表面上的多個第二金屬圖案。所述第三金屬圖案層包括多個第三金屬圖案，所述多個第三金屬圖案包括在所述第二底表面上縱向延伸的引線。此外，在所述第三金屬圖案的多個群組中的每一群組中，所述第三 金屬圖案在與所述第三金屬圖案層的所述引線延伸的所述縱向方向交叉的方向上相對於彼此間隔開，而所述第三金屬圖案的所述群組在所述第三金屬圖案層的所述引線延伸的所述縱向方向上彼此偏置。
根據本發明概念，提供一種半導體模組，所述半導體模組包括：半導體封裝；以及第一電性裝置及第二電性裝置，電性連接至所述半導體封裝。所述半導體封裝可包括：封裝基板，包括頂表面及與所述頂表面相對的底表面，半導體晶片安裝於所述頂表面上；第一金屬圖案，包括內側引線結合區及第一外側引線結合區，所述內側引線結合區電性連接至所述半導體晶片，所述第一外側引線結合區電性連接至所述第一電性裝置，所述內側引線結合區位於所述封裝基板的所述頂表面上，所述第一外側引線結合區在所述封裝基板的所述頂表面上部分地暴露出；第二金屬圖案，位於所述封裝基板中且電性連接至所述第一金屬圖案；以及第三金屬圖案，位於所述封裝基板的所述底表面上且電性連接至所述第二金屬圖案，所述第三金屬圖案包括第二外側引線結合區，所述第二外側引線結合區在所述封裝基板的所述底表面上部分地暴露出且電性連接至所述第二電性裝置。在所述內側引線結合區上，所述第一金屬圖案可用作排列成多個列的多條內側引線。所述第三金屬圖案可用作多條外側引線，所述多條外側引線在所述第二外側引線結合區上暴露出且排列成多個列。
1、11:半導體封裝
1a:上部(外部)連接區
1b:下部(外部)連接區
1c:晶片連接區
10:封裝基板
10a、10b:端
21:第一感光性層
23:第二感光性層
101:第一基板
101a、103a:頂表面
101b、103b:底表面
103:第二基板
105a、105b、105c、105d:第一通孔孔洞
107a、107b、107c、107d、107e:第二通孔孔洞
201:第一晶種層
202、206:金屬層
203:第一電鍍層
205:第二晶種層
207:第二電鍍層
209:鍍錫層
301:上部鈍化層/鈍化層
303:下部鈍化層/鈍化層
400:半導體晶片
401:連接端子/第一輸出端子/第一連接端子
402:連接端子/第二輸出端子/第二連接端子
403:連接端子/第三輸出端子/第三連接端子
404:連接端子/輸入端子/第四連接端子
407:底部填充層
510:第一外部電性裝置
520:第二外部電性裝置
1000:半導體模組
A、B、C:區段
M1:第一金屬圖案層
M1a:第一外側金屬圖案/金屬圖案
M1b:第一中間金屬圖案/金屬圖案
M1c:第一內側金屬圖案/金屬圖案
M1d:輸入金屬圖案/金屬圖案
M2:第二金屬圖案層
M2a:第二外側金屬圖案
M2b:第二中間金屬圖案
M2c:第二內側金屬圖案
M2d:測試金屬接墊
M3:第三金屬圖案層
M3a:第三外側金屬圖案
M3b:第三中間金屬圖案
M3c:第三內側金屬圖案
M3d、M3e:測試金屬圖案
V1a:第一外側金屬通孔/第一金屬通孔/金屬通孔
V1b:第一中間金屬通孔/第一金屬通孔/金屬通孔
V1c:第一內側金屬通孔/第一金屬通孔/金屬通孔
V1d:測試金屬通孔/第一金屬通孔/金屬通孔
V2a:第二外側金屬通孔/第二金屬通孔/金屬通孔
V2b:第二中間金屬通孔/第二金屬通孔/金屬通孔
V2c:第二內側金屬通孔/第二金屬通孔/金屬通孔
V2d:測試通孔/第二金屬通孔/金屬通孔
V2e:測試金屬通孔/第二金屬通孔/金屬通孔
X、Y、Z:方向
圖1A顯示根據本發明概念的半導體封裝的實例的剖面圖。
圖1B是圖1A所示半導體封裝的實例中的一者的區段A的平 面圖。
圖1C及圖1D是圖1A所示半導體封裝的實例的區段B的相應部分的立體圖。
圖1E是圖1A所示半導體封裝的實例中的另一者的區段A的平面圖。
圖1F是圖1A所示半導體封裝的實例中的一者的區段C的下視圖。
圖1G是圖1A所示半導體封裝的實例中的另一者的區段A的平面圖。
圖1H是圖1A所示半導體封裝的實例中的另一者的區段B的立體圖。
圖1I是根據本發明概念的半導體封裝的另一實例的剖面圖。
圖2A至圖2C顯示根據本發明概念的半導體模組的實例，其中圖2A是與模組的面板及可撓性印刷電路板(flexible printed circuit board，FPCB)耦合的模組的半導體封裝的剖面圖，圖2B是模組的一種形式的示意性剖面圖，且圖2C是模組的另一形式的示意性剖面圖。
圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3H及圖3I是在半導體封裝的製造過程期間的半導體封裝的剖面圖，且一起顯示根據本發明概念的一種製作半導體封裝的方法的實例。
以下將結合附圖詳細闡述根據本發明概念的半導體封裝以及包含該半導體封裝的半導體模組的實例。
圖1A至圖1K顯示根據本發明概念的半導體封裝的實例。
參照圖1A，根據本發明概念的半導體封裝1可包括安裝於封裝基板10上的半導體晶片400。半導體晶片400可為邏輯晶片、記憶體晶片或邏輯晶片及記憶體晶片的組合。舉例而言，半導體晶片400可包括顯示驅動器積體電路(display driver IC或DDI)。封裝基板10可包括可撓性印刷電路板。封裝基板10可包括第一基板101及第二基板103，第一基板101具有頂表面101a及與頂表面101a相對的底表面101b，半導體晶片400安裝於頂表面101a上，第二基板103設置於第一基板101的底表面101b上。第一基板101的底表面101b可接觸第二基板103的頂表面103a。作為另一選擇，第一基板101的底表面101b可藉由黏合劑貼合至第二基板103的頂表面103a。
第一基板101及第二基板103可為相似的可撓性材料的可撓性基板，例如聚醯亞胺(polyimide，PI)。作為另一選擇，第一基板101及第二基板103中的一者或全部可為剛性基板。第一基板101與第二基板103可具有相同或不同的物理特性(例如熱膨脹係數或介電常數)。舉例而言，第一基板101與第二基板103可具有相同或相似的熱膨脹係數及/或介電常數。作為另一選擇，第二基板103可具有較第一基板101的熱膨脹係數及/或介電常數小的熱膨脹係數及/或介電常數。在一些實例中，可在第一基板101與第二基板103之間更包括至少一個附加基板。附加基板可為可撓性基板或剛性基板。第一基板101與第二基板103可具有相同 或不同的厚度(在Z方向上的尺寸)。舉例而言，第二基板103可具有較第一基板101的厚度小的厚度。
封裝基板10可包括：第一金屬圖案層M1，電性連接至半導體晶片400且將半導體封裝1電性連接至外部電性裝置(例如，可撓性印刷電路板(FPCB))；第三金屬圖案層M3，將半導體封裝1電性連接至外部電性裝置(例如，顯示面板)；以及第二金屬圖案層M2，將第一金屬圖案層M1與第三金屬圖案層M3彼此電性連接。作為另一選擇，當在第一基板101與第二基板103之間更包括至少一個附加基板時，可提供至少一個附加金屬圖案層。
第一金屬圖案層M1的一部分可用作上部(外部)連接區1a，上部(外部)連接區1a在半導體封裝1的外部處暴露出且電性連接至外部電性裝置(例如，可撓性印刷電路板)。第三金屬圖案層M3的一部分可用作下部(外部)連接區1b，下部(外部)連接區1b在半導體封裝1的外部處暴露出且電性連接至外部電性裝置(例如，顯示面板)。第一金屬圖案層M1的另一部分可用作電性連接至半導體晶片400的晶片連接區1c。舉例而言，上部連接區1a及下部連接區1b可為外側引線結合(outer lead bonding，OLB)區，且晶片連接區1c可為內側引線結合(inner lead bonding，ILB)區。
上部連接區1a與下部連接區1b可不彼此對準(即，可在Z方向上失準)。舉例而言，上部連接區1a可設置於半導體封裝1的右側頂表面上，而下部連接區1b可設置於半導體封裝1的 左側底表面上。作為另一選擇，上部連接區1a與下部連接區1b可彼此垂直對準(即，在Z方向上對準)。上部連接區1a與晶片連接區1c可沿X方向彼此水平地間隔開。
第一金屬圖案層M1至第三金屬圖案層M3可依序堆疊，即沿Z方向在彼此之上設置。舉例而言，第一金屬圖案層M1可設置於第一基板101的頂表面101a上，第二金屬圖案層M2可設置於第一基板101的底表面101b上，且第三金屬圖案層M3可設置於第二基板103的底表面103b上。第一金屬圖案層M1可與第三金屬圖案層M3垂直對準(在Z方向上對準)，但不與第二金屬圖案層M2垂直對準。
在第一基板101的頂表面101a上可設置上部鈍化層301，上部鈍化層301覆蓋第一金屬圖案層M1。在第二基板103的底表面103b上可設置下部鈍化層303，下部鈍化層303覆蓋第三金屬圖案層M3。上部鈍化層301及下部鈍化層303可包含絕緣材料(例如阻焊劑)。上部鈍化層301可部分地暴露出第一金屬圖案層M1從而界定上部連接區1a及晶片連接區1c。下部鈍化層303可部分地暴露出第三金屬圖案層M3從而界定下部連接區1b。
參照圖1A及圖1B，半導體晶片400與封裝基板10可經由多個連接端子401、402、403及404彼此電性連接。連接端子401至404可包括：多個第一輸出端子401，沿Y方向排列成直線；多個第二輸出端子402，在X方向上與第一輸出端子401間隔開且沿Y方向排列成直線；多個第三輸出端子403，在X方向上與第二輸出端子402間隔開且沿Y方向排列成直線；以及多個輸入 端子404，在X方向上與第三輸出端子403間隔開且沿Y方向排列成直線。作為另一選擇，可在第三輸出端子403與輸入端子404之間進一步***多個附加輸出端子。X方向與Y方向可彼此交叉，例如可彼此垂直。Z方向垂直於X方向及Y方向。Y方向可為列方向，即相同特徵相對於彼此間隔開以形成該些特徵的列或分立的群組的方向。X方向可平行於如以下將更詳細闡述的第一金屬圖案層M1至第三金屬圖案層M3的「延伸」方向。
可在半導體晶片400與封裝基板10之間設置底部填充層407，底部填充層407保護連接端子401至404免受外部影響及/或防止連接端子401至404之間接觸。底部填充層407可部分地覆蓋半導體晶片400。作為另一選擇，底部填充層407可完全覆蓋半導體晶片400。
在晶片連接區1c上，第一金屬圖案層M1可耦合至連接端子401至404。第一金屬圖案層M1可包括：多個第一外側金屬圖案M1a，耦合至第一輸出端子401；多個第一中間金屬圖案M1b，耦合至第二輸出端子402；多個第一內側金屬圖案M1c，耦合至第三輸出端子403；以及多個輸入金屬圖案M1d，耦合至輸入端子404。因此，金屬圖案M1a、M1b、M1c及M1d可電性連接至半導體晶片400。輸入金屬圖案M1d可不被上部鈍化層301完全覆蓋，而是經由上部連接區1a部分地暴露出。所述多個輸入金屬圖案M1d可具有一暴露端構成上部連接區1a，以用作封裝的輸入端。在圖1B顯示實例中，金屬圖案M1a、M1c及M1d中的每一者包括在X方向上縱向延伸的引線，其中X方向是第一金屬圖 案層M1的「延伸」方向。此外，在圖1B所示實例中，金屬圖案M1a、M1c及M1d中的每一者包括用作引線的連接點的金屬接墊。因此，本文中所提及的金屬「圖案」可描述如圖所示具有引線及/或接墊的元件。
第一外側金屬圖案M1a可沿Y方向排列成直線。同樣地，第一中間金屬圖案M1b、第一內側金屬圖案M1c及輸入金屬圖案M1d亦可沿Y方向排列成直線。
第二金屬圖案層M2可電性連接至第一金屬圖案層M1。第二金屬圖案層M2可包括：多個第二外側金屬圖案M2a，經由多個第一外側金屬通孔V1a電性連接至第一外側金屬圖案M1a；多個第二中間金屬圖案M2b，經由多個第一中間金屬通孔V1b電性連接至第一中間金屬圖案M1b；以及如圖1C所示，多個第二內側金屬圖案M2c，經由多個第一內側金屬通孔V1c電性連接至第一內側金屬圖案M1c。第一外側金屬通孔V1a、第一中間金屬通孔V1b及第一內側金屬通孔V1c可延伸穿過第一基板101。
在X方向上彼此相鄰的第一外側金屬圖案M1a與第一內側金屬圖案M1c可以直線形式設置，且第一中間金屬圖案M1b可在Y方向上相對於第一外側金屬圖案M1a偏置，且同樣地，可在Y方向上相對於沿Y方向相鄰的第一內側金屬圖案M1c偏置。具體而言，如在X方向上所觀察，每一第一中間金屬圖案M1b可定位在相應的一對第一外側金屬圖案M1a中的相鄰的第一外側金屬圖案M1a之間。同樣地，如在X方向上所觀察，每一第一中間金屬圖案M1b可定位在相應的一對內側金屬圖案M1c中的相鄰的內 側金屬圖案M1c之間。此外，第一中間金屬通孔V1b可沿Y方向排列成直線，第一內側金屬通孔V1c可沿Y方向排列成直線，且第一中間金屬通孔V1b可在X方向上與第一內側金屬通孔V1c偏置。
當對半導體晶片400或半導體封裝1進行電性測試時，可使用第二中間金屬圖案M2b中的至少一者，且當對半導體晶片400或半導體封裝1進行實際電性操作時，可使用第二中間金屬圖案M2b中的其他第二中間金屬圖案M2b。
舉例而言，參照圖1C，第二中間金屬圖案M2b中相應的第二中間金屬圖案M2b可沿與X方向相反的方向自第一中間金屬通孔V1b下方朝第一外側金屬圖案M1a下方的位置延伸。當對半導體封裝1進行實際電性操作時，可使用在與X方向相反的方向上延伸的該些第二中間金屬圖案M2b。
相比之下，參照圖1D，第二中間金屬圖案M2b中的其他第二中間金屬圖案M2b(其餘者)可沿X方向自第一中間金屬通孔V1b下方朝第一內側金屬圖案M1a下方的位置延伸。當對半導體封裝1進行電性測試時，可使用在X方向上延伸的第二中間金屬圖案M2b。
為易於說明起見，圖1A顯示第二中間金屬圖案M2b在X方向及其相反的方向兩個方向上自第一中間金屬通孔V1b下方的位置連續延伸。然而，每一第二中間金屬圖案M2b實際上可如圖1C所示在與X方向相反的方向上或如圖1D所示在X方向上延伸。
第三金屬圖案層M3可電性連接至第二金屬圖案層M2。 第三金屬圖案層M3可包括：多個第三外側金屬圖案M3a，經由多個第二外側金屬通孔V2a電性連接至第二外側金屬圖案M2a；多個第三中間金屬圖案M3b，經由多個第二中間金屬通孔V2b電性連接至第二中間金屬圖案M2b；以及多個第三內側金屬圖案M3c，如圖1C所示經由多個第二內側金屬通孔V2c電性連接至第二內側金屬圖案M2c。第二外側金屬通孔V2a、第二中間金屬通孔V2b及第二內側金屬通孔V2c可延伸穿過第二基板103。
第一外側金屬通孔V1a可與第二外側金屬通孔V2a垂直對準(即，在Z方向上對準)。第一內側金屬通孔V1c可與第二內側金屬通孔V2c垂直對準(即，在Z方向上對準)。
當對半導體封裝1進行電性測試時，可使用第三內側金屬圖案M3c中的至少一者，且當對半導體封裝1進行實際電性操作時，可使用第三內側金屬圖案M3c中的其他第三內側金屬圖案M3c。
舉例而言，如圖1C所示，第三內側金屬圖案M3c中相應的第三內側金屬圖案M3c可沿與X方向相反的方向自第二內側金屬通孔V2c下方延伸。當對半導體封裝1進行實際電性操作時，可使用在與X方向相反的方向上延伸的第三內側金屬圖案M3c。
相比之下，參照圖1D，第三內側金屬圖案M3c中其餘的第三內側金屬圖案M3c可沿X方向自第二內側金屬通孔V2c下方延伸。當對半導體封裝1進行電性測試時，可使用在X方向上延伸的第三內側金屬圖案M3c。
為易於說明起見，圖1A顯示第三內側金屬圖案M3c在X 方向及其相反的方向兩個方向上自第二內側金屬通孔V2c下方的位置連續延伸。然而，每一第三內側金屬圖案M3c實際上可如圖1C所示在與X方向相反的方向上或如圖1D所示在X方向上延伸。
在一些實例中，如圖1B所示，第一外側金屬圖案M1a可為具有接墊或端耦合至第一輸出端子401的重新佈線。第一外側金屬圖案M1a的接墊可沿Y方向排列成直線。第一內側金屬圖案M1c及輸入金屬圖案M1d可被重新佈線，且可包括沿Y方向排列成直線的接墊。第一中間金屬圖案M1b可具有非分佈式(non-distributed)接墊形狀，且第二輸出端子402可耦合至第一中間金屬圖案M1b。第一中間金屬通孔V1b可設置於第一中間金屬圖案M1b正下方，且與第二輸出端子402垂直對準(即，在Z方向上對準)。第二內部金屬圖案M2c可具有圖1C或圖1D所示接墊形狀。
在其他實例中，如圖1E所示，第一外側金屬圖案M1a的接墊不排列成直線。在此種情形中，第一外側金屬圖案M1a可具有最小節距，同時每單位面積的第一外側金屬圖案M1a的數量最大化。第一中間金屬圖案M1b、第一內側金屬圖案M1c及輸入金屬圖案M1d可採用相似的方式進行排列，從而亦提供在其密度方面的此種空間優點。
參照圖1F所示實例，第三外側金屬圖案M3a及第三中間金屬圖案M3b可不被下部鈍化層303覆蓋，且可包括在下部連接區1b上暴露出的接墊。在下部連接區1b上暴露出的第三外側金屬圖案M3a及第三中間金屬圖案M3b可用作輸出端子，且可電性 連接至外部電性裝置(例如，顯示面板)。舉例而言，在下部連接區1b上暴露出的第三外側金屬圖案M3a及第三中間金屬圖案M3b可用作外側引線。
如以上參照圖1C所述的沿與X方向相反的方向延伸的第三內側金屬圖案M3c可包括在下部連接區1b上暴露出的接墊。在下部連接區1b上暴露出的第三內側金屬圖案M3c可用作輸出端子，且可電性連接至外部電性裝置(例如，顯示面板)。舉例而言，在下部連接區1b上暴露出的第三內側金屬圖案M3c可用作外側引線。
第三外側金屬圖案M3a、第三中間金屬圖案M3b及第三內側金屬圖案M3c可沿Y方向排列成直線或如圖1E所示在沿Y方向觀察時相對於彼此交錯排列。
參照圖1G及圖1H所示實例，與第一中間金屬圖案M1b一樣，第一內側金屬圖案M1c可具有非分佈式接墊形狀，且第三輸出端子403可耦合至第一內側金屬圖案M1c。第一內側金屬通孔V1c可設置於第一內側金屬圖案M1c正下方，且在Z方向上與第三輸出端子403及第二內側金屬通孔V2c垂直對準。
根據本發明概念，輸出端子401至403可排列成在X方向上偏置的至少三列或其他列狀排列形式(群組)。另外，分別耦合至輸出端子401至403的接墊，因此亦可排列成在X方向上偏置的至少三列或三個群組。如以上所述，可在封裝基板10上設置有耦合至如此排列的輸出端子401至403的第一金屬圖案層M1至第三金屬圖案層M3。在第一金屬圖案層M1及第三金屬圖案層 M3中的每一者中，金屬圖案可排列成在X方向(即，金屬圖案層的引線延伸的方向)上彼此偏置的至少三列或三個群組。因此，可生產半導體封裝1且由第一金屬圖案層M1至第三金屬圖案層M3提供的引線之間不會出現未對準及/或電性短路，尤其是當半導體封裝1用於具有相對大量的通道(例如，4000個通道或大於4000個通道)以及小的通道節距(例如，7微米至9微米或小於9微米)的高解析度顯示器中時。
圖1I顯示根據本發明概念的半導體封裝的另一實例。
參照圖1I，半導體封裝11可相似於半導體封裝1。半導體封裝11可更包括位於半導體封裝1I的一個端10a以及相對的端10b上的電性測試結構。舉例而言，當對半導體封裝11進行電性測試時，可使用第三外側金屬圖案M3a中的至少一者，且當對半導體封裝11進行實際電性操作時，可使用第三外側金屬圖案M3a中的其他第三外側金屬圖案M3a。
舉例而言，第三外側金屬圖案M3a中相應的第三外側金屬圖案M3a可沿與X方向相反的方向自第二外側金屬通孔V2a下方延伸。沿與X方向相反的方向延伸的第三外側金屬圖案M3a可在半導體封裝11的一個端10a上暴露出，且可用作自第一輸出端子401提供的測試訊號的輸出端子。
相比之下，第三外側金屬圖案M3a中其餘的第三外側金屬圖案M3a可沿X方向自第二外側金屬通孔V2a下方延伸。沿X方向延伸的第三外側金屬圖案M3a可在下部連接區1b上暴露出，且當對半導體封裝11進行實際電性操作時，可使用沿X方向延伸 的第三外側金屬圖案M3a。
如以上參照圖1I所述沿X方向自第一中間金屬通孔V1b下方延伸的第二中間金屬圖案M2b中的每一者可經由延伸穿過第二基板103的測試通孔V2d電性連接至在第二基板103的底表面103b上設置的測試金屬圖案M3d。測試金屬圖案M3d可為第三金屬圖案層M3的一部分，且可用作自第二輸出端子402提供的測試訊號的輸出端子。
當對半導體封裝11進行電性測試時，半導體封裝11可使用如以上參照圖1D所述沿X方向自第二內側金屬通孔V2c下方延伸的第三內側金屬圖案M3c。沿X方向延伸的第三內側金屬圖案M3c中的每一者可在半導體封裝11的相對的端10b上暴露出，且可用作自第三輸出端子403提供的測試訊號的輸出端子。
輸入金屬圖案M1d中的一者或全部可經由延伸穿過第一基板101的測試金屬通孔V1d電性連接至測試金屬接墊M2d並電性連接至測試金屬圖案M3e，測試金屬接墊M2d設置於第一基板101的底表面101b上且是第二金屬圖案層M2的一部分，測試金屬圖案M3e設置於第二基板103的底表面103b上且是第三金屬圖案層M3的一部分。測試金屬通孔V1d可與測試金屬通孔V2e垂直對準(即，在Z方向上對準)。當輸入金屬圖案M1d經由測試金屬圖案M3e接收到測試訊號時，可對半導體封裝11進行電性測試。當執行電性測試時，可使用輸入金屬圖案M1d中的一者或全部。
圖2A至圖2C是顯示根據本發明概念的半導體模組的概 念圖。
參照圖2A，半導體模組1000可包括：半導體封裝；以及第一外部電性裝置510及第二外部電性裝置520，電性連接至半導體封裝1。第一外部電性裝置510可電性連接至在上部連接區1a上暴露出的輸入金屬圖案M1d，且第二外部電性裝置520可電性連接至在下部連接區1b上暴露出的第三外側金屬圖案M3a、第三中間金屬圖案M3b及第三內側金屬圖案M3c。第一外部電性裝置510可為可撓性印刷電路板(FPCB)，且第二外部電性裝置520可為顯示面板。顯示面板可為行動設備的非觸控顯示面板或觸控顯示面板、電腦或電視的非觸控顯示面板或觸控顯示面板等。
圖2A中的鏈線指出直接電性連接或間接電性連接。半導體封裝1可經由上部連接區1a自第一外部電性裝置510接收電訊號，且可將所接收的電訊號經由下部連接區1b輸出至第二外部電性裝置520。
第一外部電性裝置510與第二外部電性裝置520可跨越半導體封裝1如圖2B所示以直線狀態電性連接或如圖2C所示以彎曲狀態電性連接。半導體模組可包括圖1I所示半導體封裝11而非半導體封裝1。
圖3A至圖3I顯示根據本發明概念的一種製作半導體封裝的方法。
參照圖3A，可提供第一基板101，第一基板101在其頂表面101及底表面101b中的每一者上具有第一晶種層201，且具 有延伸穿過第一基板101的多個第一通孔孔洞105a至105d。第一基板101可為可撓性或剛性基板。舉例而言，第一基板101可為聚醯亞胺(PI)的可撓性基板。第一晶種層201可包含鎳(Ni)、鉻(Cr)、銅(Cu)或其組合。在第一基板101的頂表面101a及底表面101b中的每一者上形成第一晶種層201之後，可使用雷射鑽透第一晶種層201及基板101以形成第一通孔孔洞105a至105d。當在平面圖中觀察時，第一通孔孔洞105a至105d中的一個通孔孔洞105c的位置可不與設置於同一條線上的其他通孔孔洞105a、105b及105d對準。在形成第一通孔孔洞105a至105d之後，可使第一基板101經受電鍍製程以在第一通孔孔洞105a至105d中形成導電通孔。
舉例而言，參照圖3B，可形成第一感光性層21，且可形成第一電鍍層203。可藉由依序執行乾膜抗蝕劑層壓製程、曝光製程及顯影製程在第一基板101的頂表面101a及底表面101b上形成第一感光性層21。可藉由以銅對所得結構進行電鍍而形成第一電鍍層203。第一電鍍層203可形成於第一基板101的頂表面101a及底表面101b上以及第一通孔孔洞105a至105d內。
參照圖3C，可移除第一感光性層21，且可對藉由移除第一感光性層21而被暴露出的第一晶種層201執行移除製程。移除第一晶種層201可部分地暴露出第一基板101的頂表面101a及底表面101b。位於第一基板101的底表面101b上的第一電鍍層203可連接至對第一通孔孔洞105a至105d中的通孔孔洞105b進行填充的第一電鍍層203，但不連接至對其他通孔孔洞105a、105c及 105d進行填充的第一電鍍層203。
參照圖3D，可在第一基板101的底表面101b上設置第二基板103，且可執行雷射鑽孔製程以在第二基板103中形成第二通孔孔洞107a至107e。第二基板103可為可撓性或剛性基板。舉例而言，第二基板103可為聚醯亞胺(PI)的可撓性基板。在執行雷射鑽孔製程之前，可在第二基板103的底表面103b上形成第二晶種層205。第二晶種層205可包含鎳(Ni)、鉻(Cr)、銅(Cu)或其組合。第二基板103的頂表面103a可接觸第一基板101的底表面101b，或者可在第二基板103的頂表面103a與第一基板101的底表面101b之間設置黏合劑。在形成第二通孔孔洞107a至107e之後，可使第二基板103經受電鍍製程以在第二通孔孔洞107a至107e中形成通孔從而變為導電的。
舉例而言，參照圖3E，可形成第二感光性層23，且可形成第二電鍍層207。可藉由依序執行乾膜抗蝕劑層壓製程、曝光製程及顯影製程在第一基板101的頂表面101a及第二基板103的底表面103b上形成第二感光性層23。位於第一基板101的頂表面101a上的第二感光性層23可覆蓋位於第一基板101的頂表面101a上的第一電鍍層203。第二電鍍層207可形成於第二基板103的底表面103b上以及第二通孔孔洞107a至107e內。
參照圖3F，可移除第二感光性層23，且可對藉由移除第二感光性層23而被暴露出的第二晶種層205執行移除製程。移除第二晶種層205可部分地暴露出第二基板103的底表面103b。第一晶種層201及第一電鍍層203可構成金屬層202，金屬層202 包括位於第一基板101的頂表面101a上的第一金屬圖案層M1，且包括位於第一基板101的底表面101b上的第二金屬圖案層M2。第二晶種層205及第二電鍍層207可構成金屬層206，金屬層206包括位於第二基板103的底表面103b上的第三金屬圖案層M3。第一金屬圖案層M1至第三金屬圖案層M3可與以上參照圖1I所述的半導體封裝11的第一金屬圖案層M1至第三金屬圖案層M3對應。
金屬層202可更包括延伸穿過第一基板101的第一金屬通孔V1a至V1d。金屬層206可更包括延伸穿過第二基板103的第二金屬通孔V2a至V2e。第一金屬通孔V1a至V1d可與半導體封裝11的金屬通孔V1a至V1d對應。第二金屬通孔V2a至V2e可與半導體封裝11的金屬通孔V2a至V2e對應。
參照圖3G，可執行阻焊劑印刷製程以形成鈍化層301及303，所述製程可基本上完成了封裝基板10的製作。鈍化層301及303可包括上部鈍化層301及下部鈍化層303，上部鈍化層301設置於第一基板101的頂表面101a上且部分地覆蓋第一金屬圖案層M1，下部鈍化層303設置於第二基板103的底表面103b上且部分地覆蓋第三金屬圖案層M3。第一金屬圖案層M1的一部分可不被上部鈍化層301覆蓋，且可在第一金屬圖案層M1的未被覆蓋的部分上進一步形成電鍍層，例如，電鍍錫層209。第三金屬圖案層M3的一部分可不被下部鈍化層303覆蓋，且可在第三金屬圖案層M3的未被覆蓋的部分上進一步形成電鍍層，例如，電鍍錫層209。為清晰起見，在以下所述的圖3H及圖3I中未顯示電鍍錫層 209。
參照圖3H，可在封裝基板10上安裝半導體晶片400，所述步驟可基本上完成了半導體封裝11的製作。半導體封裝11可與以上參照圖1I所述的半導體封裝11對應。舉例而言，半導體晶片400可包括顯示驅動器積體電路(或DDI)。半導體晶片400與第一金屬圖案層M1可經由多個連接端子401、402、403及404電性連接。連接端子401至404中的第一連接端子401、第二連接端子402及第三連接端子403可用作輸出端子，且第四連接端子404可用作輸入端子。可在封裝基板10與半導體晶片400之間形成底部填充層407，底部填充層407保護連接端子401至404免受外部影響且防止連接端子401至404之間的接觸。半導體封裝11可在其一個端10a及相對的端10b上包括與以上參照圖1I所述的電性測試結構相似的電性測試結構。
參照圖3I，可切除半導體封裝11的一個端10a及相對的端10b，以製作包括上部連接區1a及下部連接區1b的半導體封裝1。半導體封裝1可與圖1A所示半導體封裝1對應。第一金屬圖案層M1的一部分可在第一基板101的頂表面101a上暴露出，且第一金屬圖案層M1的被暴露的部分可構成能夠用作輸入端子的上部連接區1a。第三金屬圖案層M3的一部分可在第二基板103的底表面103b上暴露出，且第三金屬圖案層M3的被暴露的部分可構成能夠用作輸出端子的下部連接區1b。第一金屬圖案層M1的另一部分可位於半導體晶片400下方，且第一金屬圖案層M1的所述另一部分可構成電性連接至半導體晶片400的晶片連接區 1c。
根據本發明概念，可提供一種半導體基板，所述半導體基板具有多個經堆疊的第一金屬圖案至第三金屬圖案，以使得可使用具有最小節距的多個接墊進行電性連接。例如高解析度或多通道顯示面板等電子產品可採用半導體封裝且不發生接墊未對準及/或電性短路。
最終，本發明概念不應被視為僅限於本文詳細闡述的實例。更確切而言，各種其他實例及組合、本文所述實例的修改及變型皆處於由隨附申請專利範圍所界定的本發明概念的真實精神及範圍內。
1‧‧‧半導體封裝
1a‧‧‧上部(外部)連接區
1b‧‧‧下部(外部)連接區
1c‧‧‧晶片連接區
10‧‧‧封裝基板
101‧‧‧第一基板
101a、103a‧‧‧頂表面
101b、103b‧‧‧底表面
103‧‧‧第二基板
301‧‧‧上部鈍化層/鈍化層
303‧‧‧下部鈍化層/鈍化層
400‧‧‧半導體晶片
401‧‧‧連接端子/第一輸出端子/第一連接端子
402‧‧‧連接端子/第二輸出端子/第二連接端子
403‧‧‧連接端子/第三輸出端子/第三連接端子
404‧‧‧連接端子/輸入端子/第四連接端子
407‧‧‧底部填充層
A、B、C‧‧‧區段
M1‧‧‧第一金屬圖案層
M1a‧‧‧第一外側金屬圖案/金屬圖案
M1b‧‧‧第一中間金屬圖案/金屬圖案
M1c‧‧‧第一內側金屬圖案/金屬圖案
M1d‧‧‧輸入金屬圖案/金屬圖案
M2‧‧‧第二金屬圖案層
M2a‧‧‧第二外側金屬圖案
M2b‧‧‧第二中間金屬圖案
M3‧‧‧第三金屬圖案層
M3a‧‧‧第三外側金屬圖案
M3b‧‧‧第三中間金屬圖案
M3c‧‧‧第三內側金屬圖案
V1a‧‧‧第一外側金屬通孔/第一金屬通孔/金屬通孔
V1b‧‧‧第一中間金屬通孔/第一金屬通孔/金屬通孔
V1c‧‧‧第一內側金屬通孔/第一金屬通孔/金屬通孔
V2a‧‧‧第二外側金屬通孔/第二金屬通孔/金屬通孔
V2b‧‧‧第二中間金屬通孔/第二金屬通孔/金屬通孔
V2c‧‧‧第二內側金屬通孔/第二金屬通孔/金屬通孔
X、Y、Z‧‧‧方向

Claims (25)

  1. 一種半導體封裝，包括：半導體晶片；封裝基板，具有頂表面及與所述頂表面相對的底表面，所述半導體晶片安裝於所述頂表面上；上部金屬圖案層，位於所述封裝基板的所述頂表面上，所述上部金屬圖案層具有上部連接區，所述上部連接區沿所述封裝基板的所述頂表面的一個區段延伸且專用於將外部電性裝置電性連接至所述半導體封裝，且所述上部金屬圖案層具有晶片連接區，所述半導體晶片在所述晶片連接區處電性連接至所述上部金屬圖案層；下部金屬圖案層，位於所述封裝基板的所述底表面上，所述下部金屬圖案層具有下部連接區，所述下部連接區沿所述封裝基板的所述底表面的一個區段延伸且專用於將另一外部電性裝置電性連接至所述半導體封裝；以及中間金屬圖案層，位於所述封裝基板中且電性連接所述上部金屬圖案層與所述下部金屬圖案層，其中所述上部金屬圖案層包括多個第一金屬圖案，所述第一金屬圖案包括在所述封裝基板的所述頂表面上沿縱向方向上延伸的引線，所述第一金屬圖案以多個群組的形式設置在所述晶片連接區上， 在所述第一金屬圖案的所述群組中的每一群組中，所述第一金屬圖案在與所述上部金屬圖案層的所述引線延伸的所述縱向方向交叉的方向上相對於彼此間隔開，而所述第一金屬圖案的所述群組在所述上部金屬圖案層的所述引線延伸的所述縱向方向上彼此偏置，所述中間金屬圖案層包括多個第二金屬圖案，所述下部金屬圖案層包括多個第三金屬圖案，所述第三金屬圖案包括在所述封裝基板的所述底表面上縱向延伸的引線，且在所述第三金屬圖案的群組中的每一群組中，所述第三金屬圖案在與所述下部金屬圖案層的所述引線延伸的所述縱向方向交叉的方向上相對於彼此間隔開，而所述第三金屬圖案的所述群組在所述下部金屬圖案層的所述引線延伸的所述縱向方向上彼此偏置。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述封裝基板包括：第一可撓性基板，包括頂表面及底表面，所述上部金屬圖案層設置於所述第一可撓性基板的所述頂表面上，所述中間金屬圖案層設置於所述第一可撓性基板的所述底表面上；以及第二可撓性基板，包括頂表面及底表面，所述第二可撓性基板的所述頂表面面對所述第一可撓性基板的所述底表面，所述下部金屬圖案層設置於所述第二可撓性基板的所述底表面上。
  3. 如申請專利範圍第1項所述的半導體封裝，更包括*** 於所述半導體晶片與所述封裝基板之間的多個連接端子，其中所述連接端子包括：多個第一輸出端子，排列於第一方向上；多個第二輸出端子，排列於所述第一方向上，所述多個第二輸出端子在第二方向上相對於所述多個第一輸出端子偏置，所述第二方向與所述第一方向交叉；多個第三輸出端子，排列於所述第一方向上，所述多個第三輸出端子在所述第二方向上相對於所述多個第二輸出端子偏置；以及多個輸入端子，排列於所述第一方向上，所述多個輸入端子在所述第二方向上相對於所述第三輸出端子偏置。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述上部金屬圖案層的所述第一金屬圖案包括：多個第一外側金屬圖案，電性連接至所述第一輸出端子且構成所述第一金屬圖案的所述群組中的第一群組；多個第一中間金屬圖案，電性連接至所述第二輸出端子且構成所述第一金屬圖案的所述群組中的第二群組，多個第一內側金屬圖案，電性連接至所述第三輸出端子且構成所述第三金屬圖案的所述群組中的第三群組；以及多個輸入金屬圖案，電性連接至所述輸入端子且構成所述第三金屬圖案的所述群組中的第四群組。
  5. 如申請專利範圍第4項所述的半導體封裝，其中所述輸 入金屬圖案包括構成所述上部連接區的外側引線。
  6. 如申請專利範圍第4項所述的半導體封裝，其中所述第一外側金屬圖案包括在遠離所述上部連接區的方向上自所述第一輸出端子下方縱向延伸的引線，所述第一中間金屬圖案包括金屬接墊，各個所述金屬接墊分別設置於所述第二輸出端子正下方，且所述第一內側金屬圖案包括在自所述第三輸出端子下方朝向所述上部連接區的方向上縱向延伸的引線，及/或所述第一內側金屬圖案包括設置於所述第三輸出端子正下方的金屬接墊。
  7. 如申請專利範圍第3項所述的半導體封裝，其中所述中間金屬圖案層的所述多個第二金屬圖案包括：多個第二外側金屬圖案，電性連接至所述第一輸出端子；多個第二中間金屬圖案，電性連接至所述第二輸出端子；以及多個第二內側金屬圖案，電性連接至所述第三輸出端子，其中所述第二中間金屬圖案自所述第二輸出端子下方延伸至以下位置：所述位置朝向與所述下部連接區垂直對準的區。
  8. 如申請專利範圍第3項所述的半導體封裝，其中所述下部金屬圖案層的所述多個第三金屬圖案包括：多個第三外側金屬圖案，電性連接至所述第一輸出端子且構成所述第三金屬圖案的所述群組中的第一群組；多個第三中間金屬圖案，電性連接至所述第二輸出端子且構 成所述第三金屬圖案的所述群組中的第二群組；以及多個第三內側金屬圖案，電性連接至所述第三輸出端子且構成所述第三金屬圖案的所述群組中的第三群組，其中所述第三內側金屬圖案自所述第三輸出端子下方延伸且構成所述下部金屬圖案層的所述下部連接區。
  9. 如申請專利範圍第8項所述的半導體封裝，其中所述第三外側金屬圖案包括構成所述下部連接區的金屬接墊，所述第三中間金屬圖案包括構成所述下部連接區的金屬接墊，且所述第三內側金屬圖案包括構成所述下部連接區的金屬接墊，所述第三外側金屬圖案的所述金屬接墊彼此間隔開地設置成列，所述第三中間金屬圖案的所述金屬接墊彼此間隔開地設置成列，且所述第三內側金屬圖案的所述金屬接墊彼此間隔開地設置成列，且在所述金屬接墊的所述列中的每一列中，所述列中的所述金屬接墊在與所述下部金屬圖案層的所述引線延伸的所述縱向方向交叉的方向上彼此間隔開，而所述金屬接墊的所述列在所述下部金屬圖案層的所述引線延伸的所述縱向方向上彼此間隔開。
  10. 如申請專利範圍第8項所述的半導體封裝，其中所述第三外側金屬圖案包括多個金屬接墊，所述第三外側金屬圖案的所述多個金屬接墊電性連接至所述第一輸出端子且構成所述下部金屬圖案層的所述下部連接區，所述第三中間金屬圖案包括多個金屬接墊，所述第三中間金 屬圖案的所述多個金屬接墊電性連接至所述第二輸出端子且構成所述下部金屬圖案層的所述下部連接區，且所述第三內側金屬圖案包括多個金屬接墊，所述第三內側金屬圖案的所述多個金屬接墊電性連接至所述第三輸出端子且構成所述下部金屬圖案層的所述下部連接區。
  11. 如申請專利範圍第1項所述的半導體封裝，更包括：上部金屬通孔，在所述中間金屬圖案層與所述下部金屬圖案層之間垂直地延伸且電性連接所述上部金屬圖案層與所述中間金屬圖案層；以及下部金屬通孔，在所述中間金屬圖案層與所述下部金屬圖案層之間垂直地延伸且電性連接所述中間金屬圖案層與所述下部金屬圖案層。
  12. 如申請專利範圍第1項所述的半導體封裝，更包括位於所述封裝基板的相對的兩端上的多個附加電性圖案。
  13. 如申請專利範圍第12項所述的半導體封裝，其中所述上部金屬圖案層、所述下部金屬圖案層及所述中間金屬圖案層共同朝所述封裝基板的所述相對的兩端延伸，且所述附加電性圖案中的每一者與所述上部金屬圖案層、所述下部金屬圖案層、及所述中間金屬圖案層中的一者成一體。
  14. 如申請專利範圍第1項所述的半導體封裝，更包括：上部鈍化層，位於所述封裝基板的所述頂表面上且覆蓋所述上部金屬圖案層的一部分；以及 下部鈍化層，位於所述封裝基板的所述底表面上且覆蓋所述下部金屬圖案層的一部分，其中所述上部鈍化層暴露出所述上部金屬圖案層的所述上部連接區，且所述下部鈍化層暴露出所述下部金屬圖案層的所述下部連接區。
  15. 一種半導體封裝，包括：半導體晶片；第一基板，具有第一頂表面及與所述第一頂表面相對的第一底表面，所述半導體晶片安裝於所述第一頂表面上；第二基板，具有第二頂表面及與所述第二頂表面相對的第二底表面，所述第二頂表面面對所述第一底表面；第一金屬圖案層，位於所述第一頂表面上，所述第一金屬圖案層包括晶片連接區及上部連接區，所述半導體晶片在所述晶片連接區處電性連接至所述第一金屬圖案層，所述上部連接區專用於將所述半導體封裝電性連接至外部電性裝置，所述上部連接區沿所述第一頂表面的一區段定位；第二金屬圖案層，位於所述第一底表面上且電性連接至所述第一金屬圖案層；以及第三金屬圖案層，位於所述第二底表面上且電性連接至所述第二金屬圖案層，所述第三金屬圖案層具有位於所述第二底表面的一區段上的下部連接區，所述下部連接區專用於將另一外部電 性裝置電性連接至所述半導體封裝，其中所述第一金屬圖案層包括多個第一金屬圖案，所述第一金屬圖案包括在所述第一頂表面上沿縱向方向上延伸的引線，所述第一金屬圖案以多個群組形式設置於所述晶片連接區上，在所述第一金屬圖案的所述群組中的每一群組中，所述第一金屬圖案在與所述第一金屬圖案層的所述引線延伸的所述縱向方向交叉的方向上相對於彼此間隔開，而所述第一金屬圖案的所述群組在所述第一金屬圖案層的所述引線延伸的所述縱向方向上彼此偏置，所述第二金屬圖案層包括位於所述第一底表面上的多個第二金屬圖案，所述第三金屬圖案層包括多個第三金屬圖案，所述第三金屬圖案包括在所述第二底表面上縱向延伸的引線，且在所述第三金屬圖案的群組中的每一群組中，所述第三金屬圖案在與所述第三金屬圖案層的所述引線延伸的所述縱向方向交叉的方向上相對於彼此間隔開，而所述第三金屬圖案的所述群組在所述第三金屬圖案層的所述引線延伸的所述縱向方向上彼此偏置。
  16. 如申請專利範圍第15項所述的半導體封裝，更包括：多個連接端子，***於所述半導體晶片與所述第一基板之間；多個第一金屬通孔，延伸穿過所述第一基板且將所述第一金 屬圖案電性連接至所述第二金屬圖案；以及多個第二金屬通孔，延伸穿過所述第二基板且將所述第二金屬圖案電性連接至所述第三金屬圖案。
  17. 如申請專利範圍第16項所述的半導體封裝，其中所述連接端子包括：多個第一輸出端子，所述第一輸出端子沿第一方向相對於彼此間隔開；多個第二輸出端子，所述第二輸出端子沿所述第一方向相對於彼此間隔開，且所述多個第二輸出端子在第二方向上與所述多個第一輸出端子偏置，所述第二方向與所述第一方向交叉；多個第三輸出端子，所述第三輸出端子沿所述第一方向相對於彼此間隔開，且所述多個第三輸出端子在所述第二方向上與所述多個第二輸出端子偏置；以及多個輸入端子，所述輸入端子沿所述第一方向相對於彼此間隔開，且所述多個輸入端子在所述第二方向上自所述多個第三輸出端子偏置，其中所述第一方向平行於與所述第三金屬圖案層的所述引線延伸的所述縱向方向交叉的所述方向，且所述第二方向平行於所述第三金屬圖案層的所述引線延伸的所述縱向方向。
  18. 如申請專利範圍第17項所述的半導體封裝，其中所述第一金屬圖案層包括：多個第一外側金屬圖案，電性連接至所述第一輸出端子且構 成所述第一金屬圖案的所述群組中的第一群組；多個第一中間金屬圖案，電性連接至所述第二輸出端子且構成所述第一金屬圖案的所述群組中的第二群組；多個第一內側金屬圖案，電性連接至所述第三輸出端子且構成所述第一金屬圖案的所述群組中的第三群組；以及多個輸入金屬圖案，電性連接至所述輸入端子且在所述第一頂表面上部分地暴露出以構成所述上部連接區，其中所述第一外側金屬圖案及所述輸入金屬圖案中的每一者包括所述第一金屬圖案層的所述引線中的相應一條引線，且所述第一中間金屬圖案及所述第一內側金屬圖案中的每一者包括所述第一金屬圖案層的所述引線中的相應一條引線，及/或所述第一外側金屬圖案及所述輸入金屬圖案中的每一者包括金屬接墊。
  19. 如申請專利範圍第17項所述的半導體封裝，其中所述第二金屬圖案層包括：多個第二外側金屬圖案，電性連接至所述第一輸出端子；多個第二中間金屬圖案，電性連接至所述第二輸出端子；以及多個第二內側金屬圖案，電性連接至所述第三輸出端子，其中所述第二中間金屬圖案中的相應的第二中間金屬圖案沿所述第二方向自所述第二輸出端子下方朝與所述下部連接區垂直對準的區延伸，且所述第二中間金屬圖案中的其他第二中間金屬圖案沿所述第 二方向自所述第二輸出端子下方朝與所述上部連接區垂直對準的區延伸。
  20. 如申請專利範圍第17項所述的半導體封裝，其中所述第三金屬圖案層包括：多個第三外側金屬圖案，電性連接至所述第一輸出端子且構成所述第三金屬圖案的所述群組中的第一群組；多個第三中間金屬圖案，電性連接至所述第二輸出端子且構成所述第三金屬圖案的所述群組中的第二群組；以及多個第三內側金屬圖案，電性連接至所述第三輸出端子且構成所述第三金屬圖案的所述群組中的第三群組，其中所述第三內側金屬圖案中的相應的第三內側金屬圖案沿所述第二方向自所述第三輸出端子下方延伸，且構成所述下部連接區，且所述第三內側金屬圖案中的其他第三內側金屬圖案沿所述第二方向自所述第三輸出端子下方朝與所述上部連接區垂直對準的區延伸。
  21. 如申請專利範圍第15項所述的半導體封裝，其中所述第一基板及所述第二基板包括由絕緣材料製成的可撓性基板。
  22. 一種半導體模組，包括：半導體封裝；以及第一電性裝置及第二電性裝置，電性連接至所述半導體封裝，其中所述半導體封裝包括： 封裝基板，包括頂表面及與所述頂表面相對的底表面，半導體晶片安裝於所述頂表面上；第一金屬圖案，包括內側引線結合區及第一外側引線結合區，所述內側引線結合區電性連接至所述半導體晶片，所述第一外側引線結合區電性連接至所述第一電性裝置，所述內側引線結合區位於所述封裝基板的所述頂表面上，所述第一外側引線結合區在所述封裝基板的所述頂表面上部分地暴露出；第二金屬圖案，位於所述封裝基板中且電性連接至所述第一金屬圖案；以及第三金屬圖案，位於所述封裝基板的所述底表面上且電性連接至所述第二金屬圖案，所述第三金屬圖案包括第二外側引線結合區，所述第二外側引線結合區在所述封裝基板的所述底表面上部分地暴露出且電性連接至所述第二電性裝置，其中，在所述內側引線結合區上，所述第一金屬圖案用作排列成多個列的多條內側引線，且其中所述第三金屬圖案用作多條外側引線，所述多條外側引線在所述第二外側引線結合區上暴露出且排列成多個列。
  23. 如申請專利範圍第22項所述的半導體模組，其中所述半導體封裝更包括：多個輸入端子，位於所述半導體晶片與所述封裝基板之間；以及多個輸出端子，位於所述半導體晶片與所述封裝基板之間， 其中所述輸出端子包括沿與所述第三金屬圖案的所述延伸方向交叉的方向排列的多個第一輸出端子、多個第二輸出端子及多個第三輸出端子，所述第一輸出端子至所述第三輸出端子沿所述第三金屬圖案的所述延伸方向彼此間隔開。
  24. 如申請專利範圍第23項所述的半導體模組，其中所述第三金屬圖案包括多個接墊，所述多個接墊電性連接至所述第一輸出端子至所述第三輸出端子且用作所述外側引線。
  25. 如申請專利範圍第22項所述的半導體模組，其中所述第一電性裝置經由所述第一外側引線結合區為所述半導體封裝提供輸入訊號，且所述第二電性裝置自所述半導體封裝經由所述第二外側引線結合區接收輸出訊號。
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