KR20230021204A - 칩 온 필름 패키지 - Google Patents

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KR20230021204A
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이관재
정재민
하정규
한상욱
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삼성전자주식회사
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Abstract

본 발명은 칩 온 필름 패키지에 관한 것으로, 상세하게는, 칩 영역 및 엣지 영역을 포함하는 필름 기판, 상기 칩 영역 상에 제공되고, 상기 필름 기판의 상면 상에 실장된 반도체 칩, 상기 반도체 칩은 그 하면에 인접한 칩 패드를 포함하고, 상기 엣지 영역 상에 제공되고, 상기 필름 기판의 상면 상에 배치된 입력 배선 및 출력 배선, 상기 필름 기판과 상기 반도체 칩 사이에 개재된 연결 단자, 및 상기 반도체 칩과 상기 연결 단자 사이에 배치된 재배선 패턴을 포함할 수 있다.

Description

칩 온 필름 패키지{Chip On Film Package}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 칩 온 필름 패키지에 관한 것이다.
최근 전자 제품의 소형화, 박형화 및 경량화 추세에 대응하기 위하여, 플렉서블(flexible) 필름 기판을 이용한 칩 온 필름(chip on film; COF) 패키지 기술이 제안된 바 있다. 상기 COF 패키지 기술은 반도체 칩이 플립 칩 본딩 방식으로 필름 기판에 직접 실장되고, 짧은 리드 배선에 의해 외부 회로에 접속될 수 있다. 이러한, COF 패키지는 셀룰러 폰 및 피디에이와 같은 휴대용 단말 장치, 랩탑 컴퓨터 또는 디스플레이 장치에 패널에 적용될 수 있다.
본 발명이 해결하고자 하는 과제는 설계 자유도 및 집적도가 향상된 칩 온 필름 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 칩 온 필름 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 칩 온 필름 패키지는, 칩 영역 및 엣지 영역을 포함하는 필름 기판, 상기 칩 영역 상에 제공되고, 상기 필름 기판의 상면 상에 실장된 반도체 칩, 상기 반도체 칩은 그 하면에 인접한 칩 패드를 포함하고, 상기 엣지 영역 상에 제공되고, 상기 필름 기판의 상면 상에 배치된 입력 배선 및 출력 배선, 상기 필름 기판과 상기 반도체 칩 사이에 개재된 연결 단자, 및 상기 반도체 칩과 상기 연결 단자 사이에 배치된 재배선 패턴을 포함할 수 있다.
본 발명의 일 실시예에 따른 칩 온 필름 패키지는, 필름 기판, 상기 필름 기판의 상면 상에 실장된 반도체 칩, 상기 반도체 칩은 그 하면에 인접한 칩 패드를 포함하고, 상기 필름 기판의 상면 상에 배치되고, 상기 반도체 칩과 전기적으로 연결되는 리드선들, 상기 반도체 칩의 하면과 상기 필름 기판 사이에 배치된 재배선 패턴들, 상기 재배선 패턴들은 제1 재배선 패턴 및 제2 재배선 패턴을 포함하고, 상기 필름 기판과 상기 제1 재배선 패턴 사이에 개재된 제1 연결 단자, 및 상기 필름 기판과 상기 제2 재배선 패턴 사이에 개재된 제2 연결 단자를 포함하되, 상기 제1 재배선 패턴의 측벽들은 각각 상기 제1 연결 단자의 대응하는 측벽들과 공면을 이룰 수 있다.
본 발명의 일 실시예에 따른 칩 온 필름 패키지는, 필름 기판, 상기 필름 기판의 상면 상에 실장된 반도체 칩, 상기 반도체 칩은 그 하면에 인접한 칩 패드를 포함하고, 상기 필름 기판의 상면 상에 배치된 입력 배선 및 출력 배선, 상기 입력 배선은 및 상기 출력 배선은 서로 반대 방향으로 연장되고, 상기 필름 기판과 상기 반도체 칩 사이에 개재된 연결 단자, 상기 칩 패드의 하면과 상기 연결 단자 사이에 배치된 재배선 패턴, 상기 필름 기판의 상면 상에 제공되고, 상기 입력 배선 및 상기 출력 배선의 적어도 일부를 덮는 보호층, 및 상기 필름 기판의 상면 상에 제공되고, 상기 필름 기판과 상기 반도체 칩 사이의 갭 영역을 채우는 언더필 막을 포함할 수 있다.
본 발명에 따른 칩 온 필름 패키지는 반도체 칩의 하면 상에 제공된 재배선 패턴을 포함할 수 있다. 재배선 패턴을 포함함에 따라, 리드선들이 상기 칩 영역의 센터 영역 상으로 연장되지 않을 수 있다. 이에 따라, 칩 영역의 센터 영역 상의 칩 패드들에 인접하는, 반도체 칩 내의 트랜지스터들의 전기적 특성이 향상될 수 있다. 또한, 리드선과 언더필 막 사이에 보이드의 발생이 방지될 수 있어, 칩 온 필름 패키지의 신뢰성이 향상될 수 있다. 이에 더하여, 재배선 패턴을 포함함에 따라, 연결 단자들은 지그재그 형태로 배열될 수 있어, 연결 단자들의 피치가 감소할 수 있다. 이에 따라, 반도체 칩 및/또는 칩 온 필름 패키지의 크기가 감소할 수 있고, 집적도가 향상될 수 있다.
본 발명에 따르면, 리드선들과 재배선 패턴들이 접촉하지 않고 이격됨에 따라, 리드선들, 재배선 패턴들, 연결 단자들, 및/또는 칩 패드들의 설계 자유도가 향상될 수 있다. 이와 동시에, 재배선 패턴과 연결 단자가 동일한 단계에서 형성될 수 있으므로, 제조 원가를 낮출 수 있다.
본 발명의 효과는 이상에서 언급한 효과들에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 단면도로, 도 1의 Ⅰ-Ⅰ' 선에 따른 단면에 대응된다.
도 3은 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 단면도로, 도 1의 Ⅱ-Ⅱ' 선에 따른 단면에 대응된다.
도 4는 도 2의 A 부분을 확대한 도면이다.
도 5는 도 3의 B 부분을 확대한 도면이다.
도 6은 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 평면도이다.
도 7은 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 단면도로, 도 6의 Ⅰ-Ⅰ' 선에 따른 단면에 대응된다.
도 8은 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 평면도이다.
도 9는 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 단면도로, 도 8의 Ⅰ-Ⅰ' 선에 따른 단면에 대응된다.
도 10, 도 12, 도 14, 및 도 15는 본 발명의 일 실시예에 따른 칩 온 필름 패키지의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅰ-Ⅰ' 선에 따른 단면에 대응된다.
도 11은 도 10의 A 부분을 확대한 도면이다.
도 13a, 도 13b, 및 도 13c는 본 발명의 일 실시예에 따른 칩 온 필름 패키지의 제조 방법을 설명하기 위한 도면들로, 도 12의 A 부분을 확대한 도면들이다.
도 16은 본 발명의 일 실시예에 따른 패키지 모듈을 설명하기 위한 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 평면도이다. 도 2는 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 단면도로, 도 1의 Ⅰ-Ⅰ' 선에 따른 단면에 대응된다. 도 3은 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 단면도로, 도 1의 Ⅱ-Ⅱ' 선에 따른 단면에 대응된다. 도 4는 도 2의 A 부분을 확대한 도면이다. 도 5는 도 3의 B 부분을 확대한 도면이다.
도 1 내지 도 5를 참조하면, 칩 온 필름 패키지(1)는 필름 기판(100), 반도체 칩(200), 재배선 패턴(210), 리드선(150), 및 연결 단자(250)를 포함할 수 있다.
상기 필름 기판(100)은 플렉서블(flexible)한 연성 기판일 수 있다. 상기 필름 기판(100)은 고분자 물질을 포함할 수 있고, 예를 들어, 폴리이미드(polyimide)를 포함할 수 있다. 상기 필름 기판(100)은 벤딩(bending)이 가능할 수 있다. 상기 필름 기판(100)은 칩 영역(CR) 및 엣지 영역(ER)을 포함할 수 있다. 일 예로, 상기 칩 영역(CR)은 상기 반도체 칩(200)이 실장되는 영역일 수 있고, 상기 엣지 영역(ER)은 상기 칩 영역(CR)을 둘러싸는 영역일 수 있다.
평면적 관점에서, 스프로켓 홀들(sprocket holes)(110)이 상기 필름 기판(100)의 엣지에 배치될 수 있다. 상기 스프로켓 홀들(110)은 제1 방향(D1)을 따라 배열될 수 있다. 상기 제1 방향(D1)은 상기 필름 기판(100)의 상면(100a)과 평행한 방향일 수 있다. 상기 스프로켓 홀들(110)은 상기 필름 기판(100)을 관통할 수 있다. 상기 스프로켓 홀들(110)을 사용하여, 칩 온 필름 패키지(1)가 감아지거나 풀어질 수 있다.
상기 반도체 칩(200)이 상기 필름 기판(100)의 칩 영역(CR) 상에 제공될 수 있다. 상기 반도체 칩(200)은 상기 필름 기판(100)의 상기 상면(100a) 상에 실장될 수 있다. 상기 반도체 칩(200)은 서로 대향하는 상면(200a) 및 하면(200b)을 가질 수 있다. 상기 반도체 칩(200)은 제2 방향(D2)에 평행한 방향으로 연장되는 제1 측벽(S1) 및 제2 측벽(S2)을 가질 수 있다. 상기 제2 방향(D2)은 상기 필름 기판(100)의 상기 상면(100a)에 평행하고, 상기 제1 방향(D1)과 교차하는 방향일 수 있다. 상기 반도체 칩(200)은 상기 반도체 칩(200)의 상기 하면(200b)에 인접한 칩 패드들(202)을 포함할 수 있다. 상기 반도체 칩(200)은 상기 반도체 칩(200)의 상기 하면(200b)에 인접하고, 상기 칩 패드들(202)을 노출시키는 패시베이션막(201)을 포함할 수 있다. 패시베이션막(201)은 절연 물질을 포함할 수 있다. 상기 패시베이션막(201) 예를 들어, 실리콘 산화물 및 실리콘 질화물 중에서 적어도 하나를 포함할 수 있다.
상기 반도체 칩(200)은 예를 들어, 디스플레이 패널을 구동시키는 디스플레이 구동 칩(display driver IC)일 수 있다. 상기 반도체 칩(200)은 일 예로, 타이밍 컨트롤러로부터 전송된 데이터 신호를 이용하여 화상 신호를 생성하고, 디스플레이 패널로 화상 신호를 출력할 수 있다. 다른 예로, 상기 반도체 칩(200)은 디스플레이 구동 칩과 연결되는 타이밍 컨트롤러일 수 있다. 또 다른 예로, 본 발명의 실시예들에 따른 칩 온 필름 패키지(1)가 디스플레이 장치가 아닌 다른 전자 장치에 결합하여 이용되는 경우, 상기 반도체 칩(200)은 해당 전자 장치를 구동하기 위한 반도체 칩일 수 있다.
상기 리드선들(150)이 상기 필름 기판(100)의 상기 엣지 영역(ER) 상에 제공될 수 있다. 상기 리드선들(150)은 상기 필름 기판(100)의 상기 상면(100a) 상에 배치될 수 있다. 상기 리드선들(150)은 입력 배선들(151) 및 출력 배선들(152)을 포함할 수 있다. 상기 입력 배선들(151)은 상기 출력 배선들(152)과 이격될 수 있고, 전기적으로 분리될 수 있다. 상기 입력 배선들(151)은 상기 출력 배선들(152)과 반대 방향으로 연장될 수 있다. 일 예로, 상기 입력 배선들(151)의 일단은 상기 반도체 칩(200)과 전기적으로 연결되고, 상기 입력 배선들(151)의 타단은 상기 제1 방향(D1)의 반대 방향으로 연장될 수 있다. 상기 출력 배선들(152)의 일단은 상기 반도체 칩(200)과 전기적으로 연결되고, 상기 출력 배선들(152)의 타단은 상기 제1 방향(D1)으로 연장될 수 있다. 상기 입력 배선들(151) 및 상기 출력 배선들(152)은 상기 칩 영역(CR) 상으로 연장되어, 상기 반도체 칩(200)과 전기적으로 연결될 수 있다. 상기 입력 배선들(151)은 회로 기판과 전기적으로 연결될 수 있고, 상기 출력 배선들(152)은 표시 소자와 전기적으로 연결될 수 있다. 상기 회로 기판은 일 예로, 인쇄회로기판(PCB) 또는 연성 인쇄회로기판(Flexible Printed Circuit Board; FPCB)일 수 있다. 상기 표시 소자는 일 예로, 디스플레이 패널(display panel)일 수 있다. 상기 입력 배선들(151)은 상기 회로 기판으로부터 전달된 신호 전압 등을 상기 반도체 칩(200)으로 전달할 수 있고, 상기 출력 배선들(152)은 상기 반도체 칩(200)에서 생성된 화상 신호 등을 상기 표시 소자로 전달할 수 있다. 본 명세서에서, 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통해 간접적으로 연결/접속되는 것을 포함할 수 있다. 상기 입력 배선들(151) 및 상기 출력 배선들(152)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리 및 알루미늄 중에서 적어도 하나를 포함할 수 있다. 일부 실시예에서, 상기 입력 배선들(151) 및 상기 출력 배선들(152)은 상기 칩 영역(CR)의 센터 영역 상으로 연장되지 않을 수 있다. 상기 재배선 패턴(210)을 통해, 상기 리드선들(150)과 상기 반도체 칩(200) 내부의 구동 집적 회로들이 전기적으로 연결될 수 있다.
일부 실시예에서, 도시된 바와는 다르게, 상기 리드선들(150)은 상기 필름 기판(100)의 상기 상면(100a) 및 하면(100b) 상에 배치될 수 있다. 이 경우, 칩 온 필름 패키지(1)는 상기 필름 기판(100)을 관통하는 도전성 비아(미도시)를 더 포함할 수 있다.
상기 연결 단자들(250)이 상기 필름 기판(100)과 상기 반도체 칩(200) 사이에 개재될 수 있다. 상기 연결 단자들(250)은 각각 상기 입력 배선들(151) 및 상기 출력 배선들(152) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 연결 단자들(250)을 통해, 상기 반도체 칩(200)은 상기 입출력 배선들(151, 152)과 전기적으로 연결될 수 있다. 상기 연결 단자들(250)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 금, 니켈, 주석, 및 구리 중에서 적어도 하나를 포함할 수 있다. 상기 연결 단자들(250)은 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 평면적 관점에서, 상기 반도체 칩(200)의 상기 제1 측벽(S1) 및 상기 제2 측벽(S2)에 인접한 연결 단자들(250)은 지그재그(zigzag) 형태로 배열될 수 있다.
상기 재배선 패턴(210)이 상기 반도체 칩(200)의 상기 하면(200b) 상에 배치될 수 있다. 상기 재배선 패턴(210)은 상기 반도체 칩(200)과 상기 연결 단자들(250) 사이에 개재될 수 있다. 상기 재배선 패턴(210)은 상기 입력 배선들(151) 및 상기 출력 배선들(152)과 수직적으로 이격될 수 있다. 즉, 상기 재배선 패턴(210)은 상기 입력 배선들(151) 및 상기 출력 배선들(152)과 서로 다른 레벨에 위치할 수 있다. 상기 재배선 패턴(210)은 상기 연결 단자들(250)과 서로 다른 레벨에 위치할 수 있다. 본 명세서에서, 레벨은 상기 기판(100)의 상기 상면(100a)으로부터의 수직적인 높이를 의미할 수 있다. 상기 재배선 패턴(210)의 상면은 상기 칩 패드들(202)의 하면과 공면을 이룰 수 있다. 상기 재배선 패턴(210)의 상면은 상기 칩 패드들(202)의 하면과 직접 접촉할 수 있다. 상기 재배선 패턴(210)은 상기 칩 패드들(202)에 전기적으로 연결될 수 있다. 상기 재배선 패턴(210)을 통해, 상기 반도체 칩(200)과 상기 연결 단자들(250)이 전기적으로 연결될 수 있고, 상기 반도체 칩(200)은 상기 입출력 배선들(151, 152)과 전기적으로 연결될 수 있다. 상기 재배선 패턴(210)을 통해, 상기 칩 영역(CR)의 센터에 인접하게 배치된 상기 연결 단자들(250) 중 일부와 상기 리드선들(150)이 전기적으로 연결될 수 있고, 상기 연결 단자들(250)이 지그재그(zigzag) 형태로 배열될 수 있어, 상기 연결 단자들(250)의 피치가 감소될 수 있다. 상기 재배선 패턴(210)은 상기 입출력 배선들(151, 152)과 직접 접촉하지 않고, 이격될 수 있다. 예를 들어, 평면적 관점에서, 상기 재배선 패턴들의 총 면적은 상기 반도체 칩(200)의 면적의 80% 이하일 수 있다. 상기 재배선 패턴(210)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리를 포함할 수 있다. 일 예로, 상기 재배선 패턴(210)은 상기 리드선(150)과 동일한 물질을 포함할 수 있다. 일부 실시예에서, 상기 재배선 패턴(210)을 덮는 금속층을 더 포함할 수 있다. 상기 금속층은 상기 재배선 패턴(210)을 외부로부터 보호할 수 있다. 상기 금속층은 예를 들어, 금 및 주석 중에서 적어도 하나의 금속 물질을 포함할 수 있다.
도 4 및 도 5에 도시된 바와 같이, 상기 재배선 패턴(210)은 시드 패턴(211) 및 도전 패턴(212)을 포함할 수 있다. 상기 시드 패턴(211)은 상기 도전 패턴(212)과 상기 반도체 칩(200) 사이에 개재될 수 있다. 상기 반도체 칩(200)의 상기 하면(200b)과 접할 수 있다. 상기 도전 패턴(212)은 상기 시드 패턴(211)을 사이에 두고, 상기 반도체 칩(200)과 이격될 수 있다. 상기 시드 패턴(211)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 티타늄, 텅스텐, 및 구리 중에서 적어도 하나를 포함할 수 있다. 상기 도전 패턴(212)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리를 포함할 수 있다.
도 4 및 도 5에 도시된 바와 같이, 상기 재배선 패턴(210)은 제1 재배선 패턴(215) 및 제2 재배선 패턴(216)을 포함할 수 있다. 상기 연결 단자들(250)은 제1 연결 단자(251) 및 제2 연결 단자(252)를 포함할 수 있다. 상기 제1 연결 단자(251)는 상기 필름 기판(100)과 상기 제1 재배선 패턴(215) 사이에 개재될 수 있다. 상기 제2 연결 단자(252)는 상기 필름 기판(100)과 상기 제2 재배선 패턴(216) 사이에 개재될 수 있다.
상기 제1 재배선 패턴(215)은 상기 제1 연결 단자(251)와 수직적으로 중첩될 수 있다. 상기 제1 재배선 패턴(215)은 상기 제1 연결 단자(251)의 상면을 덮을 수 있다. 상기 제1 재배선 패턴(215)의 폭(W1)은 상기 제1 연결 단자(251)의 폭(W2)과 실질적으로 동일할 수 있다. 본 명세서에서, 폭은 상기 필름 기판(100)의 상기 상면(100a)에 평행한 방향으로의 거리를 의미할 수 있고, 일 예로, 상기 제1 방향(D1)으로의 거리를 의미할 수 있다. 평면적 관점에서, 상기 제1 재배선 패턴(215)의 넓이는 상기 제1 연결 단자(251)의 넓이와 실질적으로 동일할 수 있다. 일 예로, 상기 제1 재배선 패턴(215)의 측벽들은 각각 상기 제1 연결 단자(251)의 대응하는 측벽들과 공면을 이룰 수 있다. 상기 제1 재배선 패턴(215)의 높이(H1)는 상기 제1 재배선 패턴(215) 및 상기 제1 연결 단자(251)의 총 높이(H2)의 20% 내지 80%일 수 있다. 본 명세서에서 높이는 상기 필름 기판(100)의 상기 상면(100a)에 수직한 방향으로의 거리를 의미할 수 있다.
상기 제2 재배선 패턴(216)의 일부는 상기 제2 연결 단자(252)와 수직적으로 중첩될 수 있다. 상기 제2 재배선 패턴(216)은 상기 제2 연결 단자(252)의 상면을 덮을 수 있다. 상기 제2 재배선 패턴(216)의 폭(W3)은 상기 제2 연결 단자(252)의 폭(W4)보다 더 클 수 있다. 평면적 관점에서, 상기 제2 재배선 패턴(216)의 넓이는 상기 제2 연결 단자(252)의 넓이보다 더 클 수 있다. 상기 제2 연결 단자(252)에 의해, 상기 제2 재배선 패턴(216)의 일부가 노출될 수 있다. 일부 실시예에서, 상기 제2 재배선 패턴(216)의 측벽들 중 일부만 상기 제2 연결 단자(252)의 대응하는 측벽과 공면을 이룰 수 있다. 상기 제2 재배선 패턴(216)의 높이(H3)는 상기 제2 재배선 패턴(216) 및 상기 제2 연결 단자(252)의 총 높이(H4)의 20% 내지 80%일 수 있다.
보호층(310)이 상기 필름 기판(100)의 상기 상면(100a) 상에 제공될 수 있다. 상기 보호층(310)은 상기 입력 배선들(151) 및 상기 출력 배선들(152) 상에 배치될 수 있다. 상기 보호층(310)은 상기 입력 배선들(151) 및 상기 출력 배선들(152)의 적어도 일부를 덮을 수 있다. 상기 보호층(310)은 절연 물질을 포함할 수 있고, 예를 들어, 솔더 레지스트(solder resist) 물질을 포함할 수 있다. 상기 보호층(310)은 상기 입력 배선들(151) 및 상기 출력 배선들(152)을 보호할 수 있다. 일 예로, 상기 보호층(310)은 열처리 과정에서 일어날 수 있는 상기 입력 배선들(151) 및 상기 출력 배선들(152)의 산화 또는 단락을 방지할 수 있다.
언더필 막(320)이 상기 필름 기판(100)의 상기 상면(100a) 상에 제공될 수 있다. 상기 언더필 막(320)은 상기 필름 기판(100) 및 상기 반도체 칩(200) 사이의 갭 영역을 채울 수 있다. 상기 언더필 막(320)은 상기 반도체 칩(200)의 측벽의 일부를 덮을 수 있고, 상기 보호층(310)의 일부를 덮을 수 있다. 상기 언더필 막(320)은 상기 재배선 패턴들(210) 및 상기 연결 단자들(250)을 밀봉할 수 있다. 상기 언더필 막(320)은 상기 재배선 패턴들(210) 및 상기 연결 단자들(250)을 외부로부터 보호할 수 있고, 상기 연결 단자들(250) 간의 접촉을 방지할 수 있다. 상기 언더필 막(320)은 절연성 폴리머를 포함할 수 있고, 예를 들어, 에폭시계 폴리머를 포함할 수 있다.
일반적으로, 칩 온 필름 패키지의 성능 향상을 위해, 리드선들의 개수가 증가하고 있다. 이에 따라, 다수의 리드선들을 덮는 언더필 내에 보이드(Void)가 발생하는 문제가 있다. 이에 더하여, 칩 영역의 센터 영역 상에 배치된 리드선들이 칩 패드들과 연결되는 경우, 이들을 연결하기 위한 압력이 가해짐에 따라, 그 칩 패드들에 인접하게 제공된 반도체 칩 내의 트랜지스터들은 전기적 특성이 저하될 수 있다.
본 발명에 따르면, 칩 온 필름 패키지는 상기 반도체 칩(200)의 상기 하면(200b) 상에 제공된 상기 재배선 패턴(210)을 포함할 수 있다. 상기 재배선 패턴(210)을 포함함에 따라, 상기 리드선들(150)이 상기 칩 영역(CR)의 센터 영역 상으로 연장되지 않을 수 있다. 이에 따라, 상기 칩 영역(CR)의 센터 영역 상의 칩 패드들(202)에 인접하는, 상기 반도체 칩(200) 내의 트랜지스터들의 전기적 특성이 향상될 수 있다. 또한, 상기 리드선(150)과 상기 언더필 막(320) 사이에 보이드(Void)의 발생이 방지될 수 있어, 칩 온 필름 패키지의 신뢰성이 향상될 수 있다. 이에 더하여, 상기 재배선 패턴(210)을 포함함에 따라, 상기 연결 단자들(250)은 지그재그 형태로 배열될 수 있어, 상기 연결 단자들(250)의 피치가 감소할 수 있다. 이에 따라, 반도체 칩 및/또는 칩 온 필름 패키지의 크기가 감소할 수 있고, 집적도가 향상될 수 있다.
도 6은 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 평면도이다. 도 7은 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 단면도로, 도 6의 Ⅰ-Ⅰ' 선에 따른 단면에 대응된다. 설명의 간소화를 위해, 도 1 내지 도 5를 참조하여 설명한 칩 온 필름 패키지와 중복되는 설명은 생략된다.
도 6 및 도 7을 참조하면, 칩 온 필름 패키지(2)는 필름 기판(100), 반도체 칩(200), 재배선 패턴(210), 리드선(150), 및 연결 단자(250)를 포함할 수 있다.
상기 리드선(150)은 입력 배선들(151) 및 출력 배선들(152)에 더하여, 상기 칩 영역(CR)의 센터 영역 상으로 연장되는 추가 입력 배선(153)을 더 포함할 수 있다. 상기 추가 입력 배선(153)은 상기 칩 영역(CR)의 내부로 연장되어, 상기 칩 영역(CR)의 내부에 배치된 상기 재배선 패턴(210)과 연결될 수 있다. 평면적 관점에서, 상기 추가 입력 배선(153)은 상기 재배선 패턴(210)과 교차할 수 있다. 상기 추가 입력 배선(153)은 상기 제1 방향(D1)의 반대 방향으로 연장될 수 있다. 상기 추가 입력 배선(153)은 일 예로, 전원을 인가하는 배선일 수 있다. 예를 들어, 상기 추가 입력 배선(153)은 상기 연결 단자(250) 및 상기 재배선 패턴(210)을 통해 상기 반도체 칩(200)에 전기적으로 연결될 수 있다. 상기 추가 입력 배선(153)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리 및 알루미늄 중에서 적어도 하나를 포함할 수 있다.
본 발명에 따르면, 상기 리드선들(150)과 상기 재배선 패턴들(210)이 접촉하지 않고 이격됨에 따라, 상기 리드선들(150), 상기 재배선 패턴들(210), 상기 연결 단자들(250), 및/또는 상기 칩 패드들(202)의 설계 자유도가 향상될 수 있다.
도 8은 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 평면도이다. 도 9는 본 발명의 일 실시예에 따른 칩 온 필름 패키지를 설명하기 위한 단면도로, 도 8의 Ⅰ-Ⅰ' 선에 따른 단면에 대응된다. 설명의 간소화를 위해, 도 1 내지 도 5를 참조하여 설명한 칩 온 필름 패키지와 중복되는 설명은 생략된다.
도 8 및 도 9를 참조하면, 상기 리드선(150)이 상기 필름 기판(100)의 상기 칩 영역(CR)의 센터 영역 상으로 연장되지 않을 수 있다. 상기 재배선 패턴(210)을 통해, 상기 리드선들(150)과 상기 반도체 칩(200) 내부의 구동 집적 회로들이 전기적으로 연결될 수 있다.
평면적 관점에서, 상기 연결 단자들(250)은 인-라인(in-line) 형태로 배열될 수 있다. 보다 상세하게, 상기 반도체 칩(200)의 제1 측벽(S1)에 인접하게 배치된 연결 단자들(250)은 제2 방향(D2)을 따라 정렬될 수 있고, 상기 반도체 칩(200)의 제2 측벽(S2)에 인접하게 배치된 연결 단자들(250)은 제2 방향(D2)을 따라 정렬될 수 있다. 즉, 평면적 관점에서, 상기 반도체 칩(200)의 제1 측벽(S1)에 인접하게 배치된 연결 단자들(250)은 상기 반도체 칩(200)의 제1 측벽(S1)으로부터 동일한 거리로 이격될 수 있다. 평면적 관점에서, 상기 반도체 칩(200)의 제2 측벽(S2)에 인접하게 배치된 연결 단자들(250)은 상기 반도체 칩(200)의 제2 측벽(S2)으로부터 동일한 거리로 이격될 수 있다.
도 10, 도 12, 도 14, 및 도 15는 본 발명의 일 실시예에 따른 칩 온 필름 패키지의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅰ-Ⅰ' 선에 따른 단면에 대응된다. 도 11은 도 10의 A 부분을 확대한 도면이다. 도 13a, 도 13b, 및 도 13c는 본 발명의 일 실시예에 따른 칩 온 필름 패키지의 제조 방법을 설명하기 위한 도면들로, 도 12의 A 부분을 확대한 도면들이다. 설명의 간소화를 위해, 도 1 내지 도 5를 참조하여 설명한 칩 온 필름 패키지와 중복되는 설명은 생략된다.
도 10 및 도 11을 참조하면, 반도체 칩(200)이 제공될 수 있다. 상기 반도체 칩(200)의 상면(200a)이 위를 향하도록 반도체 칩(200)이 준비될 수 있다. 설명의 통일성을 위해 상면, 하면, 상부, 및 하부는 도 1 내지 도 5를 기준으로 기술한다. 상기 반도체 칩(200)은 상기 반도체 칩(200)의 하면(200b)에 인접한 칩 패드들(202)을 포함할 수 있다. 상기 반도체 칩(200)은 상기 반도체 칩(200)의 상기 하면(200b)에 인접하고, 상기 칩 패드들(202)을 노출시키는 패시베이션막(201)을 포함할 수 있다. 상기 패시베이션막(201) 예를 들어, 실리콘 산화물 및 실리콘 질화물 중에서 적어도 하나를 포함할 수 있다. 상기 반도체 칩(200)은 칩 레벨로 도시되어 있으나, 이에 한정되는 것은 아니고, 상기 반도체 칩(200)은 웨이퍼 레벨로 제공될 수 있다.
도 12 및 도 13a를 참조하면, 상기 반도체 칩(200)의 상기 하면(200b) 상에 시드막(211L)이 형성될 수 있다. 상기 시드막(211L)은 상기 반도체 칩(200)의 상기 하면(200b)을 덮을 수 있다. 예를 들어, 상기 시드막(211L)은 물리기상증착(Physical Vapor Deposition, PVD), 화학기상증착(Chemical Vapor Deposition, CVD), 원자층증착(Atomic Layer Deposition, ALD), 또는 스퍼터링(sputtering) 공정에 의해 수행될 수 있다. 상기 시드막(SL1)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 티타늄, 텅스텐, 및 구리 중에서 적어도 하나를 포함할 수 있다.
상기 시드막(211L) 상에 포토레지스트 패턴(PR)이 형성될 수 있다. 상기 포토레지스트 패턴(PR)은 재배선 패턴(210)이 형성될 영역을 정의할 수 있다. 도전 패턴(212)이 상기 포토레지스트 패턴(PR)에 의해 노출된 상기 시드막(211L) 상에 형성될 수 있다. 예를 들어, 상기 도전 패턴(212)을 형성하는 것은, 상기 시드막(211L)을 전극으로 이용한 전기 도금(electroplating) 공정에 의해 수행될 수 있다. 상기 도전 패턴(212)은 예를 들어, 구리를 포함할 수 있다.
도 12 및 도 13b를 참조하면, 연결 단자(250)가 상기 도전 패턴(212) 상에 형성될 수 있다. 상기 연결 단자(250)는 솔더, 필라, 및 범프 중에서 적어도 하나의 형태로 형성될 수 있다. 상기 연결 단자(250)는 도전성 금속 물질을 포함할 수 있고, 예를 들어, 금, 니켈, 주석, 및 구리 중에서 적어도 하나를 포함할 수 있다.
도 12 및 도 13c를 참조하면, 상기 포토레지스트 패턴(PR)이 제거되어, 상기 시드막(211L)의 일부, 상기 도전 패턴(212)의 측벽들, 및 상기 연결 단자(250)가 노출될 수 있다. 예를 들어, 상기 포토레지스트 패턴(PR)은 스트립(strip) 공정에 의해 제거될 수 있다.
상기 포토레지스트 패턴(PR)이 제거됨에 따라, 노출된 상기 시드막(211L)의 일부가 제거되어, 시드 패턴(211)이 형성될 수 있다. 상기 시드 패턴(211)은 상기 도전 패턴(212)과 상기 반도체 칩(200)의 상기 하면(200b) 사이에 형성될 수 있다. 상기 시드 패턴(211)에 의해, 상기 패시베이션막(201)의 일부가 노출될 수 있다. 예를 들어, 상기 시드 패턴(211)을 형성하는 것은, 식각 공정에 의해 수행될 수 있다.
도 14를 참조하면, 필름 기판(100)이 제공될 수 있다. 상기 필름 기판(100)은 폴리이미드(polyimide)를 포함하는 플렉서블(flexible)한 연성 기판일 수 있다. 상기 필름 기판(100)은 칩 영역(CR) 및 엣지 영역(ER)을 포함할 수 있다. 일 예로, 상기 칩 영역(CR)은 상기 반도체 칩(200)이 실장되는 영역일 수 있고, 상기 엣지 영역(ER)은 상기 칩 영역(CR)을 둘러싸는 영역일 수 있다.
리드선들(150)이 상기 필름 기판(100)의 상기 엣지 영역(ER) 상에 형성될 수 있다. 상기 리드선들(150)은 상기 필름 기판(100)의 상기 상면(100a) 상에 형성될 수 있다. 상기 리드선들(150)은 입력 배선들(151) 및 출력 배선들(152)을 포함할 수 있다. 상기 입력 배선들(151)은 상기 출력 배선들(152)과 반대 방향으로 연장될 수 있다.
보호층(310)이 상기 필름 기판(100)의 상기 상면(100a) 상에 형성될 수 있다. 상기 보호층(310)은 상기 입력 배선들(151) 및 상기 출력 배선들(152) 상에 형성될 수 있다. 상기 보호층(310)은 상기 입력 배선들(151) 및 상기 출력 배선들(152)의 적어도 일부를 덮을 수 있다. 예를 들어, 상기 보호층(310)을 형성하는 것은 스크린 프린팅 또는 스프레이 코팅 공정에 의해 수행될 수 있다. 상기 보호층(310)은 절연 물질을 포함할 수 있고, 예를 들어, 솔더 레지스트(solder resist) 물질을 포함할 수 있다.
도 15를 참조하면, 상기 필름 기판(100)의 상기 상면(100a) 상에 상기 반도체 칩(200)이 실장될 수 있다. 상기 반도체 칩(200)은 상기 필름 기판(100)의 상기 칩 영역(CR) 상에 배치될 수 있다. 상기 반도체 칩(200)을 실장하는 것은, 상기 연결 단자들(250)과 대응하는 상기 입력 배선들(151) 및 상기 출력 배선들(152)을 전기적으로 연결시키는 것을 포함할 수 있다.
다시 도 2를 참조하면, 언더필 막(320)이 상기 필름 기판(100)의 상기 상면(100a) 상에 형성될 수 있다. 상기 언더필 막(320)은 상기 필름 기판(100) 및 상기 반도체 칩(200) 사이의 갭 영역을 채울 수 있다. 상기 언더필 막(320)은 상기 반도체 칩(200)의 측벽의 일부를 덮을 수 있고, 상기 보호층(310)의 일부를 덮을 수 있다. 상기 언더필 막(320)은 상기 재배선 패턴들(210) 및 상기 연결 단자들(250)을 밀봉할 수 있다. 예를 들어, 상기 언더필 막(320)을 형성하는 것은 모세관 언더필(capillary under-fill) 공정에 의해 수행될 수 있다. 상기 언더필 막(320)은 절연성 폴리머를 포함할 수 있고, 예를 들어, 에폭시계 폴리머를 포함할 수 있다.
본 발명에 따르면, 상기 재배선 패턴(210)과 상기 연결 단자(250)가 동일한 단계에서 형성될 수 있다. 따라서, 상기 재배선 패턴(210)을 포함함에 따라, 배선 설계 자유도를 확보할 수 있는 동시에 제조 원가를 낮출 수 있다.
도 16은 본 발명의 일 실시예에 따른 패키지 모듈을 설명하기 위한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 16을 참조하면, 패키지 모듈(5)은 칩 온 필름 패키지(10), 회로 기판(20), 및 표시 소자(30)를 포함할 수 있다. 본 발명에 따른 패키지 모듈(1)은 표시 장치 어셈블리일 수 있다. 상기 칩 온 필름 패키지(10)는 필름 기판(100), 반도체 칩(200), 재배선 패턴(210), 리드선(150), 연결 단자(250), 보호층(310), 및 언더필 막(320)을 포함할 수 있다. 상기 칩 온 필름 패키지(10)는 도 1 내지 도 5를 참조하여 설명한 칩 온 필름 패키지(1)와 실질적으로 동일할 수 있다. 다른 예로, 상기 칩 온 필름 패키지(10)는 도 6 및 도 7을 참조하여 설명한 칩 온 필름 패키지(2)와 실질적으로 동일할 수 있다. 또 다른 예로, 상기 칩 온 필름 패키지(10)는 도 8 및 도 9를 참조하여 설명한 칩 온 필름 패키지(3)와 실질적으로 동일할 수 있다.
상기 필름 기판(100)은 플렉서블하여 휘어질 수 있다. 예를 들어, 상기 필름 기판(100)이 휘어져, 상기 필름 기판(100)의 상기 제1 면(100a)의 일부는 상기 제1 면(100a)의 다른 일부와 마주볼 수 있다.
상기 회로 기판(20)은 상기 필름 기판(100)의 상기 제1 면(100a) 상에 배치될 수 있다. 회로 기판(20)은 필름 기판(100)의 일측에 인접할 수 있다. 상기 회로 기판(20)은 예를 들어, 인쇄회로기판(PCB) 또는 연성 인쇄회로기판(Flexible Printed Circuit Board; FPCB)일 수 있다. 입력 연결부(25)가 입력 배선들(151)과 상기 회로 기판(20) 사이에 개재되어, 상기 입력 배선들(151)과 상기 회로 기판(20)을 전기적으로 연결시킬 수 있다. 상기 회로 기판(20)은 상기 입력 배선들(151)을 통해 상기 반도체 칩(200)과 전기적으로 연결될 수 있다. 예를 들어, 상기 입력 연결부(25)는 이방성 도전 필름(ACF)을 포함할 수 있다.
상기 표시 소자(30)는 상기 필름 기판(100)의 상기 제1 면(100a) 상에 배치될 수 있다. 상기 표시 소자(30)는 상기 필름 기판(100)의 타측에 인접할 수 있다. 상기 표시 소자(30)는 적층된 표시 기판(31) 및 표시 패널(32)을 포함할 수 있다. 출력 연결부(35)가 출력 배선들(152)과 상기 표시 기판(31) 사이에 개재되어, 상기 출력 배선들(152)과 상기 표시 기판(31)을 전기적으로 연결시킬 수 있다. 상기 표시 기판(31)은 상기 출력 배선들(152)을 통해 상기 반도체 칩(200)과 전기적으로 연결될 수 있다. 예를 들어, 상기 출력 연결부(35)는 이방성 도전 필름(ACF)을 포함할 수 있다.
상기 반도체 칩(200)은 상기 입력 배선들(151)을 통해 상기 회로 기판(20)으로부터 신호를 공급받을 수 있다. 상기 반도체 칩(200)은 구동 집적 회로들(예를 들어, 게이트 구동 집적 회로 및/또는 데이터 구동 집적 회로)을 포함하며, 구동 신호(예를 들어, 게이트 구동신호 및/또는 데이터 구동신호)를 발생시킬 수 있다. 상기 반도체 칩(200)에서 발생한 상기 구동 신호는 상기 출력 배선들(152)을 통해 상기 표시 기판(31)의 게이트 라인 및/또는 데이터 라인에 공급될 수 있다. 이에 따라, 상기 표시 패널(32)이 구동할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 칩 영역 및 엣지 영역을 포함하는 필름 기판;
    상기 칩 영역 상에 제공되고, 상기 필름 기판의 상면 상에 실장된 반도체 칩, 상기 반도체 칩은 그 하면에 인접한 칩 패드를 포함하고;
    상기 엣지 영역 상에 제공되고, 상기 필름 기판의 상면 상에 배치된 입력 배선 및 출력 배선;
    상기 필름 기판과 상기 반도체 칩 사이에 개재된 연결 단자; 및
    상기 반도체 칩과 상기 연결 단자 사이에 배치된 재배선 패턴을 포함하는 칩 온 필름 패키지.
  2. 제1 항에 있어서,
    상기 재배선 패턴 및 상기 연결 단자는 각각 복수 개로 제공되고,
    상기 재배선 패턴들은 제1 재배선 패턴 및 제2 재배선 패턴을 포함하고,
    상기 연결 단자들은 상기 필름 기판과 상기 제1 재배선 패턴 사이에 개재된 제1 연결 단자, 및 상기 필름 기판과 상기 제2 재배선 패턴 사이에 개재된 제2 연결 단자를 포함하되,
    상기 제1 재배선 패턴은 상기 제1 연결 단자와 수직적으로 중첩되고,
    상기 제2 재배선 패턴의 일부는 상기 제2 연결 단자와 수직적으로 중첩되는 칩 온 필름 패키지.
  3. 제2 항에 있어서,
    상기 제1 재배선 패턴의 폭은 상기 제1 연결 단자의 폭과 동일하고,
    상기 제2 재배선 패턴의 폭은 상기 제2 연결 단자의 폭보다 큰 칩 온 필름 패키지.
  4. 제1 항에 있어서,
    상기 재배선 패턴은 상기 입력 배선과 수직적으로 이격되고,
    상기 재배선 패턴의 상면은 상기 칩 패드의 하면과 공면을 이루는 칩 온 필름 패키지.
  5. 제1 항에 있어서,
    상기 입력 배선 및 상기 출력 배선은 상기 칩 영역의 센터 영역 상으로 연장되지 않는 칩 온 필름 패키지.
  6. 제1 항에 있어서,
    상기 칩 영역의 센터 영역 상에 제공된 추가 입력 배선을 더 포함하되,
    평면적 관점에서, 상기 추가 입력 배선은 상기 재배선 패턴과 교차하는 칩 온 필름 패키지.
  7. 제1 항에 있어서,
    상기 연결 단자는 복수 개로 제공되고,
    상기 연결 단자들은 지그재그(zigzag) 형태로 배열되는 칩 온 필름 패키지.
  8. 제1 항에 있어서,
    상기 재배선 패턴의 높이는 상기 재배선 패턴 및 상기 연결 단자의 총 높이의 20% 내지 80%인 칩 온 필름 패키지.
  9. 필름 기판;
    상기 필름 기판의 상면 상에 실장된 반도체 칩, 상기 반도체 칩은 그 하면에 인접한 칩 패드를 포함하고;
    상기 필름 기판의 상면 상에 배치되고, 상기 반도체 칩과 전기적으로 연결되는 리드선들;
    상기 반도체 칩의 하면과 상기 필름 기판 사이에 배치된 재배선 패턴들, 상기 재배선 패턴들은 제1 재배선 패턴 및 제2 재배선 패턴을 포함하고;
    상기 필름 기판과 상기 제1 재배선 패턴 사이에 개재된 제1 연결 단자; 및
    상기 필름 기판과 상기 제2 재배선 패턴 사이에 개재된 제2 연결 단자를 포함하되,
    상기 제1 재배선 패턴의 측벽들은 각각 상기 제1 연결 단자의 대응하는 측벽들과 공면을 이루는 칩 온 필름 패키지.
  10. 필름 기판;
    상기 필름 기판의 상면 상에 실장된 반도체 칩, 상기 반도체 칩은 그 하면에 인접한 칩 패드를 포함하고;
    상기 필름 기판의 상면 상에 배치된 입력 배선 및 출력 배선, 상기 입력 배선은 및 상기 출력 배선은 서로 반대 방향으로 연장되고;
    상기 필름 기판과 상기 반도체 칩 사이에 개재된 연결 단자;
    상기 칩 패드의 하면과 상기 연결 단자 사이에 배치된 재배선 패턴;
    상기 필름 기판의 상면 상에 제공되고, 상기 입력 배선 및 상기 출력 배선의 적어도 일부를 덮는 보호층; 및
    상기 필름 기판의 상면 상에 제공되고, 상기 필름 기판과 상기 반도체 칩 사이의 갭 영역을 채우는 언더필 막을 포함하는 칩 온 필름 패키지.
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