KR102420125B1 - 반도체 패키지 및 이의 제조방법 - Google Patents

반도체 패키지 및 이의 제조방법 Download PDF

Info

Publication number
KR102420125B1
KR102420125B1 KR1020150176044A KR20150176044A KR102420125B1 KR 102420125 B1 KR102420125 B1 KR 102420125B1 KR 1020150176044 A KR1020150176044 A KR 1020150176044A KR 20150176044 A KR20150176044 A KR 20150176044A KR 102420125 B1 KR102420125 B1 KR 102420125B1
Authority
KR
South Korea
Prior art keywords
package
semiconductor chip
substrate
molding
molding layer
Prior art date
Application number
KR1020150176044A
Other languages
English (en)
Other versions
KR20170069344A (ko
Inventor
유승관
권용환
최윤석
조차제
조태제
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150176044A priority Critical patent/KR102420125B1/ko
Priority to US15/357,741 priority patent/US10186500B2/en
Priority to CN201611043189.8A priority patent/CN106876284B/zh
Publication of KR20170069344A publication Critical patent/KR20170069344A/ko
Priority to US16/232,159 priority patent/US10734367B2/en
Application granted granted Critical
Publication of KR102420125B1 publication Critical patent/KR102420125B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3164—Partial encapsulation or coating the coating being a foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1064—Electrical connections provided on a side surface of one or more of the containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 패키지 및 이의 제조 방법을 제공한다. 실시예에 따르면, 반도체 패키지의 제조방법은 제1 패키지를 제공하는 것; 상기 제1 패키지 상에 제2 패키지를 제공하는 것; 상기 제1 및 상기 제2 패키지 상에 재배선 패턴을 형성하는 것; 및 상기 재배선 패턴 상에 제3 패키지을 제공하는 것을 포함할 수 있다. 재배선 패턴은 제2 패키지의 상기 상면 및 상기 측면을 따라 제공될 수 있다. 제2 및 제3 패키지들은 재배선 패턴을 통해 제1 패키지와 전기적으로 연결될 수 있다.

Description

반도체 패키지 및 이의 제조방법{Semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 복수의 반도칩들을 포함하는 반도체 패키지 및 반도체 모듈에 관한 것이다.
도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 하나의 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지 및 그 제조방법을 제공하는 데에 있다.
본 발명은 반도체 패키지 및 이의 제조방법에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지의 제조 방법은 기판, 제1 반도체칩, 및 제1 몰딩막을 포함하는 제1 패키지를 제공하는 것; 제2 반도체칩 및 상기 제2 반도체칩 상의 제2 몰딩막을 포함하는 제2 패키지를 제공하되, 상기 제2 패키지는 하면, 상기 하면과 평행하고, 상기 하면보다 더 좁은 너비를 갖는 상면, 및 상기 하면과 상기 상면을 이으며, 상기 하면에 대해 경사진 측면을 가지고, 상기 제2 반도체칩은 그 상면 상에 상기 제2 몰딩막에 의해 노출된 칩 패드를 갖는 것; 상기 제2 패키지의 상기 하면이 상기 제1 패키지를 향하도록, 상기 제2 패키지를 상기 제1 패키지 상에 배치하는 것; 상기 제2 패키지의 상기 상면 및 상기 측면을 따라 제공되며, 상기 제2 반도체칩의 상기 칩 패드와 접속하는 재배선 패턴을 형성하는 것; 및 상기 재배선 패턴 상에 상기 재배선 패턴과 접속하는 제3 반도체칩을 제공하는 것을 포함할 수 있다.
실시예에 따르면, 상기 제1 패키지는 상기 제1 몰딩막을 관통하며, 상기 기판과 접속하는 연결부를 더 포함하고, 상기 재배선 패턴은 상기 연결부와 접속할 수 있다.
실시예에 따르면, 상기 제2 패키지는 상기 연결부의 상면을 노출시키며 상기 제1 패키지 상에 배치될 수 있다.
실시예에 따르면, 상기 제1 패키지 상의 상기 제2 패키지는 상기 제1 몰딩막의 상면의 적어도 일부를 노출시키며, 상기 재배선 패턴은 상기 제1 몰딩막의 노출된 상기 상면을 따라 연장될 수 있다.
실시예에 따르면, 상기 제2 패키지의 상기 측면 상의 상기 재배선 패턴은 상기 기판의 상부면에 대하여 경사진 방향으로 연장될 수 있다.
실시예에 따르면, 상기 제2 패키지를 상기 제1 패키지 상에 제공하는 것은: 상기 제1 몰딩막 및 상기 제2 몰딩막 사이에 접착 필름을 형성하는 것을 더 포함할 수 있다.
실시예에 따르면, 상기 제1 패키지를 제공하는 것은: 상기 제1 반도체칩을 캐리어 기판 상에 배치하되, 상기 제1 반도체칩은 상기 그 하면 상에 패드를 갖는 것; 상기 캐리어 기판 상에 상기 제1 반도체칩을 덮는 상기 제1 몰딩막을 형성하는 것; 상기 캐리어 기판을 제거하여, 상기 제1 반도체칩의 상기 패드를 노출시키는 것; 및 상기 제1 반도체칩의 상기 하면 및 상기 제1 몰딩막의 하면 상에 상기 기판을 형성하는 것을 포함하고, 상기 기판은 적층된 제1 절연층, 도전 패턴, 및 제2 절연층을 포함할 수 있다.
실시예에 따르면, 상기 재배선 패턴 상에 상기 제3 반도체칩을 덮은 제3 몰딩막을 더 형성하는 것을 포함할 수 있다.
실시예에 따르면, 상기 제2 몰딩막은 상기 제2 반도체칩의 하면 및 측벽을 덮되, 상기 상면을 노출시킬 수 있다.
실시예에 따르면, 상기 제2 패키지를 상기 제1 패키지 상에 배치하는 것은: 상기 제2 패키지의 상기 하면이 상기 기판의 상부면에 평행한 방향과 나란하게 상기 제2 패키지를 배치하는 것을 포함할 수 있다.
본 발명에 따른 반도체 패키지 제조방법은 하부 패키지를 제공하되, 상기 하부 패키지는: 기판; 상기 기판 상에 실장된 제1 반도체칩; 상기 기판 상에서 상기 제1 반도체칩을 덮는 제1 몰딩막; 상기 기판 상에서 상기 제1 몰딩막 내에 제공되는 연결부; 상기 제1 몰딩막 상에 제공되고, 상기 제1 몰딩막보다 더 좁은 너비를 갖는 하면, 상기 하면보다 더 좁은 너비를 갖는 상면, 및 상기 상면과 상기 하면을 이으며, 상기 기판의 상부면에 대해 경사진 방향으로 연장되는 측면을 가지는 제2 몰딩막; 및 상기 제2 몰딩막 상에 내에 제공되고, 그 상면 상에 칩 패드를 갖는 제2 반도체칩을 포함하고; 상기 하부 패키지 상에 상기 연결부 및 상기 칩 패드와 접속하는 재배선 패턴을 형성하는 것; 및 상기 재배선 패턴 상에 제3 반도체칩을 배치하는 것을 포함할 수 있다
실시예에 따르면, 상기 제2 몰딩막은 상기 칩 패드를 노출시킬 수 있다.
실시예에 따르면, 상기 제1 몰딩막 및 상기 제2 몰딩막은 상기 연결부의 상면을 노출시킬 수 있다.
실시예에 따르면, 상기 제2 몰딩막은 상기 제1 몰딩막의 상면의 적어도 일부를 노출시키고, 상기 재배선 패턴은 상기 제2 몰딩막의 상기 상면, 상기 제2 몰딩막의 상기 측면, 및 상기 제2 몰딩막에 의해 노출된 상기 제1 몰딩막의 상기 상면을 따라 연장될 수 있다.
실시예에 따르면, 상기 제1 몰딩막 및 상기 제2 몰딩막 사이에 접착 필름이 개재될 수 있다.
실시예에 따르면, 상기 재배선 패턴을 형성하는 것은: 상기 제1 몰딩막 및 상기 제2 몰딩막 상에 제1 절연 패턴을 형성하되, 상기 제1 절연 패턴은 상기 칩 패드를 노출시키는 제1 개구부 및 상기 연결부를 노출시키는 제2 개구부를 갖는 것; 상기 제1 절연 패턴 상에 제공되며, 상기 제1 개구부 및 제2 개구부 내로 연장되는 도전 패턴을 형성하는 것; 및 상기 도전 패턴 상에 제2 절연 패턴을 형성하는 것을 포함할 수 있다.
실시예에 따르면, 상기 제2 몰딩막의 상기 측면 상의 상기 재배선 패턴은 상기 기판의 상기 상부면에 대하여 경사진 방향으로 연장될 수 있다.
실시예에 따르면, 상기 제3 반도체칩은 그 하면 상에 패드를 가지고, 상기 재배선 패턴은 상기 제3 반도체칩의 상기 패드와 접속할 수 있다.
본 발명에 따른 반도체 패키지는 기판, 상기 기판 상에 실장된 제1 반도체칩, 상기 기판 상에서 상기 제1 반도체칩을 덮는 제1 몰딩막, 및 상기 기판 상에서 상기 제1 몰딩막 내에 제공되는 연결부를 포함하는 제1 패키지; 상기 제1 몰딩막 상에 제공되며, 그 상면 상에 칩 패드를 갖는 제2 반도체칩 및 상기 제2 반도체칩의 하면 및 측벽을 덮는 제2 몰딩막을 포함하는 제2 패키지, 상기 제2 몰딩막은 상기 제1 패키지보다 더 좁은 너비를 갖는 하면, 상기 하면보다 더 좁은 너비를 갖는 상면, 및 상기 상면과 하면을 이으며, 상기 기판의 상부면에 대하여 경사진 방향과 나란한 측면을 갖는 것; 상기 제1 몰딩막의 상면, 상기 제2 몰딩막의 상기 측면, 및 상기 제2 몰딩막의 상기 상면을 따라 제공되며, 상기 연결부 및 상기 칩 패드와 접속하는 재배선 패턴; 및 상기 재배선 패턴 상에 제공되는 제3 반도체칩를 포함할 수 있다.
실시예에 따르면, 상기 제1 몰딩막 및 상기 제2 몰딩막 사이에 접착 필름이 개재될 수 있다.
실시예에 따르면, 상기 제2 몰딩막의 상기 측면 상의 상기 재배선 패턴은 상기 기판의 상기 상부면에 대하여 경사진 방향과 나란할 수 있다.
실시예에 따르면, 상기 제2 패키지는 상기 제1 몰딩막의 상기 상면의 적어도 일부 및 상기 연결부의 상면을 노출시킬 수 있다.
실시예에 따르면, 상기 제3 반도체칩을 덮는 제3 몰딩막을 더 포함할 수 있다.
실시예에 따르면, 상기 제3 반도체칩의 활성면은 상기 재배선 패턴을 향할 수 있다.
본 발명의 개념에 따르면, 제2 패키지가 경사진 측면을 가져, 재배선 패턴이 제1 패키지 및 제2 패키지 상에 형성될 수 있다. 제2 반도체칩 및 제3 반도체칩은 재배선 패턴을 통하여 기판과 전기적으로 연결될 수 있다. 이에 따라, 별도의 상부 기판이 생략될 수 있다. 재배선 패턴은 비교적 얇은 두께를 가질 수 있다. 재배선 패턴으로 인하여 반도체 패키지가 소형화될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1은 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 실시예에 따른 제2 몰딩막 및 재배선 패턴을 도시한 단면도로, 도 1의 Ⅰ영역을 확대 도시한 단면에 대응된다.
도 3은 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4a 내지 도 4h는 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 5는 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6a 내지 도 6c는 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 제1 내지 제3 패키지들(PKG1, PKG2, PKG3) 및 재배선 패턴(500)을 포함할 수 있다. 제1 패키지(PKG1)는 기판(100), 제1 반도체칩(110), 제1 몰딩막(120), 및 연결부(130)를 포함할 수 있다. 재배선층이 기판(100)으로 사용될 수 있다. 예를 들어, 기판(100)은 금속 패턴(103) 및 제1 및 제2 절연층들(101, 105)을 포함할 수 있다. 제1 절연층(101)은 제1 반도체칩(110)의 하면(110b) 및 제1 몰딩막(120)의 하면을 덮을 수 있다. 제1 절연층(101)은 실리콘계 절연물질 또는 폴리머를 포함할 수 있다. 금속 패턴(103)은 제1 절연층(101) 상에 제공될 수 있다. 금속 패턴(103)은 제1 절연층(101) 내로 연장될 수 있다. 예를 들어, 금속 패턴(103)은 구리를 포함할 수 있으나, 이에 제한되지 않는다. 제2 절연층(105)이 제1 절연층(101) 상에 금속 패턴(103)을 덮을 수 있다. 제2 절연층(105)은 실리콘계 절연물질 또는 폴리머를 포함할 수 있다. 절연층들(101, 105) 및 금속 패턴(103)의 개수는 도시된 바에 한정되지 않고, 더 제공될 수 있다. 연결 비아(107)가 제2 절연층(105) 내에 제공되며, 금속 패턴(103)과 접촉할 수 있다. 기판(100)은 대략 0.1mm 내지 대략 0.5mm의 평균 두께(D1)를 가져, 반도체 패키지(1)가 소형화될 수 있다. 이와 달리, 기판(100)은 회로 패턴을 갖는 인쇄회로기판(PCB)일 수 있다.
외부 단자(150)가 제2 절연층(105) 상에 제공되며, 연결 비아(107)와 접촉할 수 있다. 외부 단자(150)는 외부 패드(151) 또는 솔더볼(153)을 포함할 수 있다. 외부 단자(150)는 주석(Sn), 은(Ag), 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 금속 패턴(103)이 제1 반도체칩(110)의 하면(110b) 뿐 아니라 제1 몰딩막(120)의 하면으로 연장되어, 외부 단자(150)가 제1 반도체칩(110)의 하면(110b) 및 제1 몰딩막(120)의 하면 상에 배치될 수 있다. 이에 따라, 외부 단자(150)의 배치 자유도가 증대될 수 있다.
제1 반도체칩(110)이 기판(100)의 상부면(100a) 상에 배치될 수 있다. 제1 반도체칩(110)은 제1 집적회로(미도시), 예를 들어, 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상기 집적 회로는 제1 반도체칩(110)의 하면(110b)에 인접하여 배치될 수 있다. 제1 반도체칩(110)은 그 하면(110b) 상에 제1 칩 패드들(111)을 가져, 하면이 활성면으로 기능할 수 있다. 제1 칩 패드들(111)은 제1 반도체칩(110)의 집적회로와 연결될 수 있다. 이하, 본 명세서에서 칩 패드는 그 반도체칩의 내의 집적 회로와 전기적으로 연결된 패드를 의미한다. 금속 패턴(103)은 제1 절연층(101) 내로 연장되어 제1 칩 패드들(111)과 접속할 수 있다. 이에 따라, 제1 반도체칩(110) 및 기판(100)을 전기적으로 연결하는 본딩 와이어(미도시)가 필요치 않아. 반도체 패키지(1)가 소형화될 수 있다. 실시예에 따르면, 기판(100) 및 제1 칩 패드들(111) 사이에 인터포저(미도시)가 더 개재될 수 있다. 인터포저는 솔더볼, 필라, 또는 범프의 형상을 가질 수 있다.
제1 몰딩막(120)이 기판(100) 상에 제공되어, 제1 반도체칩(110) 측면 및 상면을 덮을 수 있다. 제1 몰딩막(120)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
연결부(130)가 기판(100) 상에서 제1 몰딩막(120) 내에 제공될 수 있다. 연결부(130)는 제1 반도체칩(110)과 옆으로 이격 배치될 수 있다. 제1 몰딩막(120)은 연결부(130)의 상면(130a)을 덮지 않을 수 있다. 연결부(130) 및 기판(100) 사이에 연결 패드(131)가 개재될 수 있다. 금속 패턴(103)은 제1 몰딩막(120)의 하면 상에서 제1 절연층(101) 내로 연장되어 연결 패드(131)와 접속할 수 있다. 연결부(130)는 필라, 또는 범프의 형상을 가질 수 있다. 예를 들어, 연결부(130) 및 연결 패드(131)는 각각 구리(Cu), 주석(Sn), 은(Ag), 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다.
제2 패키지(PKG2)가 제1 패키지(PKG1) 상에 제공될 수 있다. 제2 패키지(PKG2)는 제2 반도체칩(210) 및 제2 몰딩막(220)을 포함할 수 있다. 제2 패키지(PKG2)는 평면적 관점에서 제1 패키지(PKG1)의 중심 부분에 배치되며, 엣지 부분과 중첩되지 않을 수 있다. 제2 패키지(PKG2)는 제1 몰딩막(120)의 상면(120a)의 적어도 일부 및 연결부(130)를 덮지 않을 수 있다. 제2 반도체칩(210)이 제1 몰딩막(120) 상에 제공될 수 있다. 제2 반도체칩(210)의 상면(210a)은 활성면으로 기능할 수 있다. 예를 들어, 제2 반도체칩(210)은 그 상면(210a) 상에 제2 칩 패드들(211)을 가질 수 있다. 제2 반도체칩(210)은 그 내부에 집적회로들(미도시)을 가지며, 상기 집적회로들은 제2 반도체칩(210)의 상면(210a)에 인접할 수 있다.
제2 몰딩막(220)이 제1 몰딩막(120) 및 재배선 패턴(500) 사이에 제공될 수 있다. 제2 몰딩막(220)은 제2 반도체칩(210)의 하면 및 측벽을 덮되, 제2 칩 패드들(121)을 노출시킬 수 있다. 제1 몰딩막(120) 및 제2 몰딩막(220) 사이에 접착 필름(160)이 개재될 수 있다. 접착 필름(160)은 절연성 물질을 포함하는 폴리머를 포함할 수 있다. 예를 들어, 접착층은 열 경화성 폴리머일 수 있다. 제2 몰딩막(220)은 상면(220a), 하면(220b), 및 측면(220c)을 가질 수 있다. 제2 몰딩막(220)의 상면(220a) 및 하면(220b)은 기판(100)의 상부면(100a)에 대하여 실질적으로 평행한 방향으로 연장될 수 있다. 본 명세서에서 평행하다는 것은 공정상 발생할 수 있는 오차 범위의 기울기를 포함하며, 의도적인 반평행을 배제하는 것을 의미한다. 제2 몰딩막(220)의 하면(220b)의 너비(W2)는 제1 몰딩막(120)의 상면(120a)의 너비(W1)보다 좁을 수 있다. 제2 몰딩막(220)은 제1 몰딩막(120)의 상면(120a)의 적어도 일부를 덮지 않을 수 있다. 제2 몰딩막(220)의 상면(220a)에서의 너비(W3)는 하면(220b)에서의 너비(W2)보다 좁을 수 있다. 제2 몰딩막(220)의 측면(220c)은 상면(220a) 및 하면(220b)을 이으며, 기판(100)의 상부면(100a)에 대하여 경사진 방향으로 연장될 수 있다. 제2 몰딩막(220)의 측면(220c) 및 제2 몰딩막(220)의 하면(220b) 사이의 각도(θ1)는 예각일 수 있다. 본 명세서에서 “경사진 방향”은 그 구성 요소의 양단 사이의 평균적인 방향을 의미할 수 있다. 실시예에 따르면, 제2 몰딩막(220)의 측면(220c)은 기판(100)의 상부면(100a)에 대하여 경사진 방향으로 연장되는 편평한 면일 수 있다. 그러나, 제2 몰딩막(220)의 측면(220c)은 이에 제한되지 않고, 다양한 형태로 기판(100)의 상부면(100a)에 대하여 경사질 수 있다. 제2 몰딩막(220)의 측면(220c)은 제2 몰딩막(220)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
재배선 패턴(500)이 제1 몰딩막(120)의 상면(120a), 제2 몰딩막(220)의 측면(220c), 및 제2 몰딩막(220)의 상면(220a)을 따라 제공될 수 있다. 재배선 패턴(500)은 제1 절연 패턴(510), 도전 패턴(520), 및 제2 절연 패턴(530)을 포함할 수 있다. 제1 절연 패턴(510)은 제1 몰딩막(120)의 상면(120a), 제2 몰딩막(220)의 측면(220c), 및 제2 몰딩막(220)의 상면(220a)을 덮을 수 있다. 제1 절연 패턴(510)은 제2 칩 패드들(121)을 노출시키는 제1 오프닝(511) 및 연결부(130)를 노출시키는 제2 오프닝(512)을 가질 수 있다. 제1 절연 패턴(510)은 실리콘계 절연물질, 예를 들어, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다. 도전 패턴(520)은 제1 절연 패턴(510) 상에 배치될 수 있다. 도전 패턴(520)은 제1 오프닝(511) 내로 연장되어, 제2 칩 패드들(121)과 접속할 수 있다. 도전 패턴(520)은 제2 오프닝(512)로 연장되어, 연결부(130)와 접속할 수 있다. 제2 반도체칩(210)은 도전 패턴(520) 및 연결부(130)를 통하여 기판(100)과 전기적으로 연결될 수 있다. 도전 패턴(520)은 금속, 예를 들어, 구리를 포함할 수 있다. 제2 절연 패턴(530)이 도전 패턴(520) 상에 제공될 수 있다. 제2 절연 패턴(530)은 도전 패턴(520)을 덮어, 도전 패턴(520)을 보호할 수 있다. 제2 절연 패턴(530)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다. 비아들(535)이 제2 절연 패턴(530) 내에 제공되며, 도전 패턴(520)과 접속할 수 있다. 실시예에 따르면, 절연 패턴들(510, 530) 및 도전 패턴(520)의 개수 도시된 바에 한정되지 않고, 더 제공될 수 있다. 재배선 패턴(500)은 인쇄회로기판(PCB)보다 얇은 평균 두께(D2), 예를 들어, 대략 0.1mm 내지 대략 0.5mm의 두께(D2)를 가질 수 있다. 이에 따라, 반도체 패키지(1)가 소형화될 수 있다.
제2 몰딩막(220)의 측면(220c) 상의 재배선 패턴(500)은 기판(100)의 상부면(100a)에 대하여 경사진 방향과 나란할 수 있다. 예를 들어 재배선 패턴(500)은 제2 몰딩막(220)의 하면(220b)과 예각을 이룰 수 있다. 제2 반도체칩(210)은 재배선 패턴(500)의 경사진 부분 사이에 제공될 수 있다. 재배선 패턴(500)의 경사진 부분이 생략되면, 재배선 패턴(500)은 제2 몰딩막(220) 상에서 기판(100)의 상부면(100a)과 평행하게 연장될 수 있다. 이 경우, 재배선 패턴(500) 및 연결부(130) 사이에 별도의 솔더, 범프, 또는 비아의 형성이 요구될 수 있다. 실시에 따르면, 재배선 패턴(500)은 연결부(130)와 접촉하여, 반도체 패키지(1)의 제조가 간소화될 수 있다. 제1 몰딩막(120) 및 제2 몰딩막(220)은 기판(100) 및 재배선 패턴(500) 사이를 채울 수 있다.
다시 도 1을 참조하면, 제3 패키지(PKG3)가 재배선 패턴(500) 상에 제공될 수 있다. 제3 패키지(PKG3)는 제3 반도체칩(310) 및 제3 몰딩막(320)을 포함할 수 있다. 제3 반도체칩(310)은 그 내부에 집적회로들(미도시)을 가질 수 있다. 제3 반도체칩(310)은 그 하면 상에 제3 칩 패드들(311)을 가져, 제3 반도체칩(310)의 하면이 활성면으로 기능할 수 있다.
연결 단자들(537)이 재배선 패턴(500) 상에 제공되며, 비아들(535)과 정렬될 수 있다. 연결 단자들(537)은 제3 반도체칩(310)의 제3 칩 패드들(311)과 접속할 수 있다. 제3 반도체칩(310)은 연결 단자(537) 및 도전 패턴(520)을 통하여 제1 패키지(PKG1)와 전기적으로 연결될 수 있다. 연결 단자들(537)은 필라 또는 솔더의 형상을 가질 수 있다. 연결 단자들(537)은 주석(Sn), 은(Ag), 구리(Cu)또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 실시예에 따르면, 연결 단자들(537) 및 비아들(535) 사이에 패드들(미도시)이 더 제공될 수 있다. 실시예에 따르면, 연결 단자들(537)이 생략되고, 제3 칩 패드들(311)이 비아들(535) 또는 비아들(535) 상의 패드들(미도시)과 직접 접속할 수 있다. 본 발명에 따르면, 재배선 패턴(500)에 의해 제2 반도체칩(210) 및 제3 반도체칩(310)이 기판(100)과 전기적으로 연결되므로, 별도의 상부 기판이 생략될 수 있다. 이에 따라, 반도체 패키지(1)가 소형화될 수 있다.
본 발명에 따르면, 제2 반도체칩(210)은 재배선 패턴(500)의 하면 상에, 제3 반도체칩(310)은 재배선 패턴(500)의 상면 상에 배치될 수 있다. 제2 반도체칩(210)이 제3 반도체칩(310)의 상면 상에 배치되면, 제2 반도체칩(210) 및 재배선 패턴(500)을 연결하는 와이어 본딩(미도시)이 필요할 수 있다. 실시예에 따르면, 상기 와이어 본딩이 생략되어, 반도체 패키지(1)의 높이가 감소할 수 있다. 이와 달리, 제2 반도체칩(210)이 제3 반도체칩(310) 상에서 솔더볼(미도시)에 의해 제3 반도체칩(310)과 연결되면, 제3 반도체칩(310)을 관통하는 쓰루 비아(미도시)가 요구될 수 있다. 실시예에 따르면, 쓰루 비아가 필요치 않아, 반도체 패키지(1)의 제조가 간소화될 수 있다. 재배선 패턴(500)은 인쇄회로기판(PCB)보다 더 얇은 평균 두께(D2)를 가질 수 있다. 예를 들어, 재배선 패턴(500)은 대략 0.1mm 내지 대략 0.5mm의 평균 두께(D2)를 가질 수 있다. 이에 따라, 반도체 패키지(1)가 더욱 소형화될 수 있다.
제3 몰딩막(320)이 재배선 패턴(500) 상에 제공되어, 제3 반도체칩(310)을 덮을 수 있다. 제3 몰딩막(320)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
도 2는 실시예에 따른 제2 몰딩막 및 재배선 패턴을 도시한 단면도로, 도 1의 Ⅰ영역을 확대 도시한 단면에 대응된다.
도 2를 도 1과 함께 참조하면, 제2 몰딩막(220)의 측면(220c)은 경사질 수 있다. 앞서 설명한 바와 같이, “경사진”은 그 구성 요소의 양단 사이의 평균적인 기울기를 기준으로 판단함을 의미할 수 있다. 제2 몰딩막(220)의 측면(220c)은 기판(100)의 상부면(100a)에 평행한 부분 및 수직한 부분이 반복되는 계단(staircase) 형태를 가질 수 있다. 이 경우, 제2 몰딩막(220)의 측면(220c)의 양단을 잇는 선은 기판(100)의 상부면(100a)에 대해 경사진 방향으로 연장될 수 있다. 제2 몰딩막(220)의 측면(220c)은 제2 몰딩막(220)의 하면(220b)과 예각을 이룰 수 있다. 그러나, 제2 몰딩막(220)의 측면(220c)은 편평한 형태 또는 계단 형태에 제한되지 않고, 다양한 형태로 기판(100)의 상부면(100a)에 대하여 경사질 수 있다.
제1 절연 패턴(510)은 제2 몰딩막(220)의 측면(220c) 상에서 계단 형상의 하면(510b)을 가질 수 있다. 제1 절연 패턴(510)의 상면(510a)은 기판(100)의 상부면(100a)에 대하여 경사진 방향으로 연장되는 편평한 면일 수 있다. 도전 패턴(520)은 제2 몰딩막(220)의 측면(220c) 상에서 기판(100)의 상부면(100a)에 대하여 경사진 방향으로 연장되고, 편평할 수 있다. 그러나, 제1 절연 패턴(510)의 상면(510a), 도전 패턴(520), 및 제2 절연 패턴(530)은 편평한 형상 및 계단 형상 등에 한정되지 않고, 다양한 형태로 기판(100)의 상부면(100a)에 대하여 경사질 수 있다.
도 3은 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3을 참조하면, 반도체 패키지(2)는 제1 내지 제3 패키지들(PKG1, PKG2, PKG3), 및 재배선 패턴(500)을 포함할 수 있다. 제1 및 제3 패키지들(PKG1, PKG2, PKG3) 및 재배선 패턴(500)은 도 1에서 설명한 바와 동일할 수 있다. 예를 들어, 제1 패키지(PKG1)는 기판(100), 제1 반도체칩(110), 제1 몰딩막(120), 및 연결부(130)를 포함할 수 있다. 재배선층이 기판(100)으로 사용될 수 있다. 제3 패키지(PKG3)는 제3 반도체칩(310) 및 제3 몰딩막(320)을 포함할 수 있다.
제2 패키지(PKG2)는 제2 반도체칩(210) 및 제2 몰딩막(220)을 포함할 수 있다. 제2 반도체칩(210)은 복수로 제공될 수 있다. 제2 반도체칩들(210)은 서로 옆으로 배치될 수 있다. 제2 반도체칩들(210)의 제2 칩 패드들(211)은 재배선 패턴(500)과 접속할 수 있다.
실시예에 따르면, 제1 반도체칩들(110)은 복수로 제공되며, 서로 옆으로 배치될 수 있다.
이하, 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.
도 4a 내지 도 4h는 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다. 이하, 반도체 제조방법의 설명들에서 상면 및 하면의 용어는 그 상하 방향에 무관하게, 도 1과 통일하여 사용한다. 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a를 참조하면, 제1 반도체칩(110)이 캐리어 기판(400) 상에 제공될 수 있다. 제1 반도체칩(110)은 복수로 제공될 수 있다. 제1 칩 패드들(111)은 캐리어 기판(400)을 향할 수 있다. 연결 패드(131) 및 연결부(130)가 캐리어 기판(400) 상에서 제1 반도체칩들(110)과 옆으로 이격되어 형성될 수 있다. 제1 몰딩막(120)이 캐리어 기판(400) 상에 형성되어, 제1 반도체칩(110)을 덮을 수 있다. 제1 몰딩막(120)은 연결부(130)의 측면을 덮되, 연결부(130)의 상면(130a)을 덮지 않을 수 있다. 이후, 캐리어 기판(400)이 제거되고, 제1 반도체칩들(110)의 제1 칩 패드들(111)이 노출될 수 있다. 실시예에 따르면, 연결부(130)는 형성되지 않을 수 있다.
도 4b를 참조하면, 절연층들(101, 105) 및 금속 패턴(103)이 제1 반도체칩들(110)의 하면들(110b) 및 제1 몰딩막(120)의 하면 상에 형성되어, 기판(100)이 제조될 수 있다. 제1 절연층(101)이 제1 반도체칩들(110)의 하면들(110b) 및 제1 몰딩막(120)의 하면 상에 형성될 수 있다. 제1 절연층(101)은 제1 반도체칩들(110)의 제1 칩 패드들(111) 및 연결 패드(131)를 노출시킬 수 있다. 금속 패턴(103)이 전해도금에 의해 제1 절연층(101) 상에 형성될 수 있다. 금속 패턴(103)은 제1 절연층(101) 내로 연장되어, 제1 칩 패드들(111) 및 연결 패드(131)와 접속할 수 있다. 제2 절연층(105)이 형성되어, 금속 패턴(103)을 덮을 수 있다. 연결 비아(107)가 제2 절연층(105)을 관통하며 형성되어, 금속 패턴(103)과 접속할 수 있다. 외부 패드(151)가 제2 절연층(105) 상에 형성되어, 연결 비아(107)와 접속할 수 있다. 외부 패드(151) 및 솔더볼(153)이 연결 비아(107) 상에 형성되어, 외부 단자(150)이 제조될 수 있다. 이에 따라, 웨이퍼 레벨의 제1 패키지들(PKG1)이 제조될 수 있다. 실시예에 따르면, 연결부(130)는 도 4a에서 형성되지 않고, 기판(100)이 제조된 이후 형성될 수 있다.
도 4c를 참조하면, 제2 반도체칩(210) 및 제2 몰딩막(220)이 지지 기판(410) 상에 형성될 수 있다. 제2 반도체칩(210)은 복수로 배치될 수 있다. 제2 칩 패드들(211)은 지지 기판(410)을 향할 수 있다. 제2 몰딩막(220)은 제2 반도체칩들(210)을 덮되, 제2 칩 패드들(211)을 덮지 않을 수 있다. 이후, 지지 기판(410)이 제거되어, 제2 칩 패드들(211)이 노출될 수 있다.
도 4d를 참조하면, 제2 몰딩막(220)이 쏘잉되어, 제2 패키지들(PKG2)이 서로 분리될 수 있다. 제2 몰딩막(220)은 블레이드 또는 레이저를 사용하여 쏘잉될 수 있다. 제2 몰딩막(220)의 쏘잉은 하면(200b)과 경사진 방향으로 진행될 수 있다. 일 예로, 제2 몰딩막(220)은 스텝 컷(step-cut) 방식에 의해 쏘잉되어, 몰딩막(220)의 측면(220c)이 도 2와 같이 계단 형상을 가질 수 있다. 그러나, 제2 몰딩막(200)의 측면(220c)의 형상은 이에 제한되지 않는다. 제2 몰딩막(220)은 그 하면(220b)에 대하여 경사진 측면(220c)을 가질 수 있다. 예를 들어, 제2 몰딩막(220)의 측면(220c)은 그 하면(220b)과 예각을 이룰 수 있다.
도 4e를 참조하면, 제2 패키지들(PKG2)이 제1 패키지들(PKG1) 상에 적층될 수 있다. 제1 패키지들(PKG1)은 도 4a 및 도 4b와 같이 제조될 수 있다. 제2 패키지들(PKG2)은 도 4c 및 도 4d와 같이 제조될 수 있다. 이 때, 제2 몰딩막(220)의 하면(220b)이 제1 몰딩막(120)을 향하되, 기판(100)의 상부면(100a)에 실질적으로 평행하게 제2 패키지들(PKG2)이 배치될 수 있다. 제2 몰딩막(220)의 측면(220c)은 기판(100)의 상부면(100a)에 대해 경사진 방향과 나란할 수 있다. 제1 몰딩막(120) 및 제2 몰딩막(220) 사이에 접착 필름(160)이 형성되어, 제2 몰딩막(220)이 제1 몰딩막(120)에 부착될 수 있다. 제2 패키지들(PKG2)은 제1 몰딩막(120)의 상면(120a)의 일부 및 연결부(130)의 상면(130a)를 덮지 않을 수 있다. 실시예에 따르면, 연결부(130)는 도 4a에서 형성되지 않고, 제2 패키지(PKG2)가 제1 패키지(PKG1) 상에 배치된 이후 형성될 수 있다.
도 4f를 참조하면, 제1 절연 패턴(510)이 제1 패키지(PKG1) 및 제2 패키지(PKG2) 상에 형성될 수 있다. 제1 절연 패턴(510)은 제2 패키지(PKG2)에 의해 덮이지 않는 제1 몰딩막(120)의 상면(120a), 제2 몰딩막(220)의 측면(220c), 및 제2 몰딩막(220)의 상면(220a)을 따라 제공될 수 있다. 제1 절연 패턴(510)이 포토 리소그래피 공정에 의해 패터닝되어, 제1 오프닝들(511) 및 제2 오프닝(512)가 제1 절연 패턴(510) 내에 형성될 수 있다. 제1 오프닝들(511)은 제2 칩 패드들(211)을 노출시키고, 제2 오프닝(512)는 연결부(130)를 노출시킬 수 있다. 제1 절연 패턴(510)은 도 1의 예에서 설명한 바와 같은 물질을 포함할 수 있다.
도 4g를 참조하면, 도전 패턴(520)이 제1 절연 패턴(510) 상에 형성될 수 있다. 도전 패턴(520)은 제1 오프닝들(511) 및 제2 오프닝(512) 내로 연장되어, 제2 칩 패드들(211) 및 연결부(130네 )와 접속할 수 있다. 도전 패턴(520) 전해 도금법에 의해 형성될 수 있다.
제2 절연 패턴(530)이 형성되어, 도전 패턴(520)을 덮을 수 있다. 제2 절연 패턴(530)이 패터닝되어, 도전 패턴(520)을 노출시키는 제3 오프닝들(531)이 제2 절연 패턴(530) 내에 형성될 수 있다. 이에 따라, 재배선 패턴(500)이 제조될 수 있다.
도 4h를 참조하면, 제3 패키지(PKG3)가 재배선 패턴(500) 상에 형성될 수 있다. 예를 들어, 제3 반도체칩(310)이 재배선 패턴(500) 상에 배치될 수 있다. 제3 칩 패드들(311)은 재배선 패턴(500)을 향할 수 있다. 제3 반도체칩(310)은 복수로 제공될 수 있다. 도전 물질이 제3 오프닝들(531) 내에 채워져, 비아들(535)이 형성될 수 있다. 연결 단자들(537)이 재배선 패턴(500) 상에 형성되어, 비아들(535) 및 제3 칩 패드들(311)과 접속할 수 있다. 실시예에 따르면, 비아들(535) 및 연결 단자들(537) 사이에 연결 패드들(미도시)이 더 형성될 수 있다 제3 몰딩막(320)이 재배선 패턴(500) 상에 형성되어, 제3 반도체칩들(310)을 덮을 수 있다.
일점 쇄선으로 도시한 바와 같이, 기판(100)이 쏘잉되어, 반도체 패키지들(1)이 서로 분리될 수 있다. 반도체 패키지들(1) 각각은 도 1의 반도체 패키지와 동일할 수 있다. 그러나, 도 1의 반도체 패키지(1)의 제조 방법은 이에 한정되지 않는다.
도 5는 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5를 참조하면, 반도체 패키지(3)는 하부 패키지(P1), 재배선 기판(1500), 및 상부 패키지(P2)를 포함할 수 있다. 하부 패키지(P1)는 하부 반도체칩(1210) 및 하부 몰딩막(1220)을 포함할 수 있다. 하부 패키지(P1)는 도 1에서 설명한 제2 패키지(PKG2)와 동일 또는 유사할 수 있다. 예를 들어, 하부 반도체칩(1210)는 그 상면(1210a) 상에 하부 칩 패드들(1211)을 가질 수 있다. 하부 몰딩막(1220)은 하부 반도체칩(1210)의 하면 및 측벽을 덮되, 하부 반도체칩(1210)의 상면(1210a)을 덮지 않을 수 있다. 하부 몰딩막(1220)은 상면(1220a), 하면(1220b), 및 측면(1220c)을 가질 수 있다. 하부 몰딩막(1220)의 상면(1220a)에서의 너비(W5)는 그 하면(1220b)에서의 너비(W4)보다 좁을 수 있다. 하부 몰딩막(1220)의 측면(1220c)은 상면(1220a) 및 하면(1220b)을 이을 수 있다. 하부 몰딩막(1220)의 측면(1220c)은 하부 몰딩막(1220)의 하면(1220b)에 대하여 경사진 방향으로 연장될 수 있다. 예를 들어, 하부 몰딩막(1220)의 측면(1220c) 및 하부 몰딩막(1220)의 하면(1220b) 사이의 각도(θ2)는 예각일 수 있다.
재배선 기판(1500)은 하부 패키지(P1) 상에 제공될 수 있다. 재배선 기판(1500)은 도 1의 재배선 패턴(500)과 동일 또는 유사할 수 있다. 재배선 기판(1500)은 하부 몰딩막(1220)의 상면(1220a) 및 측면(1220c)을 따라 제공될 수 있다. 재배선 기판(1500)은 하부 몰딩막(1220)의 하면(1200b)과 공면(coplanar)을 이루며, 상부 몰딩막(1320)의 하면(1320b)을 따라 제공될 수 있다. 하부 몰딩막(1220)의 측면(1220c) 상의 재배선 기판(1500)은 하부 몰딩막(1220)의 하면(1220b)에 대하여 경사질 수 있다.
재배선 기판(1500)은 적층된 제1 절연 패턴(1510), 도전 패턴(1520), 및 제2 절연 패턴(1530)을 포함할 수 있다. 제1 절연 패턴(1510)은 하부 몰딩막(1220)의 측면(1220c) 및 하부 몰딩막(1220)의 상면(1220a)을 따라 제공되고, 하부 몰딩막(1220)의 하면(1220b)으로부터 옆으로 연장될 수 있다. 제1 절연 패턴(1510)의 하면은 하부 몰딩막(1220)에 의해 덮이지 않을 수 있다. 도전 패턴(1520)은 제1 절연 패턴(1510) 상에 제공될 수 있다. 도전 패턴(1520)은 제1 절연 패턴(1510) 내로 연장되어, 하부 칩 패드들(1211)과 접속할 수 있다. 제2 절연 패턴(1530)은 도전 패턴(1520)을 덮을 수 있다. 비아(1535)가 제2 절연 패턴(1530) 내에 제공되며, 도전 패턴(1520)과 접속할 수 있다. 재배선 기판(1500)은 인쇄회로기판보다 얇은 두께(D3), 예를 들어, 대략 0.1mm 내지 대략 0.5mm의 두께(D3)를 가질 수 있다.
외부 단자(150)가 재배선 기판(1500)의 하면 상에 제공될 수 있고, 이 때 상기 재배선 기판(1500)의 하면은 하부 몰딩막(1220)에 의해 노출된 부분일 수 있다. 도전 패턴(1520)이 제1 절연 패턴(1510) 내로 연장되어, 외부 단자(150)와 접속할 수 있다. 외부 단자(150)는 외부 패드(151) 및 솔더볼(153)을 포함할 수 있다.
상부 패키지(P2)가 재배선 기판(1500) 상에 제공될 수 있다. 상부 패키지(P2)는 상부 반도체칩(1310) 및 상부 몰딩막(1320)을 포함할 수 있다. 상부 패키지(P2)는 도 1에서 설명한 제3 패키지(PKG3)와 동일 또는 유사할 수 있다. 상부 반도체칩(1310)은 그 하면(1310b) 상에 상부 칩 패드들(1311)을 가져, 상부 반도체칩(1310)의 하면(1310b)이 활성면으로 기능할 수 있다. 연결 단자(1537)가 비아(1535) 상에 제공되어, 상부 반도체칩(1310)의 상부 칩 패드들(1311)과 접속할 수 있다.
본 발명에 따르면, 상부 반도체칩(1310) 및 하부 반도체칩(1210)은 재배선 기판(1500) 통하여 외부 단자(150)와 전기적으로 연결될 수 있다. 이에 따라, 별도의 상부 기판이 생략되어, 반도체 패키지(3)가 소형화될 수 있다.
도 6a 내지 도 6c는 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a를 참조하면, 하부 패키지(P1)가 임시 기판(420) 상에 배치될 수 있다. 하부 패키지(P1)는 하부 반도체칩(1210) 및 하부 몰딩막(1220)을 포함할 수 있다. 하부 패키지(P1)는 도 5와 동일하며, 도 4c 및 도 4d의 제2 패키지 (PKG2)의 제조예에서 설명한 바와 동일한 방법에 의해 제조될 수 있다. 하부 패키지(P1)는 복수로 제공될 수 있다. 하부 패키지들(P1)은 임시 기판(420) 상에서 서로 옆으로 이격 배치될 수 있다. 하부 몰딩막(1220)의 하면(1220b)은 임시 기판(420)을 향할 수 있다. 하부 몰딩막(1220)의 측면(1220c)은 하면(1220b)에 대하여 경사진 방향과 나란할 수 있다.
도 6b를 참조하면, 재배선 기판(1500) 및 상부 패키지(P2)가 임시 기판(420) 상에 형성될 수 있다. 재배선 기판(1500)은 도 5와 동일하며, 도 4f 및 도 4g에서 설명한 바와 동일 또는 유사한 방법에 의해 형성될 수 있다. 예를 들어, 재배선 기판(1500)은 적층된 제1 절연 패턴(1510), 도전 패턴(1520), 및 제2 절연 패턴(1530)을 포함할 수 있다. 도전 패턴(1520)은 제1 오프닝(1511) 및 제2 오프닝(1512) 내로 연장될 수 있다. 재배선 기판(1500)은 하부 몰딩막(1220)의 상면(1220a), 하부 몰딩막(1220)의 측면(1220c) 및 임시 기판(420)의 상면(420a)을 따라 연장될 수 있다.
상부 패키지(P2)는 도 5와 동일하며, 도 4h의 제3 패키지(PKG3)의 제조예에서 설명한 바와 동일 또는 유사한 방법에 의해 형성될 수 있다. 예를 들어, 상부 반도체칩(1310)이 재배선 기판(1500) 상에 배치되어, 재배선 기판(1500)과 접속할 수 있다. 상부 몰딩막(1320)이 재배선 기판(1500) 상에 형성되어, 상부 반도체칩(1310)을 덮을 수 있다. 임시 기판(420)이 제거되어, 제2 오프닝(1512) 내의 도전 패턴(1520)이 노출될 수 있다.
도 6c를 도 5와 함께 참조하면, 재배선 기판(1500)의 하면(1500b) 상에 외부 단자(150)가 형성될 수 있다. 외부 단자(150)는 제2 오프닝(1521) 내의 도전 패턴(1520)과 접속할 수 있다. 외부 단자(150)는 패드(151) 및 솔더볼(153)을 포함하며, 도 5에서 설명한 바와 동일할 수 있다. 일점 쇄선으로 도시한 바와 같이 상부 몰딩막(1320)이 쏘잉되어, 반도체 패키지들(4)이 서로 분리될 수 있다. 반도체 패키지들(4) 각각은 도 5의 반도체 패키지와 동일할 수 있다.

Claims (20)

  1. 기판, 제1 칩 패드들을 갖는 제1 반도체칩, 및 제1 몰딩막을 포함하는 제1 패키지를 제공하는 것;
    제2 반도체칩 및 상기 제2 반도체칩 상의 제2 몰딩막을 포함하는 제2 패키지를 제공하되, 상기 제2 반도체칩은 그 상면 상에 상기 제2 몰딩막에 의해 노출된 제2 칩 패드를 가지고, 상기 제2 패키지는 하면, 상기 하면과 평행하고, 상기 하면보다 더 좁은 너비를 갖는 상면, 및 상기 하면과 상기 상면을 이으며, 상기 하면에 대해 경사진 측면을 가지는 것;
    상기 제2 패키지의 상기 하면이 상기 제1 패키지를 향하도록, 상기 제2 패키지를 상기 제1 패키지 상에 배치하는 것;
    상기 제2 패키지의 상기 상면 및 상기 측면을 따라 제공되며, 상기 제2 반도체칩의 상기 제2 칩 패드와 접속하는 재배선 패턴을 형성하는 것; 및
    상기 재배선 패턴 상에 상기 재배선 패턴과 접속하는 제3 반도체칩을 제공하는 것을 포함하고,
    상기 제1 칩 패드들은 상기 제1 반도체칩의 하면 상에 제공되고, 상기 기판과 전기적으로 연결되며,
    상기 제1 반도체칩의 상기 하면은 상기 기판을 향하는 반도체 패키지 제조방법.
  2. 제1 항에 있어서,
    상기 제1 패키지는 상기 제1 몰딩막을 관통하며, 상기 기판과 접속하는 연결부를 더 포함하고,
    상기 재배선 패턴은 상기 연결부와 접속하는 반도체 패키지 제조방법.
  3. 제2 항에 있어서,
    상기 제2 패키지는 상기 연결부의 상면을 노출시키며 상기 제1 패키지 상에 배치되는 반도체 패키지 제조방법.
  4. 제1 항에 있어서,
    상기 제1 패키지 상의 상기 제2 패키지는 상기 제1 몰딩막의 상면의 적어도 일부를 노출시키며,
    상기 재배선 패턴은 상기 제1 몰딩막의 노출된 상기 상면을 따라 연장되는 반도체 패키지 제조방법.
  5. 제1 항에 있어서,
    상기 제2 패키지의 상기 측면 상의 상기 재배선 패턴은 상기 기판의 상부면에 대하여 경사진 방향으로 연장되는 반도체 패키지 제조방법.
  6. 제1 항에 있어서,
    상기 제2 패키지를 상기 제1 패키지 상에 제공하는 것은:
    상기 제1 몰딩막 및 상기 제2 몰딩막 사이에 접착 필름을 형성하는 것을 더 포함하는 반도체 패키지 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 패키지를 제공하는 것은:
    상기 제1 반도체칩을 캐리어 기판 상에 배치하는 것;
    상기 캐리어 기판 상에 상기 제1 반도체칩을 덮는 상기 제1 몰딩막을 형성하는 것;
    상기 캐리어 기판을 제거하여, 상기 제1 반도체칩의 상기 제1 칩 패드를 노출시키는 것; 및
    상기 제1 반도체칩의 상기 하면 및 상기 제1 몰딩막의 하면 상에 상기 기판을 형성하는 것을 포함하고,
    상기 기판은 적층된 제1 절연층, 도전 패턴, 및 제2 절연층을 포함하는 반도체 패키지 제조방법.
  8. 제1 항에 있어서,
    상기 재배선 패턴 상에 상기 제3 반도체칩을 덮은 제3 몰딩막을 더 형성하는 것을 포함하는 반도체 패키지 제조방법.
  9. 제1 항에 있어서,
    상기 제2 몰딩막은 상기 제2 반도체칩의 하면 및 측벽을 덮되, 상기 상면을 노출시키는 반도체 패키지 제조방법.
  10. 제1 항에 있어서,
    상기 제2 패키지를 상기 제1 패키지 상에 배치하는 것은:
    상기 제2 패키지의 상기 하면이 상기 기판의 상부면에 평행한 방향과 나란하게 상기 제2 패키지를 배치하는 것을 포함하는 반도체 패키지 제조 방법.
  11. 하부 패키지를 제공하되, 상기 하부 패키지는:
    기판;
    상기 기판 상에 실장된 제1 반도체칩;
    상기 기판 상에서 상기 제1 반도체칩을 덮는 제1 몰딩막;
    상기 기판 상에서 상기 제1 몰딩막 내에 제공되는 연결부;
    상기 제1 몰딩막 상에 제공되고, 상기 제1 몰딩막보다 더 좁은 너비를 갖는 하면, 상기 하면보다 더 좁은 너비를 갖는 상면, 및 상기 상면과 상기 하면을 이으며, 상기 기판의 상부면에 대해 경사진 방향으로 연장되는 측면을 가지는 제2 몰딩막; 및
    상기 제2 몰딩막 상에 내에 제공되고, 그 상면 상에 제2 칩 패드를 갖는 제2 반도체칩을 포함하고;
    상기 하부 패키지 상에 상기 연결부 및 상기 제2 칩 패드와 접속하는 재배선 패턴을 형성하는 것; 및
    상기 재배선 패턴 상에 제3 반도체칩을 배치하는 것을 포함하고,
    상기 재배선 패턴을 형성하는 것은:
    상기 제1 몰딩막 및 상기 제2 몰딩막 상에 제1 절연 패턴을 형성하되, 상기 제1 절연 패턴은 상기 제2 칩 패드를 노출시키는 제1 개구부 및 상기 연결부를 노출시키는 제2 개구부를 갖는 것; 및
    상기 제1 절연 패턴 상에 제공되며, 상기 제1 개구부 및 상기 제2 개구부 내로 연장되는 도전 패턴을 형성하는 것을 포함하는 반도체 패키지 제조방법.
  12. 제11 항에 있어서,
    상기 제2 몰딩막은 상기 제2 칩 패드를 노출시키는 반도체 패키지 제조방법.
  13. 제11 항에 있어서,
    상기 제1 몰딩막 및 상기 제2 몰딩막은 상기 연결부의 상면을 노출시키는 반도체 패키지 제조방법.
  14. 제11 항에 있어서,
    상기 제2 몰딩막은 상기 제1 몰딩막의 상면의 적어도 일부를 노출시키고,
    상기 재배선 패턴은 상기 제2 몰딩막의 상기 상면, 상기 제2 몰딩막의 상기 측면, 및 상기 제2 몰딩막에 의해 노출된 상기 제1 몰딩막의 상기 상면을 따라 연장되는 반도체 패키지 제조방법.
  15. 제11 항에 있어서,
    상기 제1 몰딩막 및 상기 제2 몰딩막 사이에 접착 필름이 더 개재되는 반도체 패키지 제조방법.
  16. 제11 항에 있어서,
    상기 재배선 패턴을 형성하는 것은:
    상기 도전 패턴 상에 제2 절연 패턴을 형성하는 것을 더 포함하는 반도체 패키지 제조방법.
  17. 제11 항에 있어서,
    상기 제2 몰딩막의 상기 측면 상의 상기 재배선 패턴은 상기 기판의 상기 상부면에 대하여 경사진 방향으로 연장되는 반도체 패키지 제조방법.
  18. 제11 항에 있어서,
    상기 제3 반도체칩은 그 하면 상에 제3 패드를 가지고,
    상기 재배선 패턴은 상기 제3 반도체칩의 상기 제3 패드와 접속하는 반도체 패키지 제조방법.
  19. 기판, 상기 기판의 상면 상에 실장되고, 제1 칩 패드를 갖는 제1 반도체칩, 상기 기판 상에서 상기 제1 반도체칩을 덮는 제1 몰딩막, 및 상기 기판 상에서 상기 제1 몰딩막 내에 제공되는 연결부를 포함하는 제1 패키지;
    상기 제1 몰딩막 상에 제공되며, 그 상면 상에 제2 칩 패드를 갖는 제2 반도체칩 및 상기 제2 반도체칩의 하면 및 측벽을 덮는 제2 몰딩막을 포함하는 제2 패키지, 상기 제2 몰딩막은 상기 제1 패키지보다 더 좁은 너비를 갖는 하면, 상기 하면보다 더 좁은 너비를 갖는 상면, 및 상기 상면과 하면을 이으며, 상기 기판의 상부면에 대하여 경사진 방향과 나란한 측면을 갖는 것;
    상기 제1 몰딩막의 상면, 상기 제2 몰딩막의 상기 측면, 및 상기 제2 몰딩막의 상기 상면을 따라 제공되며, 상기 연결부 및 상기 제2 칩 패드와 접속하는 재배선 패턴; 및
    상기 재배선 패턴 상에 제공되는 제3 반도체칩을 포함하고,
    상기 제1 칩 패드는 상기 제1 반도체칩의 하면 상에 제공되고, 상기 기판과 전기적으로 연결되는 반도체 패키지.
  20. 제19 항에 있어서,
    상기 제1 몰딩막 및 상기 제2 몰딩막 사이에 접착 필름이 더 개재되는 반도체 패키지.
KR1020150176044A 2015-12-10 2015-12-10 반도체 패키지 및 이의 제조방법 KR102420125B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150176044A KR102420125B1 (ko) 2015-12-10 2015-12-10 반도체 패키지 및 이의 제조방법
US15/357,741 US10186500B2 (en) 2015-12-10 2016-11-21 Semiconductor package and method of fabricating the same
CN201611043189.8A CN106876284B (zh) 2015-12-10 2016-11-22 半导体封装件及其制造方法
US16/232,159 US10734367B2 (en) 2015-12-10 2018-12-26 Semiconductor package and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150176044A KR102420125B1 (ko) 2015-12-10 2015-12-10 반도체 패키지 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20170069344A KR20170069344A (ko) 2017-06-21
KR102420125B1 true KR102420125B1 (ko) 2022-07-13

Family

ID=59020833

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150176044A KR102420125B1 (ko) 2015-12-10 2015-12-10 반도체 패키지 및 이의 제조방법

Country Status (3)

Country Link
US (2) US10186500B2 (ko)
KR (1) KR102420125B1 (ko)
CN (1) CN106876284B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3061630B1 (fr) 2017-01-03 2021-07-09 St Microelectronics Grenoble 2 Procede de fabrication d'un capot pour boitier electronique et boitier electronique comprenant un capot
FR3061629A1 (fr) * 2017-01-03 2018-07-06 Stmicroelectronics (Grenoble 2) Sas Procede de fabrication d'un capot pour boitier electronique et boitier electronique comprenant un capot
US10541153B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541209B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
KR102449619B1 (ko) * 2017-12-14 2022-09-30 삼성전자주식회사 반도체 패키지 및 이를 포함하는 반도체 모듈
KR102435517B1 (ko) * 2018-04-12 2022-08-22 에스케이하이닉스 주식회사 칩 스택 패키지
KR102536269B1 (ko) * 2018-09-14 2023-05-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법
TWI747398B (zh) * 2019-07-29 2021-11-21 精材科技股份有限公司 晶片封裝體及其製造方法
KR20210023021A (ko) * 2019-08-21 2021-03-04 삼성전자주식회사 반도체 패키지
CN113571496A (zh) * 2020-04-29 2021-10-29 财团法人工业技术研究院 多芯片封装件及其制造方法
KR20220065292A (ko) * 2020-11-13 2022-05-20 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
TWI733619B (zh) * 2020-11-20 2021-07-11 力成科技股份有限公司 封裝結構及其製造方法
CN112713126A (zh) * 2020-12-30 2021-04-27 成都芯源***有限公司 多裸片封装结构、芯片及方法
CN113540069B (zh) * 2021-07-20 2024-02-02 甬矽电子(宁波)股份有限公司 芯片叠层封装结构和芯片叠层封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040227238A1 (en) * 2003-03-13 2004-11-18 Seiko Epson Corporation Electronic device and method of manufacturing the same, circuit board, and electronic instrument
US20130292846A1 (en) * 2012-05-07 2013-11-07 Samsung Electronics Co., Ltd. Semiconductor package

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289766A (ja) 2001-03-26 2002-10-04 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法
US20030006493A1 (en) 2001-07-04 2003-01-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
US6747348B2 (en) 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
US7459781B2 (en) 2003-12-03 2008-12-02 Wen-Kun Yang Fan out type wafer level package structure and method of the same
US7208345B2 (en) * 2005-05-11 2007-04-24 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising stacked chips and a corresponding semiconductor device
KR20090007120A (ko) 2007-07-13 2009-01-16 삼성전자주식회사 봉지부를 통하여 재배선을 달성하는 웨이퍼 레벨 적층형패키지 및 그 제조방법
KR100885924B1 (ko) * 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
JP2009094432A (ja) 2007-10-12 2009-04-30 Toshiba Corp 積層型半導体パッケージの製造方法
KR101501739B1 (ko) * 2008-03-21 2015-03-11 삼성전자주식회사 반도체 패키지 제조 방법
KR20120019091A (ko) 2010-08-25 2012-03-06 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
US9123763B2 (en) 2011-10-12 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) structure having at least one package comprising one die being disposed in a core material between first and second surfaces of the core material
US8975741B2 (en) 2011-10-17 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process for forming package-on-package structures
US8916481B2 (en) 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
JP2014096547A (ja) 2012-11-12 2014-05-22 Ps4 Luxco S A R L 半導体装置及びその製造方法
JP2014130877A (ja) 2012-12-28 2014-07-10 Yamaha Corp 半導体装置及びその製造方法
TW201517216A (zh) 2013-10-24 2015-05-01 Innovative Turnkey Solution Corp 具有多個封裝元件堆疊的模組
US9870946B2 (en) 2013-12-31 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and method of forming same
US10388607B2 (en) * 2014-12-17 2019-08-20 Nxp Usa, Inc. Microelectronic devices with multi-layer package surface conductors and methods of their fabrication

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040227238A1 (en) * 2003-03-13 2004-11-18 Seiko Epson Corporation Electronic device and method of manufacturing the same, circuit board, and electronic instrument
US20130292846A1 (en) * 2012-05-07 2013-11-07 Samsung Electronics Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
CN106876284A (zh) 2017-06-20
KR20170069344A (ko) 2017-06-21
CN106876284B (zh) 2021-10-22
US10734367B2 (en) 2020-08-04
US20190164942A1 (en) 2019-05-30
US20170170154A1 (en) 2017-06-15
US10186500B2 (en) 2019-01-22

Similar Documents

Publication Publication Date Title
KR102420125B1 (ko) 반도체 패키지 및 이의 제조방법
CN108091615B (zh) 半导体封装件
US7564142B2 (en) Electronic device and method of manufacturing the same, circuit board, and electronic instrument
US7514350B2 (en) Electronic device and method of manufacturing the same, circuit board, and electronic instrument
US11600545B2 (en) Semiconductor devices including a lower semiconductor package, an upper semiconductor package on the lower semiconductor package, and a connection pattern between the lower semiconductor package and the upper semiconductor package
US9978705B2 (en) Semiconductor substrate and semiconductor package structure having the same
US7611925B2 (en) Electronic device and method of manufacturing the same, chip carrier, circuit board, and electronic instrument
KR102497572B1 (ko) 반도체 패키지 및 그의 제조 방법
KR20130132161A (ko) 반도체 패키지 및 그 제조 방법
CN105990268B (zh) 电子封装结构及其制法
US11538801B2 (en) Semiconductor package
EP2648218B1 (en) Integrated circuit and method of manufacturing the same
KR20200007509A (ko) 반도체 패키지
CN115910977A (zh) 半导体封装
KR20140007659A (ko) 멀티-칩 패키지 및 그의 제조 방법
EP3182449A1 (en) Semiconductor package
US11495574B2 (en) Semiconductor package
KR20220042539A (ko) 반도체 패키지
KR20170097831A (ko) 반도체 패키지
KR20210069859A (ko) 반도체 패키지
KR20120019095A (ko) 반도체 패키지, 이를 갖는 멀티-칩 패키지, 및 이들의 제조 방법
CN112310058A (zh) 晶片封装体及其制造方法
KR20150031592A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant