CN117219613A - 一种半导体结构及其形成方法 - Google Patents
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Abstract
本公开实施例提供一种半导体结构及其形成方法，其中，所述半导体结构包括：相互键合的第一半导体层和第二半导体层；所述第一半导体层包括第一重布线；所述第一重布线在所述第一半导体层与所述第二半导体层的键合面上具有第一投影长度；所述第二半导体层包括第二重布线；所述第二重布线在所述键合面上具有第二投影长度，且所述第一投影长度与所述第二投影长度不相等；所述第一重布线与所述第二重布线电连接。
Description
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其形成方法。
背景技术
当前三维半导体结构技术中，晶圆之间的堆叠通常使用接触孔进行连接，然而在刻蚀接触孔时，容易出现偏移，进而导致两个晶圆之间的电连接点不能对准，无法实现晶圆之间的有效电连接；另外，在通过接触孔连接两个晶圆时，由于接触孔之间的距离较小，寄生电容大，容易导致电阻-电容电路(Resistor-Capacitance circuit，RC)延迟。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其形成方法。
第一方面，本公开实施例提供一种半导体结构，包括：相互键合的第一半导体层和第二半导体层；
所述第一半导体层包括第一重布线；其中，所述第一重布线在所述第一半导体层与所述第二半导体层的键合面上具有第一投影长度；
所述第二半导体层包括第二重布线；其中，所述第二重布线在所述键合面上具有第二投影长度，且所述第一投影长度与所述第二投影长度不相等；
所述第一重布线与所述第二重布线电连接。
在一些实施例中，所述第一半导体层包括多个第一重布线，所述第二半导体层包括多个第二重布线；任意相邻两个所述第一重布线在所述键合面上的投影长度不相等；或者，任意相邻两个所述第二重布线在所述键合面上的投影长度不相等。
在一些实施例中，所述多个第一重布线与所述多个第二重布线一一对应电连接，且每一个所述第一重布线在所述键合面上的投影长度与对应的所述第二重布线在所述键合面上的投影长度之和相等。
在一些实施例中，多个所述第一重布线按照预设的排列方式循环排列；
其中，所述预设的排列方式包括：所述第一投影长度依次增大、所述第一投影长度依次减小、所述第一投影长度先增大后减小和所述第一投影长度先减小后增大。
在一些实施例中，当多个所述第一重布线在所述键合面上的第一投影长度依次减小时，与每一个所述第一重布线对应的所述第二重布线在所述键合面上的第二投影长度依次增大。
在一些实施例中，当多个所述第一重布线在所述键合面上的第一投影长度依次增大时，与每一个所述第一重布线对应的所述第二重布线在所述键合面上的第二投影长度依次减小。
在一些实施例中，当多个所述第一重布线在所述键合面上的第一投影长度先增大后减小时，与每一个所述第一重布线对应的所述第二重布线在所述键合面上的第二投影长度先减小后增大。
在一些实施例中，当多个所述第一重布线在所述键合面上的第一投影长度先减小后增大时，与每一个所述第一重布线对应的所述第二重布线在所述键合面上的第二投影长度先增大后减小。
在一些实施例中，所述第一半导体层还包括与所述第一重布线连接的第一金属垫；所述第二半导体层还包括与所述第二重布线连接的第二金属垫；
所述第一重布线与对应的所述第二重布线通过所述第一金属垫和所述第二金属垫电连接。
在一些实施例中，所述第一金属垫与对应的所述第二金属垫键合后形成键合焊盘；多个所述键合焊盘在所述键合面中呈阶梯状排布。
在一些实施例中，所述第一半导体层包括存储阵列；所述存储阵列包括多个字线和多个位线；
其中，每一个所述字线与一个对应的所述第一重布线电连接，且每一个所述位线与一个对应的所述第一重布线电连接。
在一些实施例中，所述第二半导体层包括***电路；所述第二重布线与所述***电路电连接。
在一些实施例中，每一个所述字线通过一个所述第一重布线和对应的所述第二重布线电连接至所述***电路，且每一个所述位线通过一个所述第一重布线和对应的所述第二重布线电连接至所述***电路。
在一些实施例中，所述第一半导体层包括第一介质层，所述第一重布线位于所述第一介质层中；所述第二半导体层包括第二介质层，所述第二重布线位于所述第二介质层中；所述半导体结构还包括：阻挡层；
所述阻挡层位于所述第一重布线与所述第一介质层之间、所述第二重布线与所述第二介质层之间、所述键合焊盘与所述第一介质层之间、以及所述键合焊盘与所述第二介质层之间。
第二方面，本公开实施例提供一种半导体结构的形成方法，包括：
提供第一半导体层和第二半导体层；
在所述第一半导体层中形成第一重布线；其中，所述第一重布线在所述第一半导体层与所述第二半导体层的键合面上具有第一投影长度；
在所述第二半导体层中形成第二重布线；其中，所述第二重布线在所述键合面上具有第二投影长度，且所述第一投影长度与所述第二投影长度不相等；
键合所述第一半导体层与所述第二半导体层，以将所述第一重布线与所述第二重布线电连接。
在一些实施例中，所述第一重布线通过以下步骤形成：
在所述第一半导体层的衬底表面形成第一介质层；
刻蚀所述第一介质层，形成第一刻蚀凹槽；
在所述第一刻蚀凹槽中填充金属材料，形成所述第一重布线。
在一些实施例中，所述第二重布线通过以下步骤形成：
在所述第二半导体层的衬底表面形成第二介质层；
刻蚀所述第二介质层，形成第二刻蚀凹槽；
在所述第二刻蚀凹槽中填充金属材料，形成所述第二重布线。
在一些实施例中，所述方法还包括：形成与所述第一重布线电连接的第一金属垫，以及，形成与所述第二重布线电连接的第二金属垫。
在一些实施例中，所述键合所述第一半导体层与所述第二半导体层，以将所述第一重布线与所述第二重布线电连接，包括：
将暴露所述第一金属垫的第一半导体层的第一表面与暴露所述第二金属垫的第二半导体层的第二表面进行表面激活处理；
贴合所述第一表面和所述第二表面，且将每一所述第一金属垫与一个所述第二金属垫面对面对准；
对所述第一半导体层和所述第二半导体层进行退火处理。
本公开实施例提供的半导体结构及其形成方法，其中，半导体结构包括：相互键合的第一半导体层和第二半导体层；所述第一半导体层包括第一重布线；所述第一重布线在所述第一半导体层与所述第二半导体层的键合面上具有第一投影长度；所述第二半导体层包括第二重布线；所述第二重布线在所述键合面上具有第二投影长度，且所述第一投影长度与所述第二投影长度不相等；所述第一重布线与所述第二重布线电连接。本公开实施例中，半导体层之间通过键合的方式电连接，由于键合所采用的金属垫面积较大，因此，能够避免两个半导体层之间的电连接点较小不能对准而导致的无法电连接的问题，提高了半导体的制备良率；另外，本公开实施例中通过设置两个半导体层中重布线的投影长度不同，来增大金属垫之间的间距，从而减小了寄生电容，提高了半导体结构的性能。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1a为本公开实施例提供的半导体结构的结构示意图；
图1b为本公开实施例提供的多个键合焊盘在第一半导体层和第二半导体层的键合面上的投影示意图；
图2a至2d为本公开实施例提供的第一重布线和第二重布线在第一半导体层和第二半导体层的键合面上的投影示意图；
图3为本公开实施例提供的另一种半导体结构的结构示意图；
图4为本公开实施例提供的半导体结构的形成方法的流程示意图；
图5a～5l为本公开实施例提供的半导体结构的形成过程示意图；
附图标记说明如下：
10—键合面；11—第一半导体层；111/111a/111b/111c/111d/111e—第一重布线；12—第二半导体层；121/121a/121b/121c/121d/121e—第二重布线；1111—第一布线；1112—第二布线；1113—第三布线；1211—第四布线；1212—第五布线；1213—第六布线；112—第一介质层；122—第二介质层；1121—第一初始介质层；1122—第二初始介质层；1123—第三初始介质层；1124—第四初始介质层；1221—第五初始介质层；1222—第六初始介质层；1223—第七初始介质层；1224—第八初始介质层；13/13a/13b/13c/13d/13e/13f/13g/13h/13i/13j—键合焊盘；131—第一金属垫；132—第二金属垫；14—存储阵列；141—字线；142—电容；143—支撑结构；15—***电路；151—有源区；16—阻挡层；161—第一阻挡层；162—第二阻挡层；163—第三阻挡层；164—第四阻挡层；165—第五阻挡层；166—第六阻挡层；167—第七阻挡层；168—第八阻挡层；17—衬底；100/200—半导体结构。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开的具体技术方案做进一步详细描述。以下实施例用于说明本公开，但不用来限制本公开的范围。
基于相关技术中存在的问题，本公开实施例提供一种半导体结构及其形成方法，下面通过附图对本公开实施例提供的半导体结构及其形成方法做进一步的详细说明。
图1a为本公开实施例提供的半导体结构的结构示意图，如图1a所示，半导体结构100包括：相互键合的第一半导体层11和第二半导体层12；第一半导体层11包括第一重布线111；第一重布线111在第一半导体层11与第二半导体层12的键合面10上具有第一投影长度d1；第二半导体层12包括第二重布线121；第二重布线121在键合面10上具有第二投影长度d2，且第一投影长度d1与第二投影长度d2不相等；第一重布线111与第二重布线121电连接。
本公开实施例中，第一半导体层11和第二半导体层12可以是晶圆，也可以是晶圆切割后得到的芯片。第一半导体层11和第二半导体层12键合的方式可以包括直接键合、热压键合、等离子活化键合或者键合剂键合等。
本公开实施例中，第一半导体层11还包括第一介质层112，第一重布线111位于第一介质层中112中；第二半导体层12还包括第二介质层122，第二重布线121位于第二介质层122中。第一重布线111和第二重布线121可以由任意一种导电金属材料组成，例如铜、铝、铜铝合金或者钨；第一介质层112和第二介质层122的材料可以是氧化物，例如可以是氧化硅。
请继续参考图1a，第一半导体层11还包括与第一重布线111连接的第一金属垫131；第二半导体层12还包括与第二重布线121连接的第二金属垫132；第一重布线111与对应的第二重布线121通过第一金属垫131和第二金属垫132电连接。
本公开实施例中，第一金属垫131与对应的第二金属垫132键合后形成键合焊盘13；多个键合焊盘13在第一半导体层11和第二半导体层12的键合面10中呈阶梯状排布。
图1b为本公开实施例提供的多个键合焊盘在第一半导体层和第二半导体层的键合面上的投影示意图，如图1b所示，本公开实施例中，键合焊盘13a、13b、13c、13d、13e在第一半导体层11和第二半导体层12的键合面上呈阶梯状分布；键合焊盘13f、13g、13h、13i、13j在第一半导体层11和第二半导体层12的键合面上也呈阶梯状分布。
本公开实施例中，键合焊盘在第一半导体层11和第二半导体层12的键合面上按照阶梯状分布的方式包括：键合焊盘13a、13b、13c、13d、13e到存储阵列的距离依次增大、依次减小、先增大后减小和先减小后增大其中至少一者。
本公开实施例中，半导体层之间通过键合的方式电连接，由于键合所采用的金属垫的面积较大，因此，能够避免两个半导体层之间的电连接点较小不能对准而导致的无法电连接的问题，提高了半导体的制备良率；另外，本公开实施例中通过设置两个半导体层中重布线的投影长度不同，来增大键合垫之间的间距，从而减小了寄生电容，提高了半导体结构的性能。
在一些实施例中，多个第一重布线111与多个第二重布线121一一对应电连接，且每一个第一重布线111在键合面10上的投影长度与对应的第二重布线121在键合面10上的投影长度之和相等。
本公开实施例中，多个第一重布线111按照预设的排列方式循环排列；其中，预设的排列方式包括：第一投影长度依次增大、第一投影长度依次减小、第一投影长度先增大后减小和第一投影长度先减小后增大其中至少一者。
图2a至2d为本公开实施例提供的第一重布线和第二重布线在第一半导体层和第二半导体层的键合面上的投影示意图，下面结合图2a至2d对本公开实施例中第一重布线和第二重布线在键合面上的排列方式进行详细说明。
在一些实施例中，当多个第一重布线111在键合面10上的第一投影长度先减小后增大时，与每一个第一重布线111对应的第二重布线121在键合面10上的第二投影长度先增大后减小。如图2a所示，第一重布线111a、111b、111c、111d和111e分别与第二重布线121a、121b、121c、121d和121e一一对应电连接，当第一重布线111a、111c、111d在键合面10上的第一投影长度先减小(即d1a＞d1c)后增大(即d1c＜d1d)时，与第一重布线对应的第二重布线121a、121c、121d在键合面10上的第二投影长度先增大(即d2a＜d2c)后减小(即d2c＞d2d)。本公开实施例中，第一重布线111a与第二重布线121a在键合面10上的投影长度之和(d1a+d2a)等于第一重布线111c与第二重布线121c在键合面10上的投影长度之和(d1c+d2c)。
在一些实施例中，当多个第一重布线111在键合面10上的第一投影长度依次减小时，与每一个第一重布线111对应的第二重布线121在键合面10上的第二投影长度依次增大。如图2b所示，第一重布线111a、111b、111c、111d和111e分别与第二重布线121a、121b、121c、121d和121e一一对应电连接，当第一重布线111a、111c、111e在键合面10上的第一投影长度依次减小(即d1a＞d1c＞d1e)时，与每一个第一重布线对应的第二重布线121a、121c、121e在键合面10上的第二投影长度依次增大(即d2a＜d2c＜d2e)。本公开实施例中，第一重布线111a与第二重布线121a在键合面10上的投影长度之和(d1a+d2a)等于第一重布线111e与第二重布线121e在键合面10上的投影长度之和(d1e+d2e)。
在一些实施例中，当多个第一重布线111在键合面10上的第一投影长度依次增大时，与每一个第一重布线111对应的第二重布线121在键合面10上的第二投影长度依次减小。如图2c所示，第一重布线111a、111b、111c、111d和111e分别与第二重布线121a、121b、121c、121d和121e一一对应电连接，当第一重布线111a、111c、111e在键合面10上的第一投影长度依次增大(即d1a＜d1c＜d1e)时，与每一个第一重布线对应的第二重布线121a、121c、121e在键合面10上的第二投影长度依次减小(即d2a＞d2c＞d2e)。
在一些实施例中，当多个第一重布线111在键合面10上的第一投影长度先增大后减小时，与每一个第一重布线111对应的第二重布线121在键合面10上的第二投影长度先减小后增大。如图2d所示，第一重布线111a、111b、111c、111d和111e分别与第二重布线121a、121b、121c、121d和121e一一对应电连接，当第一重布线111a、111c、111d在键合面10上的第一投影长度先增大(即d1a＜d1c)后减小时(即d1c＞d1d)，与每一个第一重布线111对应的第二重布线121a、121c、121d在键合面10上的第二投影长度先减小(即d2a＞d2c)后增大(即d2c＜d2d)。
在一些实施例中，请继续参考图2a至2d，第一半导体层11包括多个第一重布线111，其中，任意相邻两个第一重布线111在键合面10上的投影长度不相等。例如，第一半导体层11包括第一重布线111a、111b、111c、111d和111e；第一重布线111a与第一重布线111b在键合面10上的投影长度不相等，或者，第一重布线111c与第一重布线111d在键合面10上的投影长度不相等。本公开实施例中，当任意相邻两个第一重布线111在键合面10上的投影长度不相等时，与任意相邻两个第一重布线111对应的第二重布线121在键合面10上的投影长度可以相等，也可以不相等。例如，第一重布线111a与第一重布线111b在键合面10上的投影长度不相等，第二重布线121a与第二重布线121b在键合面10上的投影长度相等(未示出)。
在一些实施例中，请继续参考图2a至2d，第二半导体层12包括多个第二重布线121，其中，任意相邻两个第二重布线121在键合面10上的投影长度不相等。例如，第二半导体层12包括第二重布线121a、121b、121c、121d和121e；第二重布线121a与第二重布线121b在键合面10上的投影长度不相等，或者，第二重布线121c与第二重布线121d在键合面10上的投影长度不相等。本公开实施例中，当任意相邻两个第二重布线121在键合面10上的投影长度不相等时，与任意相邻两个第二重布线121对应的第一重布线111在键合面10上的投影长度可以相等，也可以不相等。例如，第二重布线121a与第二重布线121b在键合面10上的投影长度不相等，第一重布线111a与第一重布线111b在键合面10上的投影长度相等(未示出)。
图3为本公开实施例提供的另一种半导体结构的结构示意图。如图3所示，本公开实施例提供的半导体结构200，包括：相互键合的第一半导体层11和第二半导体层12；第一半导体层11包括第一重布线111；第一重布线111在第一半导体层11与第二半导体层12的键合面10上具有第一投影长度d1；第二半导体层12包括第二重布线121；第二重布线121在键合面10上具有第二投影长度d2，且第一投影长度d1与第二投影长度d2不相等；第一重布线111与第二重布线121电连接。
本公开实施例中，第一半导体层11包括第一介质层112，第一重布线111位于第一介质层112中；第二半导体层12包括第二介质层122，第二重布线121位于第二介质层122中。
请继续参考图3，第一半导体层11还包括与第一重布线111连接的第一金属垫131；第二半导体层12还包括与第二重布线121连接的第二金属垫132；第一重布线111与对应的第二重布线121通过第一金属垫131和第二金属垫132电连接。
请继续参考图3，第一半导体层11还包括存储阵列14；存储阵列14包括多个字线(即全环栅结构)141和多个位线(图3中未示出)；其中，每一个字线141与一个对应的第一重布线111电连接，且每一个位线与一个对应的第一重布线111电连接。
在一些实施例中，第一半导体层11包含的存储阵列14为三维半导体结构。例如，存储阵列14可以包括多个沿平行衬底表面方向延伸在垂直衬底表面的方向上呈台阶状的字线，例如字线在沿垂直衬底表面方向从下至上具有逐层减小的长度，存储阵列14还包括沿垂直衬底表面方向延伸的位线。或者，存储阵列14可以包括多个沿平行衬底表面方向延伸在垂直衬底表面的方向上呈台阶状的位线，例如位线在沿垂直衬底表面方向从下至上具有逐层减小的长度，存储阵列14还包括沿垂直衬底表面方向延伸的字线。如图1b所示，示例性的，键合焊盘13a、13b、13c、13d、13e用于连接第一半导体层中存储阵列包括的沿垂直衬底表面方向延伸的位线，键合焊盘13f、13g、13h、13i、13j用于连接第一半导体层中存储阵列包括的沿平行衬底表面方向延伸的字线。
在一些实施例中，存储阵列14还包括多个晶体管、多个电容142，以及用于支撑多个晶体管和多个电容142的支撑结构143。
本公开实施例中，位线采用的材料可以是导电材料，例如多晶硅、金属硅化物、导电金属氮化物(例如氮化钛、氮化钽、氮化钨等)和金属(例如钨、钛、钽等)中的一种或者几种组合。
在一些实施例中，第二半导体层12包括***电路15；第二重布线121与***电路15电连接。
在一些实施例中，***电路15可以包括感测放大器，感测放大器位于***电路中的有源区151中，感测放大器用于感测来自位线和互补位线之间的电压差，并且将该电压差大到可识别逻辑电平，从而能够由存储器件外的逻辑单元正确地解释数据，进而实现控制存储单元向对应的电容器中存储数据，和/或从对应的电容器中读取数据。请继续参考图3，第二重布线121与有源区151相连。
在其它实施例中，***电路15还可以包括行解码器、列解码器、输入/输出控制器或者复用器等。
在一些实施例中，请继续参考图3，每一个字线141通过一个第一重布线111和对应的第二重布线121电连接至***电路15，且每一个位线(图3中未示出)通过一个第一重布线111和对应的第二重布线121电连接至***电路15。
需要说明的是，本公开实施例中，字线为台阶状结构。
在一些实施例中，请继续参考图3，半导体结构200还包括：阻挡层16；挡层16位于第一重布线111与第一介质层112之间、第二重布线121与第二介质层122之间，键合焊盘13与第一介质层112之间以及键合焊盘13与第二介质层122之间。
本公开实施例中，阻挡层16的材料可以是氮化钛、氮化钽、氮化钴、氮化镍或氮化钨，本公开实施例中，阻挡层16的材料为氮化钛，氮化钛具有良好的阻挡特性和附着特性，能够有效的阻挡第一重布线材料和第二重布线材料的扩散。
本公开实施例中，半导体层之间通过键合的方式电连接，由于键合所采用的金属垫面积较大，因此，能够避免两个半导体层之间的电连接点较小不能对准而导致的无法电连接的问题，提高了半导体的制备良率。
本公开实施例提供还一种半导体结构的形成方法，图4为本公开实施例提供的半导体结构的形成方法的流程示意图，如图4所示，半导体结构的形成方法包括：
步骤S401、提供第一半导体层和第二半导体层。
步骤S402、在第一半导体层中形成第一重布线；其中，第一重布线在第一半导体层与第二半导体层的键合面上具有第一投影长度。
步骤S403、在第二半导体层中形成第二重布线；其中，第二重布线在键合面上具有第二投影长度，且第一投影长度与第二投影长度不相等。
步骤S404、键合第一半导体层与第二半导体层，以将第一重布线与第二重布线电连接。
图5a～5l为本公开实施例提供的半导体结构的形成过程示意图，接下来请参考图5a～5l对本公开实施例提供的半导体结构的形成过程示意图进一步详细地说明。
首先，可以参考图5a和5b，执行步骤S401、提供第一半导体层11和第二半导体层12。其中，第一半导体层11包括衬底17和位于衬底17表面的存储阵列14，第二半导体层12包括衬底17和位于衬底17表面的***电路15。
本公开实施例中，衬底17可以是硅衬底、绝缘体上硅衬底等。衬底也可以包括其他半导体元素或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其他半导体合金，例如：磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、和/或磷砷化铟镓(GaInAsP)或其组合。
接下来，可以参考5c至图5e，执行步骤S402、在第一半导体层11中形成第一重布线111；其中，第一重布线111在第一半导体层11与第二半导体层12的键合面10上具有第一投影长度d1。
在一些实施例中，第一重布线111可以通过以下步骤形成：在第一半导体层11的衬底17表面形成第一介质层112；刻蚀第一介质层112，形成第一刻蚀凹槽；在第一刻蚀凹槽中填充金属材料，形成第一重布线111。
首先，参考图5c，在第一半导体层11的衬底17表面形成第一初始介质层1121，刻蚀第一初始介质层1121，形成第一凹槽(图5c中未示出)，第一凹槽暴露存储阵列14中的字线或位线，在第一凹槽的内壁填充阻挡材料，形成第一阻挡层161，在第一阻挡层161的表面填充金属材料，形成第一布线1111，第一布线1111充满第一凹槽；其次，参考图5d，在第一初始介质层1121的表面形成第二初始介质层1122，刻蚀第二初始介质层1122，形成第二凹槽(图5d中未示出)，第二凹槽暴露第一布线1111，在第二凹槽的内壁填充阻挡材料，形成第二阻挡层162，在第二阻挡层162的表面填充金属材料，形成第二布线1112，第二布线1112充满第二凹槽；最后，参考图5e，在第二初始介质层1122的表面形成第三初始介质层1123，刻蚀第三初始介质层1123，形成第三凹槽(图5e中未示出)，第三凹槽暴露第二布线1112，在第三凹槽的内壁填充阻挡材料，形成第三阻挡层163，在第三阻挡层163的表面填充金属材料，形成第三布线1113，第三布线1113充满第三凹槽。其中，第一初始介质层1121、第二初始介质层1122、第三初始介质层1123构成第一介质层112；第一布线1111、第二布线1112、第三布线1113构成第一重布线111。
在一些实施例中，可以参考图5f，半导体结构的形成方法还包括：形成与第一重布线111电连接的第一金属垫131。
如图5f所示，在第三初始介质层1123表面形成第四初始介质层1124，刻蚀第四初始介质层1124，形成第一金属垫凹槽(图5f中未示出)，第一金属垫凹槽暴露出第三布线1113，且第一金属垫凹槽的开口尺寸大于第三凹槽的开口尺寸，在第一金属垫凹槽的内壁填充阻挡材料，形成第四阻挡层164，在第四阻挡层164的表面填充金属材料，形成第一金属垫131，其中，第一金属垫131的顶表面与第四初始介质层1124的顶表面平齐。
本公开实施例中，阻挡材料可以是钛、钨、钽、铂金属合金，例如可以是氮化钽；金属材料可以是铜、铝、铜铝合金或者钨。
接下来，可以参考5g至图5i，执行步骤S403、在第二半导体层12中形成第二重布线121；其中，第二重布线121在键合面上具有第二投影长度d2，且第一投影长度d1与第二投影长度d2不相等。
在一些实施例中，第二重布线121通过以下步骤形成：在第二半导体层的衬底17表面形成第二介质层122；刻蚀第二介质层122，形成第二刻蚀凹槽；在第二刻蚀凹槽中填充金属材料，形成第二重布线121。
首先，参考图5g，在第二半导体层12的衬底17表面形成第五初始介质层1221，刻蚀第五初始介质层1221，形成第四凹槽(图5g中未示出)，第四凹槽暴露***电路15中的有源区，在第四凹槽的内壁填充阻挡材料，形成第五阻挡层165，在第五阻挡层165的表面填充金属材料，形成第四布线1211，第四布线1211充满第四凹槽；其次，参考图5h，在第五初始介质层1221的表面形成第六初始介质层1222，刻蚀第六初始介质层1222，形成第五凹槽(图5h中未示出)，第五凹槽暴露第四布线1211，在第五凹槽的内壁填充阻挡材料，形成第六阻挡层166，在第六阻挡层166的表面填充金属材料，形成第五布线1212，第五布线1212充满第五凹槽；最后，参考图5i，在第六初始介质层1222的表面形成第七初始介质层1223，刻蚀第七初始介质层1223的表面，形成第六凹槽(图5i中未示出)，第六凹槽暴露第五布线1212，在第六凹槽的内壁填充阻挡材料，形成第七阻挡层167，在第六布线1213的表面填充金属材料，形成第六布线1213，第六布线1213充满第六凹槽。其中，第五初始介质层1221、第六初始介质层1222、第七初始介质层1223构成第二介质层122；第四布线1211、第五布线1212、第六布线1213构成第二重布线121。
本公开实施例中，阻挡材料可以是钛、钨、钽、铂金属合金，例如氮化钽；金属材料可以是铜、铝、铜铝合金或者钨。
在一些实施例中，参考图5j，半导体结构的形成方法还包括：形成与第二重布线121电连接的第二金属垫132。
如图5j所示，在第七初始介质层1223表面形成第八初始介质层1224，刻蚀第八初始介质层1224，形成第二金属垫凹槽(图5j中未示出)，第二金属垫凹槽暴露出第六布线1213，且第二金属垫凹槽的开口尺寸大于第六凹槽的开口尺寸，在第二金属垫凹槽的内壁填充阻挡材料，形成第八阻挡层168，在第八阻挡层168的表面填充金属材料，形成第二金属垫132，其中，第二金属垫132的顶表面与第八初始介质层1224的顶表面平齐。
请继续参考图5c至5j，本公开实施例中，第一阻挡层161、第二阻挡层162、第三阻挡层163、第四阻挡层164、第五阻挡层165、第六阻挡层166、第七阻挡层167、第八阻挡层168构成阻挡层16。
本公开实施例中，第一金属垫131和第二金属垫132采用的材料可以是任意一种导电金属材料，例如铜、铝、铜铝合金或者钨。第一金属垫131和第二金属垫132用于电连接第一重布线111和第二重布线121。在一些实施例中，为了减小相邻接金属垫之间短路的情况，还可以在相邻金属垫之间可以填充隔离材料。
接下来，可以参考图5k和图5l，执行步骤S404、键合第一半导体层11与第二半导体层12，以将第一重布线111与第二重布线121电连接。
在一些实施例中，键合第一半导体层11与第二半导体层12，以将第一重布线111与第二重布线121电连接，包括：
将暴露第一金属垫131的第一半导体层11的第一表面与暴露第二金属垫132的第二半导体层12的第二表面进行表面激活处理。
本公开实施例中，激活处理的目的是为了实现对第一半导体层11和第二半导体层12的表面进行清洗，去除第一半导体层11和第二半导体层12表面的金属氧化物、化学物质、颗粒、或其它杂质。
本公开实施例中，贴合第一表面和第二表面，且将每一第一金属垫131与一个第二金属垫132面对面对准；对第一半导体层11和第二半导体层12进行退火处理。
本公开实施例中，通过对第一半导体层和第二半导体层进行退火处理以减少第一半导体层和第二半导体层中的缺陷。
本公开实施例中，参考图5k和5l，第一重布线111在第一半导体层11与第二半导体层12的键合面10上具有第一投影长度d1。第二重布线121在第一半导体层11与第二半导体层12的键合面10上具有第二投影长度d2，第一投影长度d1与第二投影长度d2不相等，例如，第一投影长度d1大于第二投影长度d2(如图5k所示)，或者，第一投影长度d1小于第二投影长度d2(如图5l所示)。
本公开实施例提供的半导体结构的形成方法，在第一半导体表面形成第一金属垫，在第二半导体表面形成第二金属垫，通过第一金属垫和第二金属垫，键合第一半导体层和第二半导体层，由于第一金属垫和第二金属垫的面积较大，因此，能够避免两个半导体层之间的电连接点较小不能对准而导致的无法电连接的问题，提高了半导体的制备良率。另外，本公开实施例中通过形成投影长度不同的第一重布线和第二重布线，来增大金属垫之间的间距，从而减小了所形成的半导体结构的寄生电容，提高了半导体结构的性能。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个***，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (19)
1.一种半导体结构，其特征在于，包括：相互键合的第一半导体层和第二半导体层；
所述第一半导体层包括第一重布线；其中，所述第一重布线在所述第一半导体层与所述第二半导体层的键合面上具有第一投影长度；
所述第二半导体层包括第二重布线；其中，所述第二重布线在所述键合面上具有第二投影长度，且所述第一投影长度与所述第二投影长度不相等；
所述第一重布线与所述第二重布线电连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一半导体层包括多个第一重布线，所述第二半导体层包括多个第二重布线；任意相邻两个所述第一重布线在所述键合面上的投影长度不相等；或者，任意相邻两个所述第二重布线在所述键合面上的投影长度不相等。
3.根据权利要求2所述的半导体结构，其特征在于，所述多个第一重布线与所述多个第二重布线一一对应电连接，且每一个所述第一重布线在所述键合面上的投影长度与对应的所述第二重布线在所述键合面上的投影长度之和相等。
4.根据权利要求3所述的半导体结构，其特征在于，多个所述第一重布线按照预设的排列方式循环排列；
其中，所述预设的排列方式包括：所述第一投影长度依次增大、所述第一投影长度依次减小、所述第一投影长度先增大后减小和所述第一投影长度先减小后增大。
5.根据权利要求4所述的半导体结构，其特征在于，当多个所述第一重布线在所述键合面上的第一投影长度依次减小时，与每一个所述第一重布线对应的所述第二重布线在所述键合面上的第二投影长度依次增大。
6.根据权利要求4所述的半导体结构，其特征在于，当多个所述第一重布线在所述键合面上的第一投影长度依次增大时，与每一个所述第一重布线对应的所述第二重布线在所述键合面上的第二投影长度依次减小。
7.根据权利要求4所述的半导体结构，其特征在于，当多个所述第一重布线在所述键合面上的第一投影长度先增大后减小时，与每一个所述第一重布线对应的所述第二重布线在所述键合面上的第二投影长度先减小后增大。
8.根据权利要求4所述的半导体结构，其特征在于，当多个所述第一重布线在所述键合面上的第一投影长度先减小后增大时，与每一个所述第一重布线对应的所述第二重布线在所述键合面上的第二投影长度先增大后减小。
9.根据权利要求1至8任一项所述的半导体结构，其特征在于，所述第一半导体层还包括与所述第一重布线连接的第一金属垫；所述第二半导体层还包括与所述第二重布线连接的第二金属垫；
所述第一重布线与对应的所述第二重布线通过所述第一金属垫和所述第二金属垫电连接。
10.根据权利要求9所述的半导体结构，其特征在于，所述第一金属垫与对应的所述第二金属垫键合后形成键合焊盘；多个所述键合焊盘在所述键合面中呈阶梯状排布。
11.根据权利要求10所述的半导体结构，其特征在于，所述第一半导体层包括存储阵列；所述存储阵列包括多个字线和多个位线；
其中，每一个所述字线与一个对应的所述第一重布线电连接，且每一个所述位线与一个对应的所述第一重布线电连接。
12.根据权利要求11所述的半导体结构，其特征在于，所述第二半导体层包括***电路；所述第二重布线与所述***电路电连接。
13.根据权利要求12所述的半导体结构，其特征在于，每一个所述字线通过一个所述第一重布线和对应的所述第二重布线电连接至所述***电路，且每一个所述位线通过一个所述第一重布线和对应的所述第二重布线电连接至所述***电路。
14.根据权利要求13所述的半导体结构，其特征在于，所述第一半导体层包括第一介质层，所述第一重布线位于所述第一介质层中；所述第二半导体层包括第二介质层，所述第二重布线位于所述第二介质层中；所述半导体结构还包括：阻挡层；
所述阻挡层位于所述第一重布线与所述第一介质层之间、所述第二重布线与所述第二介质层之间、所述键合焊盘与所述第一介质层之间、以及所述键合焊盘与所述第二介质层之间。
15.一种半导体结构的形成方法，其特征在于，包括：
提供第一半导体层和第二半导体层；
在所述第一半导体层中形成第一重布线；其中，所述第一重布线在所述第一半导体层与所述第二半导体层的键合面上具有第一投影长度；
在所述第二半导体层中形成第二重布线；其中，所述第二重布线在所述键合面上具有第二投影长度，且所述第一投影长度与所述第二投影长度不相等；
键合所述第一半导体层与所述第二半导体层，以将所述第一重布线与所述第二重布线电连接。
16.根据权利要求15所述的方法，其特征在于，所述第一重布线通过以下步骤形成：
在所述第一半导体层的衬底表面形成第一介质层；
刻蚀所述第一介质层，形成第一刻蚀凹槽；
在所述第一刻蚀凹槽中填充金属材料，形成所述第一重布线。
17.根据权利要求15所述的方法，其特征在于，所述第二重布线通过以下步骤形成：
在所述第二半导体层的衬底表面形成第二介质层；
刻蚀所述第二介质层，形成第二刻蚀凹槽；
在所述第二刻蚀凹槽中填充金属材料，形成所述第二重布线。
18.根据权利要求15至17任一项所述的方法，其特征在于，所述方法还包括：形成与所述第一重布线电连接的第一金属垫，以及，形成与所述第二重布线电连接的第二金属垫。
19.根据权利要求18所述的方法，其特征在于，所述键合所述第一半导体层与所述第二半导体层，以将所述第一重布线与所述第二重布线电连接，包括：
将暴露所述第一金属垫的第一半导体层的第一表面与暴露所述第二金属垫的第二半导体层的第二表面进行表面激活处理；
贴合所述第一表面和所述第二表面，且将每一所述第一金属垫与一个所述第二金属垫面对面对准；
对所述第一半导体层和所述第二半导体层进行退火处理。
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