JP2010278312A - 半導体装置 - Google Patents

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Abstract

【課題】ゲート幅方向端部Ｅを取り囲むフィールド酸化膜コーナー部１９近傍の活性領域１４に形成された、高濃度Ｎ型ドリフト層５の部分で絶縁破壊することにより、ＤＭＯＳトランジスタのソース・ドレイン間絶縁破壊電圧ＢＶＤＳが低下することを防止する。
【解決手段】ゲート幅方向端部Ｅの活性領域１４の幅を、ゲート幅方向中央部より広く形成することによりフィールド酸化膜コーナー部１９を、ゲート幅方向端部Ｅに形成されたＰ型ボディ層４からゲート幅方向端部の外側に遠ざける。これにより、デバイス面積を拡大することなく、Ｐ型ボディ層４から、フィールド酸化膜コーナー部１９の近傍に形成される高濃度Ｎ型ドリフト層５を遠ざける事ができる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に耐圧の向上が図れる構成を有する半導体装置に関する。
半導体装置には、ＬＤＭＯＳトランジスタが含まれる。なお、ＤＭＯＳとはＤｏｕｂｌｅ―Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＤＭＯＳトランジスタの内、横方向に電流が流れるものがＬＤＭＯＳトランジスタである。この場合のＬＤはＬａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄの略称である。ＬＤＭＯＳトランジスタは電源回路やドライバー回路等に広く採用されている。
ゲートチャネル層に隣接して、高濃度の不純物が含まれるソース層およびドレイン層を形成するＭＯＳトランジスタにおいては、ドレイン層に逆バイアスを印加したとき、ドレイン層から下側の半導体層への空乏層は、半導体層の不純物濃度に応じて拡がっていく。しかし、ゲートチャネル層と隣接するドレイン層から、ゲートチャネル層となる半導体層への横方向の空乏層は、ゲート電極とドレイン層の電界が影響して十分拡がる事ができない。従って、ドレイン層下方向に比し、ドレイン層横方向の電界強度がはるかに大きくなり絶縁破壊を起こしてしまうため、高耐圧ＭＯＳトランジスタの実現が困難であった。
この問題を解決するため、ゲート絶縁膜の膜厚を厚くしゲート電極からの電界を弱めて対処できる。しかし、微細化の進展と共にゲート絶縁膜は薄膜化の方向に向かい、それに対処する方法として、いわゆるオフセットドレイン構造が採用されてきた。
即ち、ゲートチャネル層から高濃度のドレイン層を離した構成である。この場合、ゲートチャネル層と高濃度ドレイン層の間に、ドレイン層と同型の不純物でドレイン層より低濃度の、いわゆるドリフト層を形成し、高濃度ドレイン層から横方向へ空乏層が拡がりやすくして横方向の電界強度を弱め、耐圧の改善を図ってきた。
このようなオフセットドレイン構造のＤＭＯＳトランジスタに関しては特許文献１および特許文献２にその構成及び耐圧改善方法が記載されている。
特開平１０−２３３５０８号公報 特開平０８−２３６７５４号公報
前述のドリフト層は、ゲートチャネル層が反転してＤＭＯＳトランジスタがオンした時、ソース層とドレイン層間の電流の通路を形成することになるため、できるだけ抵抗が低い方が良い。即ち、ドリフト層の不純物濃度は高い方がオン抵抗が低く有利である。これは、ドリフト層の不純物濃度を低くしてドリフト層側に延びる空乏層を広げ、表面での耐圧低下を少なくして、所望の耐圧を得るという前述の効果とはトレードオフの関係にある。
従って、低オン抵抗と高耐圧の双方をバランスよく実現するため、ドリフト層の不純物濃度は過不足ない状態に決定しなければならず、何らかの別の要因が発生すると耐圧が劣化する可能性ある。本発明者は、ドリフト層の不純物濃度を、オン抵抗と耐圧の点からバランスを取って設定したにもかかわらず、後述するようにゲート幅方向端部において耐圧劣化が生じることを発見するに至った。ゲート幅方向端部における耐圧劣化を阻止する事が課題となる。
本発明の半導体装置は、第１導電型の半導体層と、半導体層の表面に形成され、活性領域を分離する素子分離層と、活性領域の表面に形成されたチャネル領域を含む第２導電型のボディ層と、ボディ層内に形成された第１導電型のソース層と、半導体層上に形成されたゲート絶縁膜と、チャネル領域上を含む半導体層上に、ゲート絶縁膜を介して形成されたゲート電極と、半導体層に形成された第１導電型のドリフト層と、ソース層と対向してドリフト層の表面に形成された第１導電型のドレイン層と、を備え、活性領域は、そのゲート幅方向の中央よりも端部側において、該活性領域の幅が広く形成されていることを特徴とする。
本発明によれば、半導体装置のゲート幅方向端部での耐圧劣化を防止する事ができ、所望の耐圧性能を有するＤＭＯＳトランジスタを製造する事が可能である。
（Ａ）〜（Ｃ）本発明の第１の実施形態におけるＤＭＯＳトランジスタを示す平面図及び断面図である。 （Ａ）、（Ｂ）図１のＤＭＯＳトランジスタにおいて、ゲート幅方向端部とフィールド酸化膜端部間の距離とソース・ドレイン間絶縁破壊電圧の関係を示す図面である。 （Ａ）、（Ｂ）本発明の第１の実施形態におけるＤＭＯＳトランジスタの製造方法を示す断面図である。 （Ａ）、（Ｂ）本発明の第１の実施形態におけるＤＭＯＳトランジスタの製造方法を示す断面図である。 （Ａ）、（Ｂ）本発明の第１の実施形態におけるＤＭＯＳトランジスタの製造方法を示す断面図である。 （Ａ）、（Ｂ）本発明の第１の実施形態におけるＤＭＯＳトランジスタの製造方法を示す断面図である。 （Ａ）、（Ｂ）本発明の第１の実施形態におけるＤＭＯＳトランジスタの製造方法を示す断面図である。 （Ａ）、（Ｂ）本発明の第１の実施形態におけるＤＭＯＳトランジスタの製造方法を示す断面図である。 （Ａ）、（Ｂ）本発明の第１の実施形態におけるＤＭＯＳトランジスタの製造方法を示す断面図である。 （Ａ）、（Ｂ）本発明の第１の実施形態におけるＤＭＯＳトランジスタの製造方法を示す断面図である。 （Ａ）、（Ｂ）本発明の第１の実施形態におけるＤＭＯＳトランジスタの製造方法を示す断面図である。 （Ａ）、（Ｂ）本発明の第１の実施形態におけるＤＭＯＳトランジスタの製造方法を示す断面図である。 （Ａ）、（Ｂ）本発明の第１の実施形態におけるＤＭＯＳトランジスタの製造方法を示す断面図である。 （Ａ）、（Ｂ）本発明の第２の実施形態におけるＤＭＯＳトランジスタを示す平面図及び断面図である。 （Ａ）、（Ｂ）本発明の第２の実施形態におけるＤＭＯＳトランジスタのゲート幅方向端部でのソース・ドレイン間絶縁破壊電圧低下に対する改善策を示す断面図である。 （Ａ）、（Ｂ）本発明の第２の実施形態におけるＤＭＯＳトランジスタの製造方法を示す断面図である。 （Ａ）、（Ｂ）本発明の第２の実施形態におけるＤＭＯＳトランジスタの製造方法を示す断面図である。 （Ａ）〜（Ｃ）比較例としてのＤＭＯＳトランジスタを示す平面図及び断面図である。 （Ａ）〜（Ｃ）比較例としてのＤＭＯＳトランジスタのゲート幅方向端部とゲート中心領域の活性領域内のリン濃度分布を示す図面である。
〔第１の実施形態〕
本発明の第１の実施形態に係るＤＭＯＳトランジスタについて、図１、図２を参照して説明する。なお、本実施形態のＤＭＯＳトランジスタは、低電圧動作のＮチャネル型ＤＭＯＳトランジスタ（ＬＤＭＯＳトランジスタ）であり、以降、ＤＭＯＳトランジスタ１００と表示して説明する。図１（Ａ）は本発明のＤＭＯＳトランジスタ１００の平面図である。後述する比較例に示す図１８（Ａ）との相違点は、フィールド酸化膜端部１３を示す点線部が、ゲート幅方向端部Ｅからり外側に向かって遠ざかっている点である。なお、フィールド酸化膜１０とはＬＯＣＯＳからなる素子分離膜である。図１（Ａ）では、フィールド酸化膜端部１３が、ゲート幅方向端部Ｅから外側に矩形上に広がっている様子が観察できる。図１（Ｂ）に示す、図１（Ａ）のＡ−Ａ切断面での断面図は比較例と同じである。それに対して、図１（Ｃ）に示す、Ｂ−Ｂ切断面での断面図は比較例と異なり、フィールド酸化膜端部１３及びＮ型ドリフト層５がＰ型ボディ層４から離れた位置に形成されている。即ち、比較例と比べた場合、フィールド酸化膜コーナー部１９が、Ｐ型ボディ層４から離れた位置に形成されている点である。
フィールド酸化膜コーナー部１９をＰ型ボディ層４から遠ざける方法として、図１（Ａ）の、ゲート幅方向中央部の活性領域１４と同じ幅で、ゲート幅方向端部Ｅの外側に活性領域１４を延在させる方法がある。この場合、デバイスサイズが大きくなり微細化の障害となる。そこで本実施形態では、ゲート幅方向端部Ｅの外側の活性領域１４の幅を、ゲート幅方向中央部の活性領域１４の幅より広げた矩形にすることにより、Ｐ型ボディ層４とフィールド酸化膜コーナー部１９の距離を大きくとり、デバイスサイズの増大を防止した。
この結果、Ｐ型ボディ層４が、フィールド酸化膜コーナー部１９の近傍の活性領域１４に形成された、高濃度のＮ型ドリフト層５と直接ＰＮ接合を形成する事がなくなり電界強度が弱まり、ソース・ドレイン間絶縁破壊電圧圧ＢＶＤＳの低下を防止することができる。なお、フィールド酸化膜コーナー部１９の近傍の活性領域１４に高濃度のＮ型ドリフト層が形成されていることは後述の比較例での調査により判明している。図２（Ａ）はゲート幅方向端部Ｅの外側へのフィールド酸化膜コーナー部１９の離れる方向をｘ方向、ｙ方向で示している。図２（Ｂ）に、ｘ＝０の従来の位置からフィールド酸化膜コーナー部１９が離れる距離と、ソース・ドレイン間絶縁破壊電圧ＢＶＤＳ値の関係を示す。
Ｎ型ドリフト層５形成のためのリンのイオン注入量によって異なるがｘ、ｙが大きくなるに従い、ソース・ドレイン間絶縁破壊電圧ＢＶＤＳは増加している。本実施形態ではｘ＝ｙの場合を表示している。Ｎ型ドリフト層５形成のためのイオン注入量が適切な場合（●―●）には、ｘ＝０でＢＶＤＳは約４８Ｖであり、ｘ＝０．７μｍまではソース・ドレイン間絶縁破壊電圧ＢＶＤＳは増加し、約５２Ｖまで改善されるのが分かる。ｘが更に大きくなるとＢＶＤＳは低下する傾向が認められる。これはゲート電界の影響と思われる。即ち、ｘには、最適な値があることを示している。一方、Ｎ型ドリフト層５形成のためのイオン注入量を１０％程度過剰にした場合（○―○）には、ソース・ドレイン間絶縁破壊電圧ＢＶＤＳが全体的に低下しているのが分かる。
本実施形態においては、ゲート幅方向端部Ｅの外側に、矩形上に活性領域１４を形成したが、これに限るものでなく、ゲート幅方向端部Ｅに形成されたＰ型ボディ層４から、フィールド酸化膜コーナー部１９近傍に形成された高濃度Ｎ型ドリフト層５を遠ざける形状であればよい。また、合わせて、フィールド酸化膜端部１３の形状を高濃度Ｎ型ドリフト層５が形成されにくい形状にしてもよく、例えば円弧状や楕円形状等のようにコーナー部のない形状にすることも有効である。
また、ゲート幅方向端部ＥのＰ型ボディ層４の表面に、ゲート絶縁膜１１を解して形成されたゲート電極１２とＮ型エピタキシャル層３、高濃度Ｎ型ドリフト層間の電界により、Ｐ型ボディ層４の表面に空乏層が拡がらず、耐圧が低下するのを防止するため、ゲート幅方向端部ＥのＰ型ボディ層４の表面上の一部から、フィールド酸化膜端部１３まで延在するゲート絶縁膜１１の膜厚を通常より厚くする事が有効である。その様子が、図１（Ｃ）のＢ―Ｂ切断面での断面図に厚膜ゲート絶縁膜１５として示されている。上述の厚膜化の効果は、図２（Ｂ）のｘ＝０に示される。Ｎ型ドリフト層５の注入量が適切な場合の時で、前述の如くＢＶＤＳは約４８Ｖを示している。厚膜化しない場合のＢＶＤＳは約４０Ｖであり約８Ｖ改善され、その効果は大きい。
この厚膜ゲート絶縁膜１５の採用は、ゲート幅方向端部Ｅの外側に大きく離れたフィールド酸化膜端部１３を形成する場合、他の点でも有効である。即ち、ゲート幅方向端部Ｅの外側に大きく離れてフィールド酸化膜端部１３が形成されると、ゲート電極１２がフィールド酸化膜１０上に形成される割合が減り、直接ゲート絶縁膜１１上に形成される割合が増えることになる。そうするとゲートコンタクトを形成する場合のエッチングダメージやチャージアップによりゲート電極１２の下の薄いゲート絶縁膜１１の絶縁性が低下し、耐圧劣化につながる恐れがある。従って、係る点からも、この領域のゲート絶縁膜１１を厚いゲート絶縁膜１５にする利点がある。
それでは、第１の実施形態に係るＤＭＯＳトランジスタ１００の製造方法について、図３乃至図１３に基づいて説明する。各図において図（Ａ）は、図１（Ａ）のＡ−Ａ切断面における断面図であり、図（Ｂ）はＢ−Ｂ切断面における断面図を示す。先ず、図３に示すように、Ｐ型半導体基板１を準備し、該Ｐ型半導体基板１の表面の所定の位置にイオン注入またはスピンオン法等によりアンチモン等のＮ型不純物を導入し、高温でドライブインすることによりＮ＋型埋め込み層２を形成する。
次に、所定のエピタキシャル工程を経ることにより、Ｎ＋型埋め込み層２を含む半導体基板１の表面にＮ型エピタキシャル層３を堆積する。次に薄い酸化膜７１、窒化膜７２をこの順序でＮ型エピタキシャル層３の表面上に形成する。次に所定の工程を経てレジストマスク８１を形成した後、酸化膜７１、窒化膜７２をエッチングしてから、Ｎ型ドリフト層５を形成するため、リンまたは砒素等をレジストマスク８１で被覆されていない所定の領域に矢印で示すようにイオン注入する。
次に図４に示すように、レジストマスク８１を除去してから、高温炉の中で窒化膜７２をマスクとしてフィールド酸化膜１０を形成する。この際、イオン注入されたＮ型ドリフト層５は図４に示すように、Ｎ型エピタキシャル層３の内部に深く拡散される。
Ｎ型ドリフト層５は、図４に示すように、フィールド酸化膜１０の下方に拡散すると共に、横方向にも拡散し、フィールド酸化膜１０の外側の活性領域１４となるＮ型エピタキシャル層３まではみ出す。このはみ出した部分が前述の如く、フィールド酸化膜コーナー部１９近傍の活性領域１４に高濃度のＮ型ドリフト層５を形成することになる。その後、窒化膜７２を除去する。
次に、図５に示すように、レジストマスク８２を所定の方法で形成してから、低濃度のＰ型ボディ層４ａを形成するため、ボロン等を、酸化膜７１を通してＮ型エピタキシャル層３内にイオン注入する。低濃度Ｐ型ボディ層４ａはソース・ドレイン間絶縁破壊電圧ＢＶＤＳを確保するために形成する。また図５（Ａ）のＮ型ウエル層６は不図示のレジスト等をマスクにして、リン等をイオン注入して形成する。次に、図６に示すように、レジストマスク８２、酸化膜７１を除去してから膜厚の厚い、厚膜ゲート絶縁膜１５を形成する。
これはゲート電極１２とＮ型エピタキシャル層３またはＮ型ドリフト層５の間の電界強度を弱くして、Ｐ型ボディ層４側への空乏層の拡がりを確保し、表面でのソース・ドレイン間絶縁破壊電圧ＢＶＤＳの低下を阻止するためである。厚膜ゲート絶縁膜１５の形成は、後述のＤＭＯＳトランジスタ２００のゲート絶縁膜１５形成と同時に行うことにより、製造工程数を増加すること無く実現できる。
次に図７に示すように、レジストマスク８３を形成し、厚膜ゲート絶縁膜１５を、ゲート幅方向端部ＥのＰ型ボディ層４ａ等上からフィールド酸化膜１０に延在して残すように選択的にエッチングする。次に、図８に示すように、レジストマスク８３を除去した後に、熱酸化によりゲート絶縁膜１１を形成する。
次に、図９に示すように、ＣＶＤ法によりポリシリコンを全面に堆積してからレジストマスク８４を形成し、ポリシリコンをエッチングしてゲート電極１２を形成する。通常、ポリシリコンを堆積した後、リン等を高温炉中、またはイオン注入によりポリシリコン内に導入する。
次に、図１０に示すように、レジストマスク８４を除去してから、新たにレジストマスク８５を形成し、レジストマスク８５及びゲート電極１２をマスクとして、第２回目のＰ型ボディ層４ｂを、先のＰ型ボディ層４ａの内側に、左記のＰ型ボディ層４ａより高濃度でイオン注入する。このＰ型ボディ層４ｂはゲート閾値を調整するものである。以降、Ｐ型ボディ層４ａ，４ｂを合わせてＰ型ボディ層４と表示して説明を続ける。
次に、図１１に示すように、レジストマスク８６によりＰ＋型コンタクト層９をボロン等の高濃度イオン注入により形成する。
次に、図１２に示すように、レジストマスク８６を除去した後に、新たにレジストマスク８７を形成し、高濃度で砒素等をイオン注入して、Ｎ＋型ソース層７、Ｎ＋型ドレイン層８を、それぞれＰ型ボディ層４内、及びＮ型ドリフト層５内のＮ型ウエル層６内に形成する。図１２（Ａ）に示す、ゲート中心部ではＰ＋型コンタクト層９はＮ＋型ソース層の内側に形成されるが、ゲート幅方向端部Ｅ側ではＮ＋型ソース層７の外側にＰ＋型コンタクト層９が形成されている。ゲート幅方向端部ＥではＰ＋型コンタクト層９は反転防止層として機能する。また、Ｎ＋型ソース層７とＰ＋型コンタクト層９とは、後述のソース電極１７で接続され同電位となる。従って、Ｐ型ボディ層４はソース電位に固定される。
次に、図１３に示すように、レジストマスク８７を除去し、ＢＰＳＧ等の層間絶縁膜２１を堆積してからコンタクトホール２２、２３，２４を形成し、その後アルミ等を堆積し、所定のフォトエッチング工程を経て、ソース電極１７、ドレイン電極１８、ゲート引き出し電極３２を形成する。最後に、ソース電極１７等が形成された半導体基板１の表面全体を、不図示の保護膜で被覆することで、ソース・ドレイン間絶縁破壊電圧ＢＶＤＳの改善されたＤＭＯＳトランジスタ１００は完成する。ゲート絶縁膜の厚膜化により約８Ｖ、ゲート幅方向端部Ｅの外側へフィールド酸化膜端部１３を遠ざけることにより、更に約４Ｖ、合わせて約１２Ｖ改善されたソース・ドレイン絶縁破壊電圧ＢＶＤＳを達成する事ができた。
〔第１の実施形態に対する比較例〕
それでは、第１の実施形態に係る発明に至った理由を以下に比較例を示して説明する。チャネル層を含むＰ型ボディ層４を取り囲むフィールド酸化膜１０の下に、同様にＰ型ボディ層４を取り囲むＮ型ドリフト層５を配置する構成をとるオフセットドレイン構造の高耐圧ＭＯＳ型トランジスタ（ＤＭＯＳトランジスタ３００）について、Ｎ型ドリフト層５の不純物濃度を、オン抵抗と耐圧の点からバランスを取って設定したにもかかわらず、十分な耐圧が得られなかった。原因解析の結果、ゲート幅方向端部において耐圧劣化が生じることを発見するに至った。現象としては、フィールド酸化膜コーナー部１９近傍の活性領域１４で発光し、その部分で耐圧が劣化している事が判明した。
その原因解明を、上記のゲート幅方向端部において耐圧劣化した比較例を取り上げ、図１８（Ａ）、図１８（Ｂ）、図１８（Ｃ）を参照して、以下に説明する。図１８（Ａ）は、比較例のＤＭＯＳトランジスタ３００の平面図である。また、図１８（Ｂ）は前記平面図をＡ−Ａ線で、図１８（Ｃ）はＢ−Ｂ線で切断した場合の断面図である。Ｐ型半導体基板１の表面にＮ＋型埋め込み層２が形成され、その上にＮ型エピタキシャル層３が堆積される。Ｎ型エピタキシャル層３の表面にはチャネル層を含むＰ型ボディ層４及びＮ型ドリフト層５が形成されている。Ｐ型ボディ層４の表面にはＮ＋型ソース層７及びＰ＋型コンタクト層９が形成されている。また、Ｎ型ドリフト層５の表面にはＮ型ウエル層６が形成され、Ｎ型ウエル層６の表面にはＮ＋型ドレイン層８が形成されている。
また、Ｎ＋型ソース層７の端部またはＰ＋型コンタクト層９の端部からゲート絶縁膜１１を介して、フィールド酸化膜１０上に延在するゲート電極１２が形成される。更に、Ｎ＋型ソース層７等及びＮ＋型ドレイン層８の上に、それぞれソース電極１７およびドレイン電極１８が形成されている。図１８（Ｂ）における、Ｎ＋型ソース層７とＮ型エピタキシャル層３に挟まれたＰ型ボディ層４の表面のゲート絶縁膜１１と接触している部分がチャネル層になる。
図１８（Ａ）の点線で表示した部分がフィールド酸化膜端部１３であり、点線で囲まれた内側は、Ｎ＋型ソース層７等やＮ＋型ドレイン層８が形成される活性領域１４である。Ｎ型ソース層７等と点線で示すフィールド酸化膜端部１３との間のゲート電極１２の下に、ゲート絶縁膜１１を挟んで、不図示のＰ型ボディ層４がＮ型ソース層等を取り囲むように形成されている。また、Ｐ型ボディ層４を取り囲むフィールド酸化膜１０の下には、不図示のＮ型ドリフト層５がフィールド酸化膜端部１３から活性領域１４内に拡散層端部を有して、Ｐ型ボディ層４を取り囲むように、形成されている。図１８（Ｂ）、図１８（Ｃ）から、その構成が認識できる。
点線で示すフィールド酸化膜端部１３で囲まれた活性領域１４部分を除く領域に、フィールド酸化膜１０が形成されている。図１８（Ａ）のゲート幅方向端部Ｅではフィールド酸化膜端部１３はフィールド酸化膜コーナー部１９を有し略Ｕ字形状に形成されている。不図示のＰ型ボディ層４およびＮ型ドリフト層５も同様に、Ｎ型ソース層７の両端部分に形成された反転防止層としての役割を持つＰ＋型コンタクト９を囲む略Ｕ字形状に形成されている。
係る構成からなるＤＭＯＳトランジスタ３００のソース・ドレイン間絶縁破壊電圧ＢＶＤＳを、ゲート電極１２を接地した状態で確認したところ、前述のフィールド酸化膜コーナー部１９近辺の活性領域１４部分で発光することが判明した。該コーナー部近辺のＰ型ボディ層４もやはりコーナー部を有していることから、微細化の進展と共に、その曲率半径が小さくなり、ＰＮ接合耐圧は直線部分に比して当然に弱くなる。本発明者は、それとは別に、該コーナー部近辺のフィールド酸化膜１０の下から活性領域１４に拡散したＮ型ドリフト層５の表面濃度に着目して、当該部分の不純物リン濃度を計算で確認した。
図１９（Ａ）は、リン濃度を計算した活性領域１４内の位置を示している。ゲート幅方向端部Ｅでは位置（１）〜（３）、ゲート幅方向端部から離れた位置（４）〜（６）、また比較のためフィールド酸化膜１０の直下の位置（７）でリン濃度を確認した。位置（４）〜（６）のリン濃度は、ゲート幅方向端部Ｅの、図１９（Ａ）で示す、縦方向のフィールド酸化膜端部１３下部からのリン拡散が殆ど寄与せず、それぞれの矢印で示す横方向のフィールド酸化膜端部１３下部からのリン拡散で決定される。位置（７）のリン濃度もその位置の表面から内部へのリン拡散で決定される。
それに対して位置（１）〜（３）でのリン濃度は、図１９（Ａ）に矢印で示すように、ゲート幅方向端部Ｅの横方向、縦方向の双方のフィールド酸化膜端部１３下部からのリン拡散により決定される。位置（１）の場合で言えば、縦方向、横方向ともフィールド酸化膜端部１３から０．２５μｍ離れた位置に相当するので、概略、横方向のフィールド酸化膜端部１３から０．２５μｍの位置（４）のリン濃度の２倍位になると推定される。従って、位置（１）のリン濃度は、図１９（Ｂ）に示すように、点線で示す位置（１）の左右に、拡散源となるフィールド酸化膜端部１３下部のリン拡散源を配置して、擬似的に計算した値と考えるのが妥当である。
図１９（Ｂ）は、点線部で示す位置（１）での、表面から活性領域１４の深さ方向への、計算値から求めたリン濃度分布を示す図である。最表面の濃度は２．０６×１０１６ｃｍ―３であった。同様にして（２）では１．９６×１０１６ｃｍ―３、（３）では１．８７×１０１６ｃｍ―３とフィールド酸化膜コーナー部１９から離れるに従って、リン濃度が低下するのが認められる。また、ゲート幅方向端部Ｅの部分の縦方向のフィールド酸化膜端部１３から離れた位置（４）〜（６）での表面濃度は、図１９Ａに示す、それぞれ、矢印の初めとなる横方向のフィールド酸化膜端部１３が拡散源となり、位置（４）では１．１２×１０１６ｃｍ―３、位置（５）では１．０７×１０１６ｃｍ―３、位置（６）では９．９９×１０１５ｃｍ―３となり、ゲート幅方向端部Ｅ領域の近傍の位置（１）〜（３）の表面濃度のそれぞれ半分強のリン濃度分布となる。位置（４）〜（７）のリン濃度分布は、いずれも横方向のフィールド酸化膜端部１３が拡散源となるので、拡散後のリン濃度分布は同様な分布になる。代表として、位置（７）のリン濃度分布を図１９Ｃに示す。
フィールド酸化膜１０の直下の位置（７）でのリン濃度は１．２７×１０１６ｃｍ―３であることから、位置（１）の表面濃度２．０６×１０１６ｃｍ―３は、フィールド酸化膜１０の直下の位置（７）の表面濃度の１．６２倍のリン濃度に達している事が分かった。従って、フィールド酸化膜コーナー部１９に近い活性領域１４に形成された表面濃度の高いＮ型ドリフト層５と、ゲート幅方向端部ＥにおけるＰ型ボディ層４で形成するＰＮ接合は、ゲート幅方向中央部におけるＰＮ接合より、空乏層が拡がりにくく、ソース・ドレイン間絶縁破壊電圧ＢＶＤＳ低下の原因となる事が判明した。
係るフィールド酸化膜コーナー部１９に近い活性領域１４に形成された表面濃度の高いＮ型ドリフト層５を、ゲート幅方向端部ＥにおけるＰ型ボディ層４から遠ざけることにより、ゲート幅方向端部Ｅにおける耐圧劣化を防止する。この点に注目して為された発明が、第１の実施形態に係る発明である。
〔第２の実施形態〕
第２の実施形態に係るＤＭＯＳトランジスタは、高電圧動作のＮチャネル型ＤＭＯＳトランジスタ（ＨＭＯＳトランジスタ）であり、ゲート電極にドレイン電極と同じ高電圧を印加するものに関する。以降、ＤＭＯＳトランジスタ２００と表示して、図１４、図１５を参照して説明を進める。ＤＭＯＳトランジスタ２００も通常のＤＭＯＳトランジスタ１００と基本的には同じ構成を採っている。図１４ＡはＤＭＯＳトランジスタ２００の平面図である。図１４（Ｂ）は図１４（Ａ）の平面図のＡ−Ａ切断面、図１４（Ｃ）はＢ−Ｂ切断面で示した断面図である。なお、第１の実施形態と同一の構成については、原則、同一の符号を用いて説明する。
図１に示すＤＭＯＳトランジスタ１００との大きな違いは、図１４（Ｂ），（Ｃ）で示すように、ゲート絶縁膜１５が厚いこと、ゲート幅方向端部ＥのＰ型ボディ層４から、ゲート幅方向端部Ｅの外側に離れて形成されたフィールド酸化膜端部１３までの距離が大きく、フィールド酸化膜端部１３がゲート電極１２の外側まで離れていること、ゲート幅方向端部Ｅと大きく離れて形成されたフィールド酸化膜端部１３とゲート幅方向端部Ｅの間のフィールド酸化膜の存在しない活性領域１４に、新たにゲート電極載置用絶縁膜１６が形成されていること、及びゲート電極載置用絶縁膜１６の下方に、Ｐ型ボディ層４まで拡散層が延在するＰ型電子蓄積防止層２０が形成されていることである。
従って、図１４（Ｂ）に示す、図１４（Ａ）のＡ−Ａ切断面での断面図は、図１（Ｂ）のＤＭＯＳトランジスタ１００の場合と、ゲート膜厚、Ｐ型ボディ層４の表面濃度、拡散深さが異なるだけで、外観上は大きな差はないが、図１４（Ｃ）のＢ−Ｂ切断面での断面図は、図１（Ｂ）のＤＭＯＳトランジスタ１００の場合と大きく異なる。図１４（Ａ）に示すように、ゲート幅方向端部Ｅの外側にフィールド酸化膜端部１３が、大きく離れて形成され、フィールド酸化膜コーナー部１９が、ゲート幅方向端部ＥのＰ型ボディ層４から大きく離れることにより耐圧向上を図る点は第１の実施形態と同一である。しかし、ゲート幅方向端部Ｅの外側にフィールド酸化膜端部１３が大きく離れて形成されることになるので、このままでは、フィールド酸化膜１０上に形成されていたゲート電極１２がゲート絶縁膜１５上に直接形成される比率が大きくなる。
後続の工程で、図１３に示すのと同様に、ゲート電極１２上に層間絶縁膜２１が形成されるが、ゲート電極１２上に形成された層間絶縁膜２１には、ゲートコンタクト２３が形成される。この場合、通常ＲＩＥ等のドライエッチングが採用されるため、エッチング時のダメージにより、ゲート電極１２直下のゲート絶縁膜１５の絶縁性が劣化する恐れがある。そこで、図１４（Ａ）、図１４（Ｃ）に示すように、ゲート幅方向端部ＥのＰ＋型コンタクト層９上から、ゲート絶縁膜１５を介して延在するゲート電極１２の載置場所となる厚いゲート電極載置用絶縁膜１６を形成し、ゲートコンタクトエッチング時のダメージがゲート絶縁膜１５に入ることを防止している。
ＤＭＯＳトランジスタ１００では、ゲート幅方向端部Ｅからフィールド酸化膜１０上に延在するゲート電極１２にゲート電圧を印加しても、ゲート電圧が３−５Ｖ程度なので特に問題が生ずることもないが、ＤＭＯＳトランジスタ２００では、ゲート電圧がドレイン電圧と同じ５０Ｖと高いため、図１５（Ａ）に示す、ゲート絶縁膜１５、フィールド酸化膜１０と接するＮ型エピタキシャル層３、Ｎ型ドリフト層５の表面にゲート電極からの電界が働き、電子の蓄積層が形成されやすくなり、空乏層が拡がりにくくなる。
それでもソース・ドレイン間の印加電圧ＶＤＳの上昇と共に、図１５（Ａ）に横方向の矢印で示すように空乏層が拡がっていくが、フィールド酸化膜１０直下等のＮ型ドリフト層５の表面に形成されたＮ＋型蓄積層２５で止まってしまい、電界強度が強くなりソース・ドレイン間絶縁破壊電圧ＢＶＤＳが低下してしまう。Ｎ＋型蓄積層２５の濃度は電位の高いドレイン方向に近づくにつれ薄くなり、逆に電位の低いＰ型ボディ層４に近いほど高くなる。
ゲートコンタクト形成時のダメージ等を解消するため、ゲート電極載置用絶縁膜１６を形成する場合も、該ゲート電極載置用絶縁膜１６をＮ型エピタキシャル層３上に直接形成し、その上にゲート電極１２を形成した場合、前記同様、Ｎ型エピタキシャル層３の表面にＮ＋型蓄積層２２が形成されることになり、やはりソース・ドレイン間絶縁破壊電圧ＢＶＤＳが低下してしまう。そこで予め、図１５（Ｂ）に示すように、ゲート電極載置用絶縁膜１６の直下からＰ型ボディ層４に重畳するＰ型電子蓄積防止層２０を形成し、Ｎ＋型蓄積層２２の発生を防止して耐圧の低下を阻止している。
この場合、Ｐ型電子蓄積防止層２０は、ゲート電極載置用絶縁膜１６の形成前にイオン注入したＰ型不純物を拡散して形成しているため、Ｐ型ボディ層４と重畳すると共に、Ｎ型ドリフト層５方向にも拡散し、フィールド酸化膜コーナー部１９近傍の高濃度のＮ型ドリフト層５の表面濃度を低下する働きもする。また、Ｐ型ボディ層４より低濃度のため空乏層も拡がりやすい。更に、Ｐ型電子蓄積防止層２０上のゲート電極載置用絶縁膜１６はゲート絶縁膜１５より格段に厚いため、ゲート電極１２の電界強度も弱まるため、Ｎ型エピタキシャル層２からＰ型電子蓄積防止層２０側への空乏層の広がりも大きくなる。
従って、これらの対策はＤＭＯＳトランジスタ２００の高耐圧化に大きく貢献する。
それでは第２の実施形態であるＤＭＯＳトランジスタ２００の製造方法について、図１６、図１７を参照して説明する。第１の実施形態との相違点である、ゲート電極載置用絶縁膜１６と当該ゲート電極載置用絶縁膜１６下部に形成されたＰ型電子蓄積防止層２０の形成法を中心に説明する。先ず、図１４（Ａ）のＢ−Ｂ切断面での断面図に倣い、図１６（Ａ）でゲート幅方向端部Ｅの断面図を示す。図１６（Ａ）は第１の実施形態の図３（Ｂ）で示すと同様の方法により、レジストマスク８１により、Ｎ型エピタキシャル層３にリン等のイオン注入によりＮ型ドリフト層５を形成している様子を示している。
次に、第１の実施形態とは異なり、図１６（Ｂ）に示すように、レジストマスク８８を形成してから、所定の領域にボロン等のイオン注入をおこない、Ｐ型電子蓄積防止層２０を形成する。レジストマスク８８をマスクとしてボロン等をイオン注入する工程は、フィールド酸化膜の下のＰ型層がＮ型に反転するのを防止するため、通常採用している工程をそのまま採用するため、新たな製造工程の追加は必要ない。
次に、図１７（Ａ）に示すように、レジスト８８を除去した後、窒化膜７２をマスクにしてゲート電極載置用絶縁膜１６及びフィールド酸化膜１０を形成する。フィールド酸化膜１０等の形成時の熱処理により、Ｎ型ドレイン層５及びＰ型電子蓄積防止層２０は、Ｎ型エピタキシャル層３内に深く拡散される。
その後、レジストマスク８２により、所定の領域にＰ型ボディ層４をボロン等のイオン注入により形成する。次に第１の実施形態と同様の工程を経ることにより、図１７（Ｂ）に示すように、第１の実施形態のゲート絶縁膜１１より膜厚の厚いゲート絶縁膜１５やゲート電極載置用絶縁膜１６等を有するＤＭＯＳトランジスタ２００が完成する。
本発明は、ＤＭＯＳトランジスタについて説明してきたが、これに限定されるものではなく、技術的思想が同じであれば、他のデバイスにも適用できることは言うまでもない。
１ Ｐ型半導体基板 ２ Ｎ＋型埋め込み層 ３ Ｎ型エピタキシャル層
４ａ、４ｂ、４ Ｐ型ボディ層 ５ Ｎ型ドリフト層 ６ Ｎ型ウエル層
７ Ｎ＋型ソース層 ８ Ｎ＋型ドレイン層 ９ Ｐ＋型コンタクト層
１０ フィールド酸化膜 １１ ゲート絶縁膜 １２ ゲート電極
１３ フィールド酸化膜端部 １４ 活性領域 １５ 厚膜ゲート絶縁膜
１６ ゲート電極載置用絶縁膜 １７ ソース電極 １８ ドレイン電極
１９ フィールド酸化膜コーナー部 ２０ Ｐ型電子蓄積防止層
Ｅ ゲート幅方向端部 ２１、２６ 層間絶縁膜
２２、２３、２４ コンタクトホール ２５ Ｎ＋型蓄積層
３２ ゲート引き出し電極 ７１ 酸化膜 ７２ 窒化膜
８１、８２、８３、８４、８５、８６、８７ レジスト
１００、２００、３００ ＤＭＯＳトランジスタ

Claims (5)

  1. 第１導電型の半導体層と、
    前記半導体層の表面に形成され、活性領域を分離する素子分離層と、
    前記活性領域の表面に形成されたチャネル領域を含む第２導電型のボディ層と、
    前記ボディ層内に形成された第１導電型のソース層と、
    前記半導体層上に形成されたゲート絶縁膜と、
    前記チャネル領域上を含む前記半導体層上に、前記ゲート絶縁膜を介して形成されたゲート電極と、
    前記半導体層に形成された第１導電型のドリフト層と、
    前記ソース層と対向して前記ドリフト層の表面に形成された第１導電型のドレイン層と、
    を備え、
    前記活性領域は、そのゲート幅方向の中央よりも端部側において、該活性領域の幅が広く形成されていることを特徴とする半導体装置。
  2. 前記ドリフト層が前記ボディ層を取り囲む前記素子分離層の下に形成され、前記ゲート電極が前記ソース層の端部から前記ゲート絶縁膜を介し前記素子分離層上まで延在して形成されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート絶縁膜が、前記ゲート幅方向の端部及びその外側で、ゲート中心部の前記ゲート絶縁膜より厚く形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記ゲート電極が前記ソース層を囲むように環状に形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
  5. 前記ゲート幅方向の端部及びその外側に形成された前記素子分離層に囲まれた領域の一部に、第２導電型のコンタクト層上から前記ゲート絶縁膜を介して延在するゲート電極を載置するゲート電極載置用絶縁膜と、該ゲート電極載置用絶縁膜の下に第２導電型の電子蓄積防止層が形成されていることを特徴とする請求項４に記載の半導体装置。
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