JPH1074935A - 横型ｄｍｏｓ ｆｅｔ - Google Patents
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- JPH1074935A JPH1074935A JP23197096A JP23197096A JPH1074935A JP H1074935 A JPH1074935 A JP H1074935A JP 23197096 A JP23197096 A JP 23197096A JP 23197096 A JP23197096 A JP 23197096A JP H1074935 A JPH1074935 A JP H1074935A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】高速で動作する半導体リレーのスイッチ素子と
して使用するために、小さいオン抵抗をもった横型ＤＭ
ＯＳ ＦＥＴを実現することである。 【解決手段】シリコン基板の上に形成した半導体のドレ
イン層及びソース層と、ゲート電極を含む横型ＤＭＯＳ
ＦＥＴにおいて、オン抵抗を小さくするために、ソー
ス電極とドレイン電極の幅を同じにして流出電流を最大
にすること及びオン抵抗を小さくするために、一定面積
のシリコン基板により多くの櫛形電極を形成すると共
に、そのため電極の幅が小さくなることから、端部では
曲率半径が減少して耐圧が低下するので、各層の直線部
の幅よりも大きい径をもった円形の端部にする。
して使用するために、小さいオン抵抗をもった横型ＤＭ
ＯＳ ＦＥＴを実現することである。 【解決手段】シリコン基板の上に形成した半導体のドレ
イン層及びソース層と、ゲート電極を含む横型ＤＭＯＳ
ＦＥＴにおいて、オン抵抗を小さくするために、ソー
ス電極とドレイン電極の幅を同じにして流出電流を最大
にすること及びオン抵抗を小さくするために、一定面積
のシリコン基板により多くの櫛形電極を形成すると共
に、そのため電極の幅が小さくなることから、端部では
曲率半径が減少して耐圧が低下するので、各層の直線部
の幅よりも大きい径をもった円形の端部にする。
Description
【０００１】
【発明の属する技術分野】本発明は、信号を高速で切り
換える半導体リレーやスイッチング電源回路等に使用さ
れる横型ＤＭＯＳ ＦＥＴのオン抵抗の低減に関する。
換える半導体リレーやスイッチング電源回路等に使用さ
れる横型ＤＭＯＳ ＦＥＴのオン抵抗の低減に関する。
【０００２】
【従来の技術】従来、測定信号やＬＳＩテスタ等の微弱
信号を切り換えるために機械式リレーの接点がもっぱら
使われていた。しかし、可動部がある機械式リレーでは
５０００万回程度のスイッチング動作で信頼性に不安が
出てくるうえ、動作速度の向上にも限界があった。ま
た、ＬＳＩテスタでは巨大なリレーマトリクスを構成す
るため、機械式リレーに代えて半導体リレーを使用する
必要があった。ここで使用される半導体リレーのスイッ
チ素子には高耐圧、低い出力端子間容量、加えて低いオ
ン抵抗特性が求められている。一方、スイッチング電源
回路に使用するスイッチ素子にも電力損失を少なくする
上で低いオン抵抗特性が求められている。これらのスイ
ッチ素子として横型ＤＭＯＳ ＦＥＴがしばしば使用さ
れる。次に一つの例について説明する。
信号を切り換えるために機械式リレーの接点がもっぱら
使われていた。しかし、可動部がある機械式リレーでは
５０００万回程度のスイッチング動作で信頼性に不安が
出てくるうえ、動作速度の向上にも限界があった。ま
た、ＬＳＩテスタでは巨大なリレーマトリクスを構成す
るため、機械式リレーに代えて半導体リレーを使用する
必要があった。ここで使用される半導体リレーのスイッ
チ素子には高耐圧、低い出力端子間容量、加えて低いオ
ン抵抗特性が求められている。一方、スイッチング電源
回路に使用するスイッチ素子にも電力損失を少なくする
上で低いオン抵抗特性が求められている。これらのスイ
ッチ素子として横型ＤＭＯＳ ＦＥＴがしばしば使用さ
れる。次に一つの例について説明する。
【０００３】図６は従来の横型ＤＭＯＳＦＥＴの構造断
面図である。１はＰ型半導体のシリコン基板である。２
はこのシリコン基板１の１つの面に所定の幅をもって紙
面に直角の方向に細長く形成したＮ型半導体のドリフト
層である。その端部は円弧形に形成されている。ドリフ
ト層２は所定の耐電圧値が得られるよう一定の幅（ドリ
フトチャンネル長Ｌｄ）にする。このドリフト層２を設
けない横型ＤＭＯＳ ＦＥＴも多く使用されている。３
はドリフト層２の中に形成したＮ型半導体のドレイン層
である。４はドレイン層３に接しているドレイン電極で
あって、ドレイン層３の一部に局部的に接合されその他
の間隙に保護膜を形成して、ワイヤー配線をする際の衝
撃を緩和している。５はＬＯＣＯＳプロセスにより形成
したシリコン酸化膜である。６はドリフト層２の近傍で
シリコン基板１内に形成されたＰ型の半導体拡散層であ
る。Ｐ−ベース層とも言う。７はＰベース層６の中に形
成された高濃度不純物のＮ型半導体からなるソース層で
ある。８はソース層７に接するソース電極である。９は
Ｐベース層６からドリフト層２にわたってシリコン酸化
膜５を介して形成されたゲート電極である。１０は電極
部を除いた中間絶縁保護膜である。
面図である。１はＰ型半導体のシリコン基板である。２
はこのシリコン基板１の１つの面に所定の幅をもって紙
面に直角の方向に細長く形成したＮ型半導体のドリフト
層である。その端部は円弧形に形成されている。ドリフ
ト層２は所定の耐電圧値が得られるよう一定の幅（ドリ
フトチャンネル長Ｌｄ）にする。このドリフト層２を設
けない横型ＤＭＯＳ ＦＥＴも多く使用されている。３
はドリフト層２の中に形成したＮ型半導体のドレイン層
である。４はドレイン層３に接しているドレイン電極で
あって、ドレイン層３の一部に局部的に接合されその他
の間隙に保護膜を形成して、ワイヤー配線をする際の衝
撃を緩和している。５はＬＯＣＯＳプロセスにより形成
したシリコン酸化膜である。６はドリフト層２の近傍で
シリコン基板１内に形成されたＰ型の半導体拡散層であ
る。Ｐ−ベース層とも言う。７はＰベース層６の中に形
成された高濃度不純物のＮ型半導体からなるソース層で
ある。８はソース層７に接するソース電極である。９は
Ｐベース層６からドリフト層２にわたってシリコン酸化
膜５を介して形成されたゲート電極である。１０は電極
部を除いた中間絶縁保護膜である。
【０００４】電流は、ソース電極８−ソース層７−ゲー
ト電極９に対向している反転層−ドリフト層２−ドレイ
ン層３−ドレイン電極４へと流れる。ゲート電極９に対
向しているシリコン基板１及びＰベース層６の一部はＰ
型からＮ型に反転してチャンネルを形成している。従っ
てゲート電極９に与えた電圧により上記の電流を制御す
ることができる。図７は図６で示した横型ＤＭＯＳ Ｆ
ＥＴの一般的な電極形状を示す平面図である。図６の紙
面に直角の方向へ櫛形に数多く並べた構造を示す。ドレ
イン電極４とソース電極８とが図の上下方向に交互に配
列されている。図では見えないが、勿論これらの下部に
は半導体のドレイン層３とソース層７及びＰベース層６
等が形成されている。何れの電極も櫛形と見立てること
ができる配列になっている。ドレイン電極４とソース電
極８の間に一定の幅をもったゲート電極９が形成されて
いる。白ぬきで示した部分である。１１はドレイン電極
の引き出し端子でありこれを通して外部と接続する。
尚、図７及び図８では説明の都合上図６で説明したドリ
フト層２は表現していない。
ト電極９に対向している反転層−ドリフト層２−ドレイ
ン層３−ドレイン電極４へと流れる。ゲート電極９に対
向しているシリコン基板１及びＰベース層６の一部はＰ
型からＮ型に反転してチャンネルを形成している。従っ
てゲート電極９に与えた電圧により上記の電流を制御す
ることができる。図７は図６で示した横型ＤＭＯＳ Ｆ
ＥＴの一般的な電極形状を示す平面図である。図６の紙
面に直角の方向へ櫛形に数多く並べた構造を示す。ドレ
イン電極４とソース電極８とが図の上下方向に交互に配
列されている。図では見えないが、勿論これらの下部に
は半導体のドレイン層３とソース層７及びＰベース層６
等が形成されている。何れの電極も櫛形と見立てること
ができる配列になっている。ドレイン電極４とソース電
極８の間に一定の幅をもったゲート電極９が形成されて
いる。白ぬきで示した部分である。１１はドレイン電極
の引き出し端子でありこれを通して外部と接続する。
尚、図７及び図８では説明の都合上図６で説明したドリ
フト層２は表現していない。
【０００５】図８は図７の白ぬきで示したゲート電極９
を取り出して描いたものである。一定の面積を持ったシ
リコン基板１の中に確保できるゲート電極９が長いほど
ゲート電極９に対向するＮチャンネルの面積（図６の図
面に直角方向）が広がることであり、オン抵抗が小さく
なる。しかし、ゲート電極９を長くすることはドレイン
電極４とソース電極８の幅を狭くすることであり、当然
端部に電界が集中し易くなり耐圧が低下する。
を取り出して描いたものである。一定の面積を持ったシ
リコン基板１の中に確保できるゲート電極９が長いほど
ゲート電極９に対向するＮチャンネルの面積（図６の図
面に直角方向）が広がることであり、オン抵抗が小さく
なる。しかし、ゲート電極９を長くすることはドレイン
電極４とソース電極８の幅を狭くすることであり、当然
端部に電界が集中し易くなり耐圧が低下する。
【０００６】
【発明が解決しようとする課題】本発明の目的は、高速
で動作する半導体リレーのスイッチ素子として使用する
ために、小さいオン抵抗をもった横型ＤＭＯＳ ＦＥＴ
を実現することにある。
で動作する半導体リレーのスイッチ素子として使用する
ために、小さいオン抵抗をもった横型ＤＭＯＳ ＦＥＴ
を実現することにある。
【０００７】
【課題を解決するための手段】本発明は、オン抵抗を小
さくするために、ソース電極とドレイン電極の幅を同じ
にして流出電流を最大にすること、及びオン抵抗を小さ
くするために、一定面積のシリコン基板により多くの櫛
形電極を形成すると共に、そのため電極の幅が小さくな
ることから、端部では曲率半径が減少して耐圧が低下す
るので、一定の曲率半径を確保する形状にする。 （１）シリコン基板の上に形成した半導体のドレイン層
及びソース層と、ゲート電極を含む横型ＤＭＯＳ ＦＥ
Ｔにおいて、ドレイン電極の幅と、ソース電極の幅を同
一（それぞれの単位長の面積も同一）に形成することに
よりオン抵抗を最小にしたことを特徴とするＤＭＯＳ
ＦＥＴ。 （２）シリコン基板の上に形成した半導体のドレイン層
及びソース層と、ゲート電極を含む横型ＤＭＯＳ ＦＥ
Ｔにおいて、櫛形に形成した前記各層の端部の径を前記
各層の直線部の幅より大きい円弧にして耐圧の低下を防
止し、前記端部間の間隔を確保するように端部を互い違
いに配列することにより、各層の配列密度を高めてオン
抵抗を小さくしたことを特徴とする横型ＤＭＯＳ ＦＥ
Ｔ。
さくするために、ソース電極とドレイン電極の幅を同じ
にして流出電流を最大にすること、及びオン抵抗を小さ
くするために、一定面積のシリコン基板により多くの櫛
形電極を形成すると共に、そのため電極の幅が小さくな
ることから、端部では曲率半径が減少して耐圧が低下す
るので、一定の曲率半径を確保する形状にする。 （１）シリコン基板の上に形成した半導体のドレイン層
及びソース層と、ゲート電極を含む横型ＤＭＯＳ ＦＥ
Ｔにおいて、ドレイン電極の幅と、ソース電極の幅を同
一（それぞれの単位長の面積も同一）に形成することに
よりオン抵抗を最小にしたことを特徴とするＤＭＯＳ
ＦＥＴ。 （２）シリコン基板の上に形成した半導体のドレイン層
及びソース層と、ゲート電極を含む横型ＤＭＯＳ ＦＥ
Ｔにおいて、櫛形に形成した前記各層の端部の径を前記
各層の直線部の幅より大きい円弧にして耐圧の低下を防
止し、前記端部間の間隔を確保するように端部を互い違
いに配列することにより、各層の配列密度を高めてオン
抵抗を小さくしたことを特徴とする横型ＤＭＯＳ ＦＥ
Ｔ。
【０００８】
【発明の実施の形態】図１は横型ＤＭＯＳ ＦＥＴの一
実施形態を示す電極平面図である。この図に対する断面
構造は図５と同じであり符号も共通である。４ａはドレ
イン電極である。シリコン基板の上に形成したドレイン
層３（図６）に接して形成されている。８ａはソース電
極である。シリコン基板の上に形成したソース層７に接
して形成されている。これらドレイン電極４ａの幅と、
ソース電極８ａの幅を同一に形成する。また、各電極の
端部ｃとｄは直線部の幅より大きい径の円弧を形成す
る。図２は本発明の横型ＤＭＯＳ ＦＥＴのゲート電極
の長さを示す平面図である。９ａはゲート電極を示す。
図８で示したゲート電極の長さに比べて同一のシリコン
基板の上に各電極をより密度高く形成できることを示し
ている。端部での各層同士の接触を防止し耐圧を確保す
るために互い違いに配列している部分をＡ及びＢで示し
ている。
実施形態を示す電極平面図である。この図に対する断面
構造は図５と同じであり符号も共通である。４ａはドレ
イン電極である。シリコン基板の上に形成したドレイン
層３（図６）に接して形成されている。８ａはソース電
極である。シリコン基板の上に形成したソース層７に接
して形成されている。これらドレイン電極４ａの幅と、
ソース電極８ａの幅を同一に形成する。また、各電極の
端部ｃとｄは直線部の幅より大きい径の円弧を形成す
る。図２は本発明の横型ＤＭＯＳ ＦＥＴのゲート電極
の長さを示す平面図である。９ａはゲート電極を示す。
図８で示したゲート電極の長さに比べて同一のシリコン
基板の上に各電極をより密度高く形成できることを示し
ている。端部での各層同士の接触を防止し耐圧を確保す
るために互い違いに配列している部分をＡ及びＢで示し
ている。
【０００９】図３は電流の経路を説明するために簡略化
した電極平面図である。４ｂはドレイン電極、８ｂはソ
ース電極、９ｂはゲート電極である。１１はドレイン電
極引き出し端子である。電流はドレイン電極４ｂのＸ点
からソース電極８ｂのＹ点へ向かって流れており中央に
平均値があるものとする。次に請求項１に関して、ドレ
イン電極４ｂの幅ＬDとソース電極８ｂの幅ＬSを同一に
した場合にオン抵抗ＲONが最少になることを説明する。
図４は各抵抗要素からなるオン抵抗を説明する図であ
る。シリコン基板の上で一組のドレイン電極４ｂ（幅Ｌ
D）とソース電極８ｂ（幅ＬS）についてゲート電極９ａ
に沿った長さを考えると、両方の長さはほぼ同じである
から計算を簡略にするためＬとして進める。ＦＥＴのオ
ン抵抗ＲONは次の抵抗からなるものと考えることができ
る。 ＲON＝ＲIN＋ＲD＋ＲS 式１ 抵抗ＲINはＤＭＯＳ ＦＥＴ本来のオン抵抗であってド
リフトチャンネル長、ドリフト層の濃度から決まってく
る値である。
した電極平面図である。４ｂはドレイン電極、８ｂはソ
ース電極、９ｂはゲート電極である。１１はドレイン電
極引き出し端子である。電流はドレイン電極４ｂのＸ点
からソース電極８ｂのＹ点へ向かって流れており中央に
平均値があるものとする。次に請求項１に関して、ドレ
イン電極４ｂの幅ＬDとソース電極８ｂの幅ＬSを同一に
した場合にオン抵抗ＲONが最少になることを説明する。
図４は各抵抗要素からなるオン抵抗を説明する図であ
る。シリコン基板の上で一組のドレイン電極４ｂ（幅Ｌ
D）とソース電極８ｂ（幅ＬS）についてゲート電極９ａ
に沿った長さを考えると、両方の長さはほぼ同じである
から計算を簡略にするためＬとして進める。ＦＥＴのオ
ン抵抗ＲONは次の抵抗からなるものと考えることができ
る。 ＲON＝ＲIN＋ＲD＋ＲS 式１ 抵抗ＲINはＤＭＯＳ ＦＥＴ本来のオン抵抗であってド
リフトチャンネル長、ドリフト層の濃度から決まってく
る値である。
【００１０】ここで電極を配線の一部と考え、電極の金
属をアルミニウムとし比抵抗をρAL、電極の厚みを１μ
ｍに仕上げてあるとすると、ドレイン電極４ｂの配線抵
抗ＲDは次の式で求める。 ＲD＝ρAL×Ｌ／（幅ＬD×１μｍ）・・・・・・・式２ 同様にしてソース電極８ａの配線抵抗ＲSは次の式で求
める。 ＲS＝ρAL×Ｌ／（幅ＬS×１μｍ）・・・・・・・式３ また、大きさが制限されるシリコン基板の上で一組のド
レイン電極４ｂ（幅Ｌ D）とソース電極８ｂ（幅ＬS）の
和に許される幅は一定でその値をＣとする。これを式４
で表す。 ＬD＋ＬS＝Ｃ・・・・・・・・・・・・・・・・・式４ ここで式ＲD＋ＲSに式２及び式３を代入して次のように
変形する。 ＲD＋ＲS＝ ρAL×Ｌ／（幅ＬD×１μｍ）＋ρAL×Ｌ／（幅ＬS×１μｍ） ＝ρAL×Ｌ（１／ＬD＋１／ＬS） ＝ρAL×Ｌ×（ＬS＋ＬD）／ＬS×ＬD 式４を代入して整理すると、 ＲD＋ＲS＝Ｋ＊Ｃ／ＬS×ＬD 配線抵抗ＲD＋ＲSを最小にするにはＬS×ＬDが最大にな
るＬS、ＬDを見つければよい。ＬS×ＬDに式４を代入し
てＱと置く。 Ｑ＝ＬS×ＬD＝ＬD（Ｃ−ＬD） 式５ この二次方程式はＬD＝Ｃ／２のときＱが最大になる。
式４を参照すると、そＬD＝Ｃ／２であることが分か
る。結論として、配線抵抗ＲD＋ＲSを最小にするにはＬ
S＝ＬDとすることである。このように、ドレイン電極と
ソース電極の幅を同じにすることにより、ソース電極と
ドレイン電極の間に流れる電流に対する配線抵抗の合計
値が最小になり、従来の値に比べて２分の１程度に減ら
すことができた。
属をアルミニウムとし比抵抗をρAL、電極の厚みを１μ
ｍに仕上げてあるとすると、ドレイン電極４ｂの配線抵
抗ＲDは次の式で求める。 ＲD＝ρAL×Ｌ／（幅ＬD×１μｍ）・・・・・・・式２ 同様にしてソース電極８ａの配線抵抗ＲSは次の式で求
める。 ＲS＝ρAL×Ｌ／（幅ＬS×１μｍ）・・・・・・・式３ また、大きさが制限されるシリコン基板の上で一組のド
レイン電極４ｂ（幅Ｌ D）とソース電極８ｂ（幅ＬS）の
和に許される幅は一定でその値をＣとする。これを式４
で表す。 ＬD＋ＬS＝Ｃ・・・・・・・・・・・・・・・・・式４ ここで式ＲD＋ＲSに式２及び式３を代入して次のように
変形する。 ＲD＋ＲS＝ ρAL×Ｌ／（幅ＬD×１μｍ）＋ρAL×Ｌ／（幅ＬS×１μｍ） ＝ρAL×Ｌ（１／ＬD＋１／ＬS） ＝ρAL×Ｌ×（ＬS＋ＬD）／ＬS×ＬD 式４を代入して整理すると、 ＲD＋ＲS＝Ｋ＊Ｃ／ＬS×ＬD 配線抵抗ＲD＋ＲSを最小にするにはＬS×ＬDが最大にな
るＬS、ＬDを見つければよい。ＬS×ＬDに式４を代入し
てＱと置く。 Ｑ＝ＬS×ＬD＝ＬD（Ｃ−ＬD） 式５ この二次方程式はＬD＝Ｃ／２のときＱが最大になる。
式４を参照すると、そＬD＝Ｃ／２であることが分か
る。結論として、配線抵抗ＲD＋ＲSを最小にするにはＬ
S＝ＬDとすることである。このように、ドレイン電極と
ソース電極の幅を同じにすることにより、ソース電極と
ドレイン電極の間に流れる電流に対する配線抵抗の合計
値が最小になり、従来の値に比べて２分の１程度に減ら
すことができた。
【００１１】図５は幅を狭めた各電極とその端部を説明
するための簡略化した電極平面図である。４ｃはドレイ
ン電極、８ｃはソース電極、９ｃはゲート電極である。
１１はドレイン電極引き出し端子である。ドレイン電極
４ｃとソース電極８ｃとの間隔を狭くして、小さいシリ
コン基板の中に、より長い、即ちより多くの櫛型ドレイ
ン電極とソース電極とを形成したものである。図３と比
較して分かるようにそれぞれの間隔ＬD、ＬSを狭くする
ことができる。具体的には、従来例の図７と本発明の実
施例の図１とが対応している。各電極の間隔は十分狭く
することが可能である。従って櫛型ドレイン電極とソー
ス電極の間に発生する抵抗も低減する。しかし、端部の
曲率半径が小さくなるので電界が集中して耐圧が低下す
る。従って、端部の曲率半径ＲS、ＲDをそれぞれ図３と
同じ値に維持しつつ間隔ＬD、ＬSを狭くしている。こう
することにより、直線部で確保できている耐圧を端部で
も確保できる。このような形状にすることによりオン抵
抗は従来の値の３０％も低減することが可能になった。
するための簡略化した電極平面図である。４ｃはドレイ
ン電極、８ｃはソース電極、９ｃはゲート電極である。
１１はドレイン電極引き出し端子である。ドレイン電極
４ｃとソース電極８ｃとの間隔を狭くして、小さいシリ
コン基板の中に、より長い、即ちより多くの櫛型ドレイ
ン電極とソース電極とを形成したものである。図３と比
較して分かるようにそれぞれの間隔ＬD、ＬSを狭くする
ことができる。具体的には、従来例の図７と本発明の実
施例の図１とが対応している。各電極の間隔は十分狭く
することが可能である。従って櫛型ドレイン電極とソー
ス電極の間に発生する抵抗も低減する。しかし、端部の
曲率半径が小さくなるので電界が集中して耐圧が低下す
る。従って、端部の曲率半径ＲS、ＲDをそれぞれ図３と
同じ値に維持しつつ間隔ＬD、ＬSを狭くしている。こう
することにより、直線部で確保できている耐圧を端部で
も確保できる。このような形状にすることによりオン抵
抗は従来の値の３０％も低減することが可能になった。
【００１２】
【発明の効果】横型ＤＭＯＳ ＦＥＴの各層の端部の形
状を直線部の幅より大きい径の円形にしたことと、各層
及びこれに接する電極を櫛形で高密度に配列形成する構
造にしたことにより、高耐圧を維持しつつ低いオン抵抗
をもった横型ＤＭＯＳ ＦＥＴを実現することができ
た。
状を直線部の幅より大きい径の円形にしたことと、各層
及びこれに接する電極を櫛形で高密度に配列形成する構
造にしたことにより、高耐圧を維持しつつ低いオン抵抗
をもった横型ＤＭＯＳ ＦＥＴを実現することができ
た。
【図１】本発明の横型ＤＭＯＳ ＦＥＴの一実施形態を
示す電極平面図である。
示す電極平面図である。
【図２】本発明の横型ＤＭＯＳ ＦＥＴのゲート長を示
す平面図である。
す平面図である。
【図３】電流の経路を説明するために簡略化した電極平
面図である。
面図である。
【図４】オン抵抗の説明図である。
【図５】幅を狭めた各電極とその端部を説明するために
簡略化した電極平面図である。
簡略化した電極平面図である。
【図６】従来の横型ＤＭＯＳ ＦＥＴの構造断面図であ
る。
る。
【図７】従来の横型ＤＭＯＳ ＦＥＴの電極平面図であ
る。
る。
【図８】図６の横型ＤＭＯＳＦＥＴのゲート長を示す平
面図である。
面図である。
１ シリコン基板 ２ ドリフト層 ３ ドレイン層 ４、４ａ、４ｂ、４ｃ ドレイン電極 ５ ＬＯＣＯＳ（シリコン酸化膜） ６ Ｐ−ＢＡＳＥ ７ ソース層 ８、８ａ、８ｂ、８ｃ ソース電極 ９、９ａ、９ｂ、９ｃ ゲート電極 １０ 中間絶縁保護膜 １１ ドレイン電極引き出し端子 Ｒｄ ドレイン電極端部の半径 Ｒｓ ソース電極端部の半径
Claims (2)
- 【請求項１】シリコン基板の上に形成した半導体のドレ
イン層及びソース層と、ゲート電極を含む横型ＤＭＯＳ
ＦＥＴにおいて、 ドレイン電極の幅と、ソース電極の幅を同一（それぞれ
の単位長の面積も同一）に形成することによりオン抵抗
を最小にしたことを特徴とする横型ＤＭＯＳＦＥＴ。 - 【請求項２】シリコン基板の上に形成した半導体のドレ
イン層及びソース層と、ゲート電極を含む横型ＤＭＯＳ
ＦＥＴにおいて、 櫛形に形成した前記各層の端部の径を前記各層の直線部
の幅より大きい円弧にして耐圧の低下を防止し、前記端
部間の間隔を確保するように端部を互い違いに配列する
ことにより、各層の配列密度を高めてオン抵抗を小さく
したことを特徴とする横型ＤＭＯＳ ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23197096A JPH1074935A (ja) | 1996-09-02 | 1996-09-02 | 横型ｄｍｏｓ ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23197096A JPH1074935A (ja) | 1996-09-02 | 1996-09-02 | 横型ｄｍｏｓ ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074935A true JPH1074935A (ja) | 1998-03-17 |
Family
ID=16931911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23197096A Pending JPH1074935A (ja) | 1996-09-02 | 1996-09-02 | 横型ｄｍｏｓ ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074935A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1184908A2 (en) * | 2000-08-30 | 2002-03-06 | Shindengen Electric Manufacturing Company, Limited | Field effect transistor |
| JP2010278312A (ja) * | 2009-05-29 | 2010-12-09 | Sanyo Electric Co Ltd | 半導体装置 |
-
1996
- 1996-09-02 JP JP23197096A patent/JPH1074935A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1184908A2 (en) * | 2000-08-30 | 2002-03-06 | Shindengen Electric Manufacturing Company, Limited | Field effect transistor |
| EP1184908A3 (en) * | 2000-08-30 | 2007-08-01 | Shindengen Electric Manufacturing Company, Limited | Field effect transistor |
| JP2010278312A (ja) * | 2009-05-29 | 2010-12-09 | Sanyo Electric Co Ltd | 半導体装置 |
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