JPH1074935A - 横型dmos fet - Google Patents
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- JPH1074935A JPH1074935A JP23197096A JP23197096A JPH1074935A JP H1074935 A JPH1074935 A JP H1074935A JP 23197096 A JP23197096 A JP 23197096A JP 23197096 A JP23197096 A JP 23197096A JP H1074935 A JPH1074935 A JP H1074935A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】高速で動作する半導体リレーのスイッチ素子と
して使用するために、小さいオン抵抗をもった横型DM
OS FETを実現することである。 【解決手段】シリコン基板の上に形成した半導体のドレ
イン層及びソース層と、ゲート電極を含む横型DMOS
FETにおいて、オン抵抗を小さくするために、ソー
ス電極とドレイン電極の幅を同じにして流出電流を最大
にすること及びオン抵抗を小さくするために、一定面積
のシリコン基板により多くの櫛形電極を形成すると共
に、そのため電極の幅が小さくなることから、端部では
曲率半径が減少して耐圧が低下するので、各層の直線部
の幅よりも大きい径をもった円形の端部にする。
して使用するために、小さいオン抵抗をもった横型DM
OS FETを実現することである。 【解決手段】シリコン基板の上に形成した半導体のドレ
イン層及びソース層と、ゲート電極を含む横型DMOS
FETにおいて、オン抵抗を小さくするために、ソー
ス電極とドレイン電極の幅を同じにして流出電流を最大
にすること及びオン抵抗を小さくするために、一定面積
のシリコン基板により多くの櫛形電極を形成すると共
に、そのため電極の幅が小さくなることから、端部では
曲率半径が減少して耐圧が低下するので、各層の直線部
の幅よりも大きい径をもった円形の端部にする。
Description
【0001】
【発明の属する技術分野】本発明は、信号を高速で切り
換える半導体リレーやスイッチング電源回路等に使用さ
れる横型DMOS FETのオン抵抗の低減に関する。
換える半導体リレーやスイッチング電源回路等に使用さ
れる横型DMOS FETのオン抵抗の低減に関する。
【0002】
【従来の技術】従来、測定信号やLSIテスタ等の微弱
信号を切り換えるために機械式リレーの接点がもっぱら
使われていた。しかし、可動部がある機械式リレーでは
5000万回程度のスイッチング動作で信頼性に不安が
出てくるうえ、動作速度の向上にも限界があった。ま
た、LSIテスタでは巨大なリレーマトリクスを構成す
るため、機械式リレーに代えて半導体リレーを使用する
必要があった。ここで使用される半導体リレーのスイッ
チ素子には高耐圧、低い出力端子間容量、加えて低いオ
ン抵抗特性が求められている。一方、スイッチング電源
回路に使用するスイッチ素子にも電力損失を少なくする
上で低いオン抵抗特性が求められている。これらのスイ
ッチ素子として横型DMOS FETがしばしば使用さ
れる。次に一つの例について説明する。
信号を切り換えるために機械式リレーの接点がもっぱら
使われていた。しかし、可動部がある機械式リレーでは
5000万回程度のスイッチング動作で信頼性に不安が
出てくるうえ、動作速度の向上にも限界があった。ま
た、LSIテスタでは巨大なリレーマトリクスを構成す
るため、機械式リレーに代えて半導体リレーを使用する
必要があった。ここで使用される半導体リレーのスイッ
チ素子には高耐圧、低い出力端子間容量、加えて低いオ
ン抵抗特性が求められている。一方、スイッチング電源
回路に使用するスイッチ素子にも電力損失を少なくする
上で低いオン抵抗特性が求められている。これらのスイ
ッチ素子として横型DMOS FETがしばしば使用さ
れる。次に一つの例について説明する。
【0003】図6は従来の横型DMOSFETの構造断
面図である。1はP型半導体のシリコン基板である。2
はこのシリコン基板1の1つの面に所定の幅をもって紙
面に直角の方向に細長く形成したN型半導体のドリフト
層である。その端部は円弧形に形成されている。ドリフ
ト層2は所定の耐電圧値が得られるよう一定の幅(ドリ
フトチャンネル長Ld)にする。このドリフト層2を設
けない横型DMOS FETも多く使用されている。3
はドリフト層2の中に形成したN型半導体のドレイン層
である。4はドレイン層3に接しているドレイン電極で
あって、ドレイン層3の一部に局部的に接合されその他
の間隙に保護膜を形成して、ワイヤー配線をする際の衝
撃を緩和している。5はLOCOSプロセスにより形成
したシリコン酸化膜である。6はドリフト層2の近傍で
シリコン基板1内に形成されたP型の半導体拡散層であ
る。P−ベース層とも言う。7はPベース層6の中に形
成された高濃度不純物のN型半導体からなるソース層で
ある。8はソース層7に接するソース電極である。9は
Pベース層6からドリフト層2にわたってシリコン酸化
膜5を介して形成されたゲート電極である。10は電極
部を除いた中間絶縁保護膜である。
面図である。1はP型半導体のシリコン基板である。2
はこのシリコン基板1の1つの面に所定の幅をもって紙
面に直角の方向に細長く形成したN型半導体のドリフト
層である。その端部は円弧形に形成されている。ドリフ
ト層2は所定の耐電圧値が得られるよう一定の幅(ドリ
フトチャンネル長Ld)にする。このドリフト層2を設
けない横型DMOS FETも多く使用されている。3
はドリフト層2の中に形成したN型半導体のドレイン層
である。4はドレイン層3に接しているドレイン電極で
あって、ドレイン層3の一部に局部的に接合されその他
の間隙に保護膜を形成して、ワイヤー配線をする際の衝
撃を緩和している。5はLOCOSプロセスにより形成
したシリコン酸化膜である。6はドリフト層2の近傍で
シリコン基板1内に形成されたP型の半導体拡散層であ
る。P−ベース層とも言う。7はPベース層6の中に形
成された高濃度不純物のN型半導体からなるソース層で
ある。8はソース層7に接するソース電極である。9は
Pベース層6からドリフト層2にわたってシリコン酸化
膜5を介して形成されたゲート電極である。10は電極
部を除いた中間絶縁保護膜である。
【0004】電流は、ソース電極8−ソース層7−ゲー
ト電極9に対向している反転層−ドリフト層2−ドレイ
ン層3−ドレイン電極4へと流れる。ゲート電極9に対
向しているシリコン基板1及びPベース層6の一部はP
型からN型に反転してチャンネルを形成している。従っ
てゲート電極9に与えた電圧により上記の電流を制御す
ることができる。図7は図6で示した横型DMOS F
ETの一般的な電極形状を示す平面図である。図6の紙
面に直角の方向へ櫛形に数多く並べた構造を示す。ドレ
イン電極4とソース電極8とが図の上下方向に交互に配
列されている。図では見えないが、勿論これらの下部に
は半導体のドレイン層3とソース層7及びPベース層6
等が形成されている。何れの電極も櫛形と見立てること
ができる配列になっている。ドレイン電極4とソース電
極8の間に一定の幅をもったゲート電極9が形成されて
いる。白ぬきで示した部分である。11はドレイン電極
の引き出し端子でありこれを通して外部と接続する。
尚、図7及び図8では説明の都合上図6で説明したドリ
フト層2は表現していない。
ト電極9に対向している反転層−ドリフト層2−ドレイ
ン層3−ドレイン電極4へと流れる。ゲート電極9に対
向しているシリコン基板1及びPベース層6の一部はP
型からN型に反転してチャンネルを形成している。従っ
てゲート電極9に与えた電圧により上記の電流を制御す
ることができる。図7は図6で示した横型DMOS F
ETの一般的な電極形状を示す平面図である。図6の紙
面に直角の方向へ櫛形に数多く並べた構造を示す。ドレ
イン電極4とソース電極8とが図の上下方向に交互に配
列されている。図では見えないが、勿論これらの下部に
は半導体のドレイン層3とソース層7及びPベース層6
等が形成されている。何れの電極も櫛形と見立てること
ができる配列になっている。ドレイン電極4とソース電
極8の間に一定の幅をもったゲート電極9が形成されて
いる。白ぬきで示した部分である。11はドレイン電極
の引き出し端子でありこれを通して外部と接続する。
尚、図7及び図8では説明の都合上図6で説明したドリ
フト層2は表現していない。
【0005】図8は図7の白ぬきで示したゲート電極9
を取り出して描いたものである。一定の面積を持ったシ
リコン基板1の中に確保できるゲート電極9が長いほど
ゲート電極9に対向するNチャンネルの面積(図6の図
面に直角方向)が広がることであり、オン抵抗が小さく
なる。しかし、ゲート電極9を長くすることはドレイン
電極4とソース電極8の幅を狭くすることであり、当然
端部に電界が集中し易くなり耐圧が低下する。
を取り出して描いたものである。一定の面積を持ったシ
リコン基板1の中に確保できるゲート電極9が長いほど
ゲート電極9に対向するNチャンネルの面積(図6の図
面に直角方向)が広がることであり、オン抵抗が小さく
なる。しかし、ゲート電極9を長くすることはドレイン
電極4とソース電極8の幅を狭くすることであり、当然
端部に電界が集中し易くなり耐圧が低下する。
【0006】
【発明が解決しようとする課題】本発明の目的は、高速
で動作する半導体リレーのスイッチ素子として使用する
ために、小さいオン抵抗をもった横型DMOS FET
を実現することにある。
で動作する半導体リレーのスイッチ素子として使用する
ために、小さいオン抵抗をもった横型DMOS FET
を実現することにある。
【0007】
【課題を解決するための手段】本発明は、オン抵抗を小
さくするために、ソース電極とドレイン電極の幅を同じ
にして流出電流を最大にすること、及びオン抵抗を小さ
くするために、一定面積のシリコン基板により多くの櫛
形電極を形成すると共に、そのため電極の幅が小さくな
ることから、端部では曲率半径が減少して耐圧が低下す
るので、一定の曲率半径を確保する形状にする。 (1)シリコン基板の上に形成した半導体のドレイン層
及びソース層と、ゲート電極を含む横型DMOS FE
Tにおいて、ドレイン電極の幅と、ソース電極の幅を同
一(それぞれの単位長の面積も同一)に形成することに
よりオン抵抗を最小にしたことを特徴とするDMOS
FET。 (2)シリコン基板の上に形成した半導体のドレイン層
及びソース層と、ゲート電極を含む横型DMOS FE
Tにおいて、櫛形に形成した前記各層の端部の径を前記
各層の直線部の幅より大きい円弧にして耐圧の低下を防
止し、前記端部間の間隔を確保するように端部を互い違
いに配列することにより、各層の配列密度を高めてオン
抵抗を小さくしたことを特徴とする横型DMOS FE
T。
さくするために、ソース電極とドレイン電極の幅を同じ
にして流出電流を最大にすること、及びオン抵抗を小さ
くするために、一定面積のシリコン基板により多くの櫛
形電極を形成すると共に、そのため電極の幅が小さくな
ることから、端部では曲率半径が減少して耐圧が低下す
るので、一定の曲率半径を確保する形状にする。 (1)シリコン基板の上に形成した半導体のドレイン層
及びソース層と、ゲート電極を含む横型DMOS FE
Tにおいて、ドレイン電極の幅と、ソース電極の幅を同
一(それぞれの単位長の面積も同一)に形成することに
よりオン抵抗を最小にしたことを特徴とするDMOS
FET。 (2)シリコン基板の上に形成した半導体のドレイン層
及びソース層と、ゲート電極を含む横型DMOS FE
Tにおいて、櫛形に形成した前記各層の端部の径を前記
各層の直線部の幅より大きい円弧にして耐圧の低下を防
止し、前記端部間の間隔を確保するように端部を互い違
いに配列することにより、各層の配列密度を高めてオン
抵抗を小さくしたことを特徴とする横型DMOS FE
T。
【0008】
【発明の実施の形態】図1は横型DMOS FETの一
実施形態を示す電極平面図である。この図に対する断面
構造は図5と同じであり符号も共通である。4aはドレ
イン電極である。シリコン基板の上に形成したドレイン
層3(図6)に接して形成されている。8aはソース電
極である。シリコン基板の上に形成したソース層7に接
して形成されている。これらドレイン電極4aの幅と、
ソース電極8aの幅を同一に形成する。また、各電極の
端部cとdは直線部の幅より大きい径の円弧を形成す
る。図2は本発明の横型DMOS FETのゲート電極
の長さを示す平面図である。9aはゲート電極を示す。
図8で示したゲート電極の長さに比べて同一のシリコン
基板の上に各電極をより密度高く形成できることを示し
ている。端部での各層同士の接触を防止し耐圧を確保す
るために互い違いに配列している部分をA及びBで示し
ている。
実施形態を示す電極平面図である。この図に対する断面
構造は図5と同じであり符号も共通である。4aはドレ
イン電極である。シリコン基板の上に形成したドレイン
層3(図6)に接して形成されている。8aはソース電
極である。シリコン基板の上に形成したソース層7に接
して形成されている。これらドレイン電極4aの幅と、
ソース電極8aの幅を同一に形成する。また、各電極の
端部cとdは直線部の幅より大きい径の円弧を形成す
る。図2は本発明の横型DMOS FETのゲート電極
の長さを示す平面図である。9aはゲート電極を示す。
図8で示したゲート電極の長さに比べて同一のシリコン
基板の上に各電極をより密度高く形成できることを示し
ている。端部での各層同士の接触を防止し耐圧を確保す
るために互い違いに配列している部分をA及びBで示し
ている。
【0009】図3は電流の経路を説明するために簡略化
した電極平面図である。4bはドレイン電極、8bはソ
ース電極、9bはゲート電極である。11はドレイン電
極引き出し端子である。電流はドレイン電極4bのX点
からソース電極8bのY点へ向かって流れており中央に
平均値があるものとする。次に請求項1に関して、ドレ
イン電極4bの幅LDとソース電極8bの幅LSを同一に
した場合にオン抵抗RONが最少になることを説明する。
図4は各抵抗要素からなるオン抵抗を説明する図であ
る。シリコン基板の上で一組のドレイン電極4b(幅L
D)とソース電極8b(幅LS)についてゲート電極9a
に沿った長さを考えると、両方の長さはほぼ同じである
から計算を簡略にするためLとして進める。FETのオ
ン抵抗RONは次の抵抗からなるものと考えることができ
る。 RON=RIN+RD+RS 式1 抵抗RINはDMOS FET本来のオン抵抗であってド
リフトチャンネル長、ドリフト層の濃度から決まってく
る値である。
した電極平面図である。4bはドレイン電極、8bはソ
ース電極、9bはゲート電極である。11はドレイン電
極引き出し端子である。電流はドレイン電極4bのX点
からソース電極8bのY点へ向かって流れており中央に
平均値があるものとする。次に請求項1に関して、ドレ
イン電極4bの幅LDとソース電極8bの幅LSを同一に
した場合にオン抵抗RONが最少になることを説明する。
図4は各抵抗要素からなるオン抵抗を説明する図であ
る。シリコン基板の上で一組のドレイン電極4b(幅L
D)とソース電極8b(幅LS)についてゲート電極9a
に沿った長さを考えると、両方の長さはほぼ同じである
から計算を簡略にするためLとして進める。FETのオ
ン抵抗RONは次の抵抗からなるものと考えることができ
る。 RON=RIN+RD+RS 式1 抵抗RINはDMOS FET本来のオン抵抗であってド
リフトチャンネル長、ドリフト層の濃度から決まってく
る値である。
【0010】ここで電極を配線の一部と考え、電極の金
属をアルミニウムとし比抵抗をρAL、電極の厚みを1μ
mに仕上げてあるとすると、ドレイン電極4bの配線抵
抗RDは次の式で求める。 RD=ρAL×L/(幅LD×1μm)・・・・・・・式2 同様にしてソース電極8aの配線抵抗RSは次の式で求
める。 RS=ρAL×L/(幅LS×1μm)・・・・・・・式3 また、大きさが制限されるシリコン基板の上で一組のド
レイン電極4b(幅L D)とソース電極8b(幅LS)の
和に許される幅は一定でその値をCとする。これを式4
で表す。 LD+LS=C・・・・・・・・・・・・・・・・・式4 ここで式RD+RSに式2及び式3を代入して次のように
変形する。 RD+RS= ρAL×L/(幅LD×1μm)+ρAL×L/(幅LS×1μm) =ρAL×L(1/LD+1/LS) =ρAL×L×(LS+LD)/LS×LD 式4を代入して整理すると、 RD+RS=K*C/LS×LD 配線抵抗RD+RSを最小にするにはLS×LDが最大にな
るLS、LDを見つければよい。LS×LDに式4を代入し
てQと置く。 Q=LS×LD=LD(C−LD) 式5 この二次方程式はLD=C/2のときQが最大になる。
式4を参照すると、そLD=C/2であることが分か
る。結論として、配線抵抗RD+RSを最小にするにはL
S=LDとすることである。このように、ドレイン電極と
ソース電極の幅を同じにすることにより、ソース電極と
ドレイン電極の間に流れる電流に対する配線抵抗の合計
値が最小になり、従来の値に比べて2分の1程度に減ら
すことができた。
属をアルミニウムとし比抵抗をρAL、電極の厚みを1μ
mに仕上げてあるとすると、ドレイン電極4bの配線抵
抗RDは次の式で求める。 RD=ρAL×L/(幅LD×1μm)・・・・・・・式2 同様にしてソース電極8aの配線抵抗RSは次の式で求
める。 RS=ρAL×L/(幅LS×1μm)・・・・・・・式3 また、大きさが制限されるシリコン基板の上で一組のド
レイン電極4b(幅L D)とソース電極8b(幅LS)の
和に許される幅は一定でその値をCとする。これを式4
で表す。 LD+LS=C・・・・・・・・・・・・・・・・・式4 ここで式RD+RSに式2及び式3を代入して次のように
変形する。 RD+RS= ρAL×L/(幅LD×1μm)+ρAL×L/(幅LS×1μm) =ρAL×L(1/LD+1/LS) =ρAL×L×(LS+LD)/LS×LD 式4を代入して整理すると、 RD+RS=K*C/LS×LD 配線抵抗RD+RSを最小にするにはLS×LDが最大にな
るLS、LDを見つければよい。LS×LDに式4を代入し
てQと置く。 Q=LS×LD=LD(C−LD) 式5 この二次方程式はLD=C/2のときQが最大になる。
式4を参照すると、そLD=C/2であることが分か
る。結論として、配線抵抗RD+RSを最小にするにはL
S=LDとすることである。このように、ドレイン電極と
ソース電極の幅を同じにすることにより、ソース電極と
ドレイン電極の間に流れる電流に対する配線抵抗の合計
値が最小になり、従来の値に比べて2分の1程度に減ら
すことができた。
【0011】図5は幅を狭めた各電極とその端部を説明
するための簡略化した電極平面図である。4cはドレイ
ン電極、8cはソース電極、9cはゲート電極である。
11はドレイン電極引き出し端子である。ドレイン電極
4cとソース電極8cとの間隔を狭くして、小さいシリ
コン基板の中に、より長い、即ちより多くの櫛型ドレイ
ン電極とソース電極とを形成したものである。図3と比
較して分かるようにそれぞれの間隔LD、LSを狭くする
ことができる。具体的には、従来例の図7と本発明の実
施例の図1とが対応している。各電極の間隔は十分狭く
することが可能である。従って櫛型ドレイン電極とソー
ス電極の間に発生する抵抗も低減する。しかし、端部の
曲率半径が小さくなるので電界が集中して耐圧が低下す
る。従って、端部の曲率半径RS、RDをそれぞれ図3と
同じ値に維持しつつ間隔LD、LSを狭くしている。こう
することにより、直線部で確保できている耐圧を端部で
も確保できる。このような形状にすることによりオン抵
抗は従来の値の30%も低減することが可能になった。
するための簡略化した電極平面図である。4cはドレイ
ン電極、8cはソース電極、9cはゲート電極である。
11はドレイン電極引き出し端子である。ドレイン電極
4cとソース電極8cとの間隔を狭くして、小さいシリ
コン基板の中に、より長い、即ちより多くの櫛型ドレイ
ン電極とソース電極とを形成したものである。図3と比
較して分かるようにそれぞれの間隔LD、LSを狭くする
ことができる。具体的には、従来例の図7と本発明の実
施例の図1とが対応している。各電極の間隔は十分狭く
することが可能である。従って櫛型ドレイン電極とソー
ス電極の間に発生する抵抗も低減する。しかし、端部の
曲率半径が小さくなるので電界が集中して耐圧が低下す
る。従って、端部の曲率半径RS、RDをそれぞれ図3と
同じ値に維持しつつ間隔LD、LSを狭くしている。こう
することにより、直線部で確保できている耐圧を端部で
も確保できる。このような形状にすることによりオン抵
抗は従来の値の30%も低減することが可能になった。
【0012】
【発明の効果】横型DMOS FETの各層の端部の形
状を直線部の幅より大きい径の円形にしたことと、各層
及びこれに接する電極を櫛形で高密度に配列形成する構
造にしたことにより、高耐圧を維持しつつ低いオン抵抗
をもった横型DMOS FETを実現することができ
た。
状を直線部の幅より大きい径の円形にしたことと、各層
及びこれに接する電極を櫛形で高密度に配列形成する構
造にしたことにより、高耐圧を維持しつつ低いオン抵抗
をもった横型DMOS FETを実現することができ
た。
【図1】本発明の横型DMOS FETの一実施形態を
示す電極平面図である。
示す電極平面図である。
【図2】本発明の横型DMOS FETのゲート長を示
す平面図である。
す平面図である。
【図3】電流の経路を説明するために簡略化した電極平
面図である。
面図である。
【図4】オン抵抗の説明図である。
【図5】幅を狭めた各電極とその端部を説明するために
簡略化した電極平面図である。
簡略化した電極平面図である。
【図6】従来の横型DMOS FETの構造断面図であ
る。
る。
【図7】従来の横型DMOS FETの電極平面図であ
る。
る。
【図8】図6の横型DMOSFETのゲート長を示す平
面図である。
面図である。
1 シリコン基板 2 ドリフト層 3 ドレイン層 4、4a、4b、4c ドレイン電極 5 LOCOS(シリコン酸化膜) 6 P−BASE 7 ソース層 8、8a、8b、8c ソース電極 9、9a、9b、9c ゲート電極 10 中間絶縁保護膜 11 ドレイン電極引き出し端子 Rd ドレイン電極端部の半径 Rs ソース電極端部の半径
Claims (2)
- 【請求項1】シリコン基板の上に形成した半導体のドレ
イン層及びソース層と、ゲート電極を含む横型DMOS
FETにおいて、 ドレイン電極の幅と、ソース電極の幅を同一(それぞれ
の単位長の面積も同一)に形成することによりオン抵抗
を最小にしたことを特徴とする横型DMOSFET。 - 【請求項2】シリコン基板の上に形成した半導体のドレ
イン層及びソース層と、ゲート電極を含む横型DMOS
FETにおいて、 櫛形に形成した前記各層の端部の径を前記各層の直線部
の幅より大きい円弧にして耐圧の低下を防止し、前記端
部間の間隔を確保するように端部を互い違いに配列する
ことにより、各層の配列密度を高めてオン抵抗を小さく
したことを特徴とする横型DMOS FET。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23197096A JPH1074935A (ja) | 1996-09-02 | 1996-09-02 | 横型dmos fet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23197096A JPH1074935A (ja) | 1996-09-02 | 1996-09-02 | 横型dmos fet |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1074935A true JPH1074935A (ja) | 1998-03-17 |
Family
ID=16931911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23197096A Pending JPH1074935A (ja) | 1996-09-02 | 1996-09-02 | 横型dmos fet |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1074935A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1184908A2 (en) * | 2000-08-30 | 2002-03-06 | Shindengen Electric Manufacturing Company, Limited | Field effect transistor |
JP2010278312A (ja) * | 2009-05-29 | 2010-12-09 | Sanyo Electric Co Ltd | 半導体装置 |
-
1996
- 1996-09-02 JP JP23197096A patent/JPH1074935A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1184908A2 (en) * | 2000-08-30 | 2002-03-06 | Shindengen Electric Manufacturing Company, Limited | Field effect transistor |
EP1184908A3 (en) * | 2000-08-30 | 2007-08-01 | Shindengen Electric Manufacturing Company, Limited | Field effect transistor |
JP2010278312A (ja) * | 2009-05-29 | 2010-12-09 | Sanyo Electric Co Ltd | 半導体装置 |
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