JP2009302114A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】オン抵抗が低減され、十分な動作耐圧を有する半導体装置及びその製造方法を提供する。
【解決手段】
半導体装置は、N−型ドレインオフセット領域112の表面部に形成された絶縁膜117と、絶縁膜117の末端部に接してN−型ドレインオフセット領域112上に形成されたゲート絶縁膜115と、ゲート絶縁膜115及び絶縁膜117の一部上に形成されたゲート電極116と、P−型ボディ領域113の表面部に形成されたN+型ソース領域114と、N−型ドレインオフセット領域112の表面部に形成されたN+型ドレイン領域119と、N+型ドレイン領域119及び絶縁膜117の下方に、N−型ドレインオフセット領域112に接するように設けられたN−型ドレイン埋め込み層118とを備えている。N−型ドレイン埋め込み層118は、N−型ドレインオフセット領域112よりも高い不純物濃度を有する。
【選択図】図1
【解決手段】
半導体装置は、N−型ドレインオフセット領域112の表面部に形成された絶縁膜117と、絶縁膜117の末端部に接してN−型ドレインオフセット領域112上に形成されたゲート絶縁膜115と、ゲート絶縁膜115及び絶縁膜117の一部上に形成されたゲート電極116と、P−型ボディ領域113の表面部に形成されたN+型ソース領域114と、N−型ドレインオフセット領域112の表面部に形成されたN+型ドレイン領域119と、N+型ドレイン領域119及び絶縁膜117の下方に、N−型ドレインオフセット領域112に接するように設けられたN−型ドレイン埋め込み層118とを備えている。N−型ドレイン埋め込み層118は、N−型ドレインオフセット領域112よりも高い不純物濃度を有する。
【選択図】図1
Description
本発明は、例えば高耐圧MOS(Metal Oxide Semiconductor)型FET(Field Effect Transistor)の半導体装置及びその製造方法に関する。
近年、半導体集積回路装置の高集積化に伴って、高耐圧MOS素子、低耐圧CMOS素子、及びバイポーラ素子等を同一基板に集積した半導体集積回路装置が求められるようになってきた。高耐圧MOS素子に要求される特性としては、高耐圧性とともに、チップシュリンクやチップコスト削減等の観点から、低いオン抵抗が要求されている。
従来、高耐圧MOSトランジスタとしては、ドレイン領域に電界緩和層を設けることで静止耐圧を向上させる技術が用いられてきた。しかし、ドレイン領域に設ける電界緩和層は、トランジスタ動作時には抵抗成分として作用するために素子の単位面積当たりのオン抵抗が上昇してしまう。このように、静止耐圧とオン抵抗は、トレードオフの関係がある。また、不純物濃度が低いドレイン領域は、抵抗成分が大きいため熱の発生が多く、また電流が一部に集中しやすいため、破壊しやすいという問題がある。
静止耐圧とオン抵抗のトレードオフの関係を改善する技術として、例えば従来の高耐圧MOSトランジスタにおいて、ドレイン領域に接してドレイン埋め込み層を設け、耐圧を低下させることなくオン抵抗の低減を実現する技術などが開示されている(例えば特許文献1参照)。
以下、図9(a)、(b)を参照しながら、従来の高耐圧MOSトランジスタの特徴を説明する。従来の高耐圧MIS型FET(MOS型FET)は、P型半導体基板1上に設けられたN−型ドレインオフセット拡散層2の表層部に、N+型ドレイン拡散層3が形成されている。N+型ドレイン拡散層3の直下には、N+型ドレイン拡散層3よりも横方向(ゲート長方向)の長さが小さいN+型ドレイン埋め込み層4が形成されている。また、N+型ドレイン拡散層3を貫通してN+型ドレイン埋め込み層4に達するように、半導体材料より低抵抗の導電材料から成るドレインコンタクト5が形成されている。N+型ドレイン拡散層3及びN+型ドレイン埋め込み層4には共通でドレインコンタクト5が接続され、ドレインコンタクト5にはドレイン電極6が接続されている。
上記の構成によれば、N−型ドレインオフセット拡散層2の中間部付近や深い部分を通過するキャリアが、N+ドレイン埋め込み層4の側部及び底部に流れ込むため、N−型ドレインオフセット拡散層2内に拡がったキャリアを、N+型ドレイン埋め込み層4により効率よく吸い込むことができる。このため、従来の高耐圧MIS型FETでは、トランジスタがオン状態でのN−型ドレインオフセット拡散層2における抵抗成分を下げることができる。また、半導体材料よりも著しく低抵抗の導電材料から成るドレインコンタクト5が、N+型ドレイン拡散層3を貫通してN+型ドレイン埋め込み層4に接続されているので、N+型ドレイン拡散層3及びN+型ドレイン埋め込み層4に流れ込んだキャリアは、ドレイン電極6に速く到達することができる。これにより、N+型ドレイン拡散層3及びN+型ドレイン埋め込み層4における抵抗成分を下げることができる。また、N+型ドレイン拡散層3からN+型ソース拡散層にかけて、N−型ドレインオフセット拡散層2内に分布する等電位線は変化しないので、耐圧の低下を抑えることができる。
以上のように従来の高耐圧MIS型FETでは、N+型ドレイン拡散層3に接してN+型ドレイン埋め込み層4を設けることで、耐圧を低下させることなくオン抵抗の低減を実現させることができる。
特開2005−79208号公報
しかしながら、従来の高耐圧MIS型FETでは、図9(b)に示すように、N+型ドレイン拡散層3より横方向(ゲート長方向)の長さが小さいN+型ドレイン埋め込み層4を用いており、N−型ドレインオフセット拡散層2の中間部付近を通過する経路12や深い領域を通過する経路13よりも、ドレインオフセット拡散層2の表面付近を通る経路11の距離が短いため、ドレインオフセット拡散層2の表面付近の領域の方が実効的な抵抗値が低くなる。このため、N−型ドレインオフセット拡散層2の中間部付近や深い部分を通過するキャリアよりも、N−型ドレインオフセット拡散層2の表面付近を通過するキャリアが多くなる。その結果、従来の高耐圧MISFETを高いドレイン電圧を印加して高出力で動作させた場合、例えばN+型ドレイン拡散層3側に設けられたLOCOS酸化膜7のバーズビーク14直下で電流が集中しやすく、動作時の耐圧低下を起こしやすい。
上記不具合に鑑み、本発明は、オン抵抗が低減され、且つ、動作時に十分な耐圧を有する半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置は、第1導電型の半導体基板と、前記半導体基板内に形成された第2導電型のドレインオフセット領域と、前記ドレインオフセット領域の表面部に形成された絶縁膜と、前記ドレインオフセット領域内に形成された第1導電型のボディ領域と、前記絶縁膜の末端部に接して前記ボディ領域を含む前記ドレインオフセット領域の一部上に形成されたゲート絶縁膜と、前記ゲート絶縁膜から前記絶縁膜の一部上にわたって形成されたゲート電極と、前記ボディ領域の表面部における前記ゲート電極の外側方下に形成された第2導電型のソース領域と、前記絶縁膜を挟んで前記ソース領域と対向するように、前記ドレインオフセット領域の表面部における前記絶縁膜の外側方下に形成され、前記ドレインオフセット領域よりも不純物濃度が高い第2導電型のドレイン領域と、前記ドレイン領域及び前記絶縁膜の下方であって、前記ドレイン領域及び前記絶縁膜との間に前記ドレインオフセット領域を挟んで、且つ、前記ドレインオフセット領域に接するように設けられ、前記ドレインオフセット領域よりも高い不純物濃度を有する第2導電型の第1のドレイン埋め込み層とを備えている。
この構成によれば、第1のドレイン埋め込み層を備えているため、ドレイン領域から第1のドレイン埋め込み層を介してソース領域へ流れる電流経路が形成される。これにより、ドレイン領域からドレインオフセット領域の表面部を通ってソース領域へ流れる電流経路とともに、第1のドレイン埋め込み層を介する電流経路を並列的に用いることができ、ドレインオフセット領域の抵抗成分を低減させることができる。さらに、第1のドレイン埋め込み層の不純物濃度は、ドレインオフセット領域の不純物濃度に比べて高いため、第1のドレイン埋め込み層を介する電流経路の抵抗は、ドレインオフセット領域の表面部を介する電流経路の抵抗よりも小さくなるので、従来の半導体装置と異なり、例えばLOCOS法により形成された絶縁膜のバーズビーグ端の直下に電流が集中して流れるのを緩和することができる。従って、本発明の半導体装置を用いれば、オン抵抗が抵抗され、十分な動作耐圧を有する半導体装置を実現することができる。
また、本発明の半導体装置の製造方法は、表面部に絶縁膜が設けられた第1導電型の半導体基板に、第2導電型の不純物をイオン注入することで、前記半導体基板内に第2導電型のドレインオフセット領域を形成する工程(a)と、第2導電型の不純物をイオン注入することで、前記絶縁膜の下方であって、前記絶縁膜との間に前記ドレインオフセット領域を挟んで、且つ、前記ドレインオフセット領域に接するように、前記ドレインオフセット領域よりも不純物濃度が高い第2導電型の第1のドレイン埋め込み層を形成する工程(b)と、前記絶縁膜の末端部に接するように前記ドレインオフセット領域の一部上にゲート絶縁膜を形成した後、前記ゲート絶縁膜から前記絶縁膜の一部上にわたってゲート電極を形成する工程(c)と、前記工程(b)及び前記工程(c)の後、前記ドレインオフセット領域のうち、平面的に見て、前記絶縁膜の側方であって前記第1のドレイン埋め込み層が設けられていない領域に、第1導電型の不純物をイオン注入することで、前記ドレインオフセット領域における前記ゲート電極の外側方下に、平面的に見て前記ゲート電極の一部とオーバーラップする第1導電型のボディ領域を形成する工程(d)と、前記工程(d)の後、第2導電型の不純物をイオン注入することで、前記ボディ領域の表面部における前記ゲート電極の外側方下に第2導電型のソース領域を形成するとともに、前記絶縁膜を挟んで前記ソース領域と対向するように、前記ドレインオフセット領域の表面部における前記絶縁膜の外側方下に第2導電型のドレイン領域を形成する工程(e)とを備えている。
この方法によれば、工程(b)で絶縁膜の下方であって、ドレインオフセット領域の下部に、第1のドレインオフセット領域よりも高い不純物濃度を有する第1のドレイン埋め込み層を形成することで、ドレイン領域から第1のドレイン埋め込み層を介してソース領域へ電流を流すことができる。これにより、ドレインオフセット領域の抵抗成分を低減させることができる。また、第1のドレイン埋め込み層は、ドレインオフセット領域よりも高い不純物濃度を有するため、ドレインオフセット領域の表面部を通る電流経路よりも、第1のドレイン埋め込み層を介する電流経路に多くの電流を流すことができる。従って、本発明の半導体装置の製造方法によれば、オン抵抗が低減され、十分な動作耐圧を有する半導体装置を製造することが可能となる。
本発明の半導体装置及びその製造方法によると、第1のドレイン埋め込み層を備えているため、オン抵抗が低減され、十分な動作耐圧を有する半導体装置を実現することができる。
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。本実施形態の半導体装置として、N型の高耐圧MOSトランジスタを一例に挙げて説明する。図1(a)〜(c)は、本実施形態の半導体装置の構成を示す図である。
以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。本実施形態の半導体装置として、N型の高耐圧MOSトランジスタを一例に挙げて説明する。図1(a)〜(c)は、本実施形態の半導体装置の構成を示す図である。
図1(a)に示すように、本実施形態の半導体装置は、P型半導体基板111と、P型半導体基板111上に形成されたN−型ドレインオフセット領域112と、N−型ドレインオフセット領域112の表面部に、LOCOS(Local Oxidation of Silicon)法などにより形成された絶縁膜117と、N−型ドレインオフセット領域112内に形成されたP−型ボディ領域113と、絶縁膜117の末端部に接して、P−型ボディ領域113を含むN−型ドレインオフセット領域112の一部上に形成されたゲート絶縁膜115と、ゲート絶縁膜115から絶縁膜117の一部上にわたって形成されたゲート電極116と、P−型ボディ領域113の表面部におけるゲート電極116の外側方下に形成されたN+型ソース領域114と、絶縁膜117を挟んでN+型ソース領域114と対向するように、N−型ドレインオフセット領域112の表面部における絶縁膜117の外側方下に形成されたN+型ドレイン領域119と、N+型ドレイン領域119及び絶縁膜117の下方であって、N+型ドレイン領域119及び絶縁膜117との間にN−型ドレインオフセット領域112を挟んで、且つ、N−型ドレインオフセット領域112に接するように設けられたN−型ドレイン埋め込み層118とを備えている。
さらに、本実施形態の半導体装置は、P型半導体基板111上に形成された層間膜181と、N+型ソース領域114及びN+型ドレイン領域119の上に形成され、層間膜181を貫通するコンタクトプラグ182と、コンタクトプラグ182を介して、それぞれN+型ソース領域114及びN+型ドレイン領域119に接続される引き出し電極183とを備えている。
ここで、N−型ドレイン埋め込み層118の不純物濃度は、N−型ドレインオフセット領域112の不純物濃度よりも高くなっている。なお、N−型ドレイン埋め込み層118は、N−型ドレインオフセット領域112における不純物濃度の曲率ピークの位置よりも下方に形成されている。また、N+型ドレイン領域119及びN+型ソース領域114の不純物濃度は、N−型ドレインオフセット領域112の不純物濃度よりも高くなっている。
図1(b)は、本実施形態の半導体装置の構成の概略を示す平面図である。図1(b)に示すように、N−型ドレイン埋め込み層118は、平面的に見て、絶縁膜117のバーズビーク端121(図1(a)参照)よりも、N+型ドレイン領域119側の領域に形成される。ここで、N−型ドレイン埋め込み層118の末端は、絶縁膜117のバーズビーク端121よりもN+型ドレイン領域119側の領域に位置していればよいが、バーズビーク端121と同じ位置まで形成されていれば、バーズビーク端121の下方に確実に電流を流すことができるため望ましい。
また、N−型ドレイン埋め込み層118は、深さ方向において、N+型ドレイン領域119より離れた位置に形成され、且つ、横方向(ゲート長方向)において、P−型ボディ領域113より離れた位置に形成されている。このため、N+型ドレイン領域119からN+型ソース領域114に至る領域において、N−型ドレインオフセット領域112の表面に分布する等電位線が変化することはないので、N−型ドレイン埋め込み層118を設けたことによる、静止耐圧の低下は見られない。
以上の構成を有する本実施形態の半導体装置では、N−型ドレイン埋め込み層118を設けることで、図1(c)に示すように、N+型ドレイン領域119からN−型ドレイン埋め込み層118を介してN+型ソース領域114へ流れる電流経路132が形成される。これにより、N+型ドレイン領域119からN−型ドレインオフセット領域112の表面部を通ってN+型ソース領域114へ流れる電流経路131とともに、N−型ドレイン埋め込み層118を介する電流経路132を並列的に用いることができる。その結果、N−型ドレインオフセット領域112の抵抗成分を低減させることができるため、半導体装置のオン抵抗を低減させることができる。
また、N−型ドレイン埋め込み層118は、N−型ドレインオフセット領域112の不純物濃度に比べて高い不純物濃度を有するため、N−型ドレインオフセット領域112を介する電流経路132の抵抗は、N−型ドレインオフセット領域112の表面部を介する電流経路131の抵抗よりも小さくなる。その結果、N−型ドレインオフセット領域112の表面部を介する電流経路131よりもN−型ドレインオフセット領域112を介する電流経路132に多く電流を流すことができる。このため、従来の半導体装置と異なり、絶縁膜117のバーズビーク端121の直下に電流が集中して流れるのを緩和することができ、動作耐圧を向上させることができる。以上のことより、本実施形態の半導体装置では、オン抵抗が低減され、十分な動作耐圧を有する半導体装置を実現することができる。
以下、具体的に、本実施形態の半導体装置における動作耐圧及び静止耐圧について説明する。本実施形態の半導体装置では、絶縁膜117のバーズビーク端121からN+型ソース領域114の末端までの距離は例えば1.0μmで、絶縁膜117のゲート長方向における幅は例えば2.0μmである。また、N−型ドレインオフセット領域112の不純物濃度は、例えば1×1016ion/cm3程度である。
ここで、N−型ドレイン埋め込み層118を、不純物濃度が8×1016ion/cm3程度で、P型半導体基板111の上面から深さ方向に1.6μm〜2.0μm離れた位置であって、且つ、バーズビーク端121よりもN+型ドレイン領域119側の領域に形成する場合、N−型ドレイン埋め込み層118を設けない場合の動作耐圧が15Vであるのに対して、動作耐圧は35V程度にまで向上し、高い動作耐圧を示すことができる。
また、この場合、N−型ドレイン埋め込み層118は、横方向(ゲート長方向)においてP−型ボディ領域113より離れた位置に形成されているため、静止耐圧は例えば45V程度を維持することができ、静止耐圧の低下を抑制することができる。逆に、本実施形態の半導体装置の構成と異なり、N−型ドレイン埋め込み層118の末端が、N+型ドレイン領域119側の領域ではなく、バーズビーク端121からN+型ソース領域114側に例えば0.4μm離れた位置にある場合、N−型ドレイン埋め込み層118とP−型ボディ領域113とが近づくことで、静止耐圧が45Vから30V程度にまで低下してしまう。なお、N−型ドレイン埋め込み層118の末端がN+型ソース領域114側へさらに近づくと、静止耐圧はより低下する。
次に、N−型ドレイン埋め込み層118を、不純物濃度が1×1017ion/cm3程度で、P型半導体基板111の上面から深さ方向に1.6μm〜2.0μm離れた位置であって、且つ、バーズビーク端121からの距離が0.4μmとなる位置を末端として、N+型ドレイン領域119側の領域に形成する場合、動作電圧は40V程度となり、高い動作電圧を示すことができる。
また、この場合、N−型ドレイン埋め込み層118は、横方向(ゲート長方向)においてP−型ボディ領域113より離れた位置に形成されているため、静止耐圧を例えば45V程度に維持することができ、静止耐圧の低下を抑制することができる。逆に、本実施形態の半導体装置とは異なり、N−型ドレイン埋め込み層118の末端が、バーズビーク端121よりもN+型ソース領域114側の領域に位置する場合、N−型ドレイン埋め込み層118とP−型ボディ領域113とが近づくことで、静止耐圧は45Vから40V程度にまで低下してしまう。なお、N−型ドレイン埋め込み層118の末端がN+型ソース領域114側へさらに近づくと、静止耐圧はより低下する。
以上のことより、本実施形態の半導体装置では、N+型ドレイン領域119及び絶縁膜117の下方であって、横方向においてP−型ボディ領域113と離れた位置で、N−型ドレインオフセット領域112の下部に設けられたN−型ドレイン埋め込み層118を備えているため、静止耐圧を低下させることなく、オン抵抗が十分に低く、高い動作耐圧を有する半導体装置を実現することができる。
なお、本実施形態の半導体装置では、LOCOS法により形成された絶縁膜117を備えたLOCOSオフセット構造からなる半導体装置を一例に挙げたが、これに限定されるものではない。例えば絶縁膜117が形成されていない、マスクオフセット構造などからなり、ゲート電極の近傍に比較的長い領域を持つ低濃度のドレイン領域(オフセットドレイン領域)を備えた半導体装置において、ゲート電極下のチャネル領域におけるN+型ドレイン領域側の末端部よりもN+型ドレイン領域側の領域に、N−型ドレイン埋め込み層118を形成することで、N+型ドレイン領域のゲート電極側に設けられた末端部において電流が集中するのを抑制することができ、本実施形態の半導体装置と同様な効果が得られる。
続いて、本実施形態の半導体装置の製造方法について、図2(a)〜(d)、及び図3(a)〜(c)を用いて説明する。図2(a)〜(d)、及び図3(a)〜(c)は、本実施形態の半導体装置の製造方法を示す断面図である。
まず、図2(a)に示すように、P型半導体基板111の表面部に、周知のLOCOS酸化を行って、シリコン酸化膜などからなる絶縁膜117を形成する。次に、図2(b)に示すように、イオン注入法により、P型半導体基板111に例えばリンなどのN型不純物を導入することで、不純物濃度が2×1015ion/cm3〜4×1016ion/cm3程度であるN−型ドレインオフセット領域112を形成する。
次に、図2(c)に示すように、フォトリソグラフィ技術によって、絶縁膜117の一部及びN−型ドレインオフセット領域112の上面を覆うフォトレジスト162を形成する。その後、フォトレジスト162を用いて、500keV〜3.0MeV程度の高エネルギーの注入にて、P型半導体基板111に例えばリンなどのN型不純物161を導入することで、絶縁膜117の下方であって、N−型ドレインオフセット領域112の下部に、不純物濃度が5×1016ion/cm3〜1×1017ion/cm3程度であるN−型ドレイン埋め込み層118を形成する。ここで、N−型ドレイン埋め込み層118の不純物濃度は、N−型ドレインオフセット領域112の不純物濃度よりも高くなっている。
次に、図2(d)に示すように、フォトレジスト162を除去した後、周知の熱酸化膜法により、絶縁膜117の末端部に接するようにN−型ドレインオフセット領域112上に、例えば膜厚が5〜100nmで、二酸化シリコンからなるゲート絶縁膜115を形成する。次に、CVD(Chemical Vapor Deposition)法などを用いて、P型半導体基板1の全面上に、導電膜からなるゲート電極形成膜(図示せず)を成膜する。その後、ゲート電極形成膜上にフォトレジスト171を形成した後、該フォトレジスト171をマスクとしてゲート電極形成膜をパターニングすることで、ゲート絶縁膜115及び絶縁膜117の一部上にわたって、例えば膜厚が0.2〜1.0μmでゲート電極116を形成する。なお、ゲート電極116の材料としては、多結晶シリコン、WSiなどのポリサイド層、又は、シリコンとの化合物である、TiSi、COSi等のシリサイド層などを用いることができる。
次に、図3(a)に示すように、フォトレジスト171を残存させたまま、P型半導体基板111のうち、N−型ドレイン埋め込み層118及び絶縁膜117の上方に位置する領域上に、フォトレジスト172を形成する。その後、フォトレジスト171、172をマスクにして、イオン注入により、P型半導体基板111にボロンなどのP型不純物173を導入することで、不純物濃度が1×1017ion/cm3〜1×1018ion/cm3程度であるP−型ボディ領域113を形成する。
次に、図3(b)に示すように、フォトレジスト171、172を除去した後、通常のMOSトランジスタの製造方法と同様にして、N型不純物をイオン注入することで、P−型ボディ領域113の表面部におけるゲート電極116の外側方下にN+型ソース領域114を形成するとともに、絶縁膜117を挟んでN+型ソース領域114と対向するように、N−型ドレインオフセット領域112の表面部における外側方下にN+型ドレイン領域119を形成する。
以降、図3(c)に示すように、所定の工程を経て、P型半導体基板111上に層間膜181、及び該層間膜181を貫通するコンタクトプラグ182を形成した後、コンタクトプラグ182を介して、N+型ソース領域114及びN+型ドレイン領域119にそれぞれ接続される引き出し電極183を形成する。以上の方法により、本実施形態の半導体装置を製造することができる。
本実施形態の半導体装置の製造方法では、図2(c)に示す工程で、絶縁膜117の下方であって、N−型ドレインオフセット領域112の下部に、N−型ドレインオフセット領域よりも高い不純物濃度を有するN−型ドレイン埋め込み層118を形成することで、N+型ドレイン領域119からN−型ドレイン埋め込み層118を介してN+型ソース領域114へ電流を流すことができる。これにより、N+型ドレイン領域119からN−型ドレインオフセット領域112の表面部を通って、N+型ソース領域114へ流れる電流経路と、N−型ドレイン埋め込み層118を介する電流経路とが形成されるので、N−型ドレインオフセット領域112の抵抗成分を低減させることができ、半導体装置のオン抵抗を低減させることができる。また、N−型ドレイン埋め込み層118は、N−型ドレインオフセット領域112の不純物濃度に比べて高い不純物濃度を有するため、N−型ドレインオフセット領域112の表面部を介する電流経路よりもN−型ドレインオフセット領域112を介する電流経路に多く電流を流すことができる。このため、従来の半導体装置と異なり、絶縁膜117のバーズビーク端121の直下に電流が集中して流れるのを緩和することができ、動作耐圧を向上させることができる。以上のことより、本実施形態の半導体装置の製造方法を用いれば、オン抵抗が低減され、十分な動作耐圧を有する半導体装置を製造することができる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。本実施形態の半導体装置は、第1の実施形態の半導体装置と一部の構成のみが異なるので、同様な構成については同一の番号を付すことで簡略化して説明する。図4(a)〜(c)は、本実施形態の半導体装置の構成を示す図である。
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。本実施形態の半導体装置は、第1の実施形態の半導体装置と一部の構成のみが異なるので、同様な構成については同一の番号を付すことで簡略化して説明する。図4(a)〜(c)は、本実施形態の半導体装置の構成を示す図である。
図4(a)に示すように、本実施形態の半導体装置は、P型半導体基板111上に形成されたN−型ドレインオフセット領域112と、N−型ドレインオフセット領域112の表面部に形成された絶縁膜117と、N−型ドレインオフセット領域112内に形成されたP−型ボディ領域113と、絶縁膜117の末端部に接して、P−型ボディ領域113を含むN−型ドレインオフセット領域112の一部上に形成されたゲート絶縁膜115と、ゲート絶縁膜115から絶縁膜117の一部上にわたって形成されたゲート電極116と、P−型ボディ領域113の表面部におけるゲート電極116の外側方下に形成されたN+型ソース領域114と、絶縁膜117を挟んでN+型ソース領域114と対向するように、N−型ドレインオフセット領域112の表面部における絶縁膜117の外側方下に形成されたN+型ドレイン領域119と、N+型ドレイン領域119及び絶縁膜117の下方であって、N−型ドレインオフセット領域112の下部に設けられた第1のN−型ドレイン埋め込み層201と、P−型ボディ領域113の下方であって、N−型ドレインオフセット領域112の下部に設けられた第2のN−型ドレイン埋め込み層202とを備えている。
ここで、第1のN−型ドレイン埋め込み層201、及び第2のN−型ドレイン埋め込み層202の不純物濃度は、それぞれN−型ドレインオフセット領域112よりも高い。なお、第2のN−型ドレイン埋め込み層202は、第1のN−型ドレイン埋め込み層201と同じ注入工程で形成することができるが、これに限定されるものではない。
図4(b)は、本実施形態の半導体装置の構成の概略を示す平面図である。図4(b)に示すように、第1のN−型ドレイン埋め込み層201は、平面的に見て、ゲート電極116の下方に設けられた絶縁膜117のバーズビーク端121(図4(a)参照)よりも、N+型ドレイン領域119側の領域に形成される。一方、第2のN−型ドレイン埋め込み層202は、平面的に見て、N+型ソース領域114と重なる領域であって、P−型ボディ領域113とN−型ドレインオフセット領域112の接合面のうち平坦部204(図4(a)参照)の下方に形成されている。
以上の構成を有する本実施形態の半導体装置では、図4(c)に示すように、P−型ボディ領域113とN−型ドレインオフセット領域112とP型半導体基板111とから構成される寄生バイポーラトランジスタによるリーク電流203を、不純物濃度が十分に高い第2の第2のN−型ドレイン埋め込み層202により低減することができる。特に、第2のN−型ドレイン埋め込み層202をP−型ボディ領域113の平坦部204の下方に設けることで、P−型ボディ領域113とN−型ドレインオフセット領域112とP型半導体基板111とから構成される寄生バイポーラトランジスタのベース幅を広くすることができるため、該寄生バイポーラトランジスタが比較的動作しやすい寄生領域205において、効果的にリーク電流203を抑制することができる。また、P−型ボディ領域113とN−型ドレインオフセット領域112の接合面のうち曲部206において耐圧の低下が起こりやすいが、第2のN−型ドレイン埋め込み層202はN−型ドレインオフセット領域112の曲部206から離れた位置に形成されるので、静止耐圧の低下を防止することができる。
具体的には、本実施形態の半導体装置において、第2のN−型ドレイン埋め込み層202の不純物濃度が6×1016ion/cm3〜8×1016ion/cm3程度で、N−型ドレインオフセット領域112の不純物濃度が2×1015ion/cm3〜4×1016ion/cm3程度である場合、P−型ボディ領域113とN−型ドレインオフセット領域112とP型半導体基板111とから構成される寄生バイポーラトランジスタの平坦部204から発生するリーク電流203を第2のN−型ドレイン埋め込み層202を設けない場合に比べて、約20%低減させることができる。
以上のことより、本実施形態の半導体装置では、第1のN−型ドレイン埋め込み層201だけでなく、第2のN−型ドレイン埋め込み層202を設けることで、オン抵抗を低減させ、動作耐圧を向上させるとともに、P−型ボディ領域113とN−型ドレインオフセット領域112とP型半導体基板111とから構成される寄生バイポーラトランジスタによるリーク電流の発生を抑制することができ、より高性能な半導体装置を実現することができる。
続いて、本実施形態の半導体装置の製造方法について、図5(a)〜(d)、及び図6(a)〜(c)を用いて説明する。図5(a)〜(d)、及び図6(a)〜(c)は、本実施形態の半導体装置の構成を示す断面図である。
まず、図5(a)、(b)に示す工程では、上述の図2(a)、(b)に示す工程と同様にして、P型半導体基板111上に絶縁膜117を形成した後、P型半導体基板111にリンなどのN型不純物151を導入することで、不純物濃度が2×1015ion/cm3〜4×1016ion/cm3程度であるN−型ドレインオフセット領域112を形成する。
次に、図5(c)に示すように、フォトグラフィ技術によって、絶縁膜117の一部及びN−型ドレインオフセット領域112の上面を覆うフォトレジスト211を形成する。その後、フォトレジスト211を用いて、500keV〜3.0MeV程度の高エネルギーの注入にて、P型半導体基板111に例えばリンなどのN型不純物161を導入することで、絶縁膜117の下方であってN−型ドレインオフセット領域112の下部に第1のN−型ドレイン埋め込み層201を形成するとともに、平面的に見て、フォトレジスト211を挟んで第1のN−型ドレイン埋め込み層201と対向するように、N−型ドレインオフセット領域112の下部に第2のN−型ドレイン埋め込み層202を形成する。ここで、第1のN−型ドレイン埋め込み層201、及び第2のN−型ドレイン埋め込み層202の不純物濃度は、それぞれ例えば2×1016ion/cm3〜1×1017ion/cm3程度であり、N−型ドレインオフセット領域112の不純物濃度よりも高くなっている。
次に、図5(d)に示すように、上述の図2(d)に示す工程と同様にして、フォトレジスト211を除去した後、例えば膜厚が5〜100nmで、二酸化シリコンからなるゲート絶縁膜115を形成する。次に、CVD法などを用いて導電膜からなるゲート電極形成膜(図示せず)を成膜した後、フォトレジスト171を用いてパターニングすることで、ゲート絶縁膜115及び絶縁膜117の一部上にわたって、例えば膜厚が0.2〜1.0μmでゲート電極116を形成する。
次に、図6(a)〜(c)に示す工程を上述の図3(a)〜(c)に示す工程と同様に行うことで、P−型ボディ領域113、N+型ソース領域114及びN+型ドレイン領域119を順次形成した後、層間膜181、コンタクトプラグ182、及びコンタクトプラグ182を介してN+型ソース領域114及びN+型ドレイン領域119にそれぞれ接続される引き出し電極183を形成する。以上の方法により、本実施形態の半導体装置を製造することができる。
本実施形態の半導体装置の製造方法によれば、図5(c)に示す工程で、第1のN−型ドレイン埋め込み層201を形成するとともに、図6(a)に示す工程で形成するP−型ボディ領域113の下方に位置するように第2のN−型ドレイン埋め込み層202を形成することで、N−型ドレインオフセット領域112の抵抗を低減させるとともに、P−型ボディ領域113とN−型ドレインオフセット領域112とP型半導体基板111とから構成される寄生バイポーラトランジスタによるリーク電流を低減させることができる。その結果、本実施形態の半導体装置の製造方法を用いれば、オン抵抗が低減され、十分な動作耐圧を有し、リーク電流の発生が抑制された信頼性の高い半導体装置を製造することができる。
(第3の実施形態)
以下、本発明の第3の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。なお、本実施形態の半導体装置の製造方法は、第2の実施形態の半導体装置の製造方法の変形例である。従って、第2の実施形態の製造方法と同様な部分については簡略化して説明する。図7(a)〜(d)、及び図8(a)〜(d)は、本実施形態の半導体装置の製造方法を示す断面図である。
以下、本発明の第3の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。なお、本実施形態の半導体装置の製造方法は、第2の実施形態の半導体装置の製造方法の変形例である。従って、第2の実施形態の製造方法と同様な部分については簡略化して説明する。図7(a)〜(d)、及び図8(a)〜(d)は、本実施形態の半導体装置の製造方法を示す断面図である。
まず、図7(a)、(b)に示す工程では、図5(a)、(b)に示す工程と同様にして、P型半導体基板111上に絶縁膜117を形成した後、P型半導体基板111にリンなどのN型不純物151を導入することで、不純物濃度が2×1015ion/cm3〜4×1016ion/cm3程度であるN−型ドレインオフセット領域112を形成する。
次に、図7(c)に示すように、周知の熱酸化膜法により、例えば膜厚が5〜100nmであり、二酸化シリコンからなるゲート絶縁膜115を形成する。次に、CVD法などを用いて導電膜からなるゲート電極形成膜(図示せず)を成膜した後、フォトレジスト303を用いてパターニングすることで、ゲート絶縁膜115及び絶縁膜117の一部の上に、例えば膜厚が0.2〜1.0μmでゲート電極116を形成する。
次に、図7(d)に示すように、フォトレジスト303をマスクにして、500keV〜3.0MeV程度の高エネルギーの注入にて、P型半導体基板111に例えばリンなどのN型不純物315を導入することで、絶縁膜117の下方であってN−型ドレインオフセット領域112の下部に第1のN−型ドレイン埋め込み層201を形成するとともに、平面的に見て、フォトレジスト303を挟んで第1のN−型ドレイン埋め込み層201と対向するように、N−型ドレインオフセット領域112の下部に第2のN−型ドレイン埋め込み層202を形成する。ここで、第1のN−型ドレイン埋め込み層201、及び第2のN−型ドレイン埋め込み層202の不純物濃度は、それぞれ2×1016ion/cm3〜1×1017ion/cm3程度であり、N−型ドレインオフセット領域112の不純物濃度よりも高くなっている。
なお、図7(d)に示す工程の代わりに、図8(a)に示す工程を行ってもよい。具体的には、図7(c)に示す工程後、フォトレジスト303を除去する。次いで、ゲート電極116をマスクとしてイオン注入することで、第1のN−型ドレイン埋め込み層201及び第2のN−型ドレイン埋め込み層202を形成する。
続いて、図8(b)〜(d)に示す工程を上述の図6(a)〜(c)に示す工程と同様に行うことで、P−型ボディ領域113、N+型ソース領域114及びN+型ドレイン領域119を順次形成した後、層間膜181、コンタクトプラグ182、及びコンタクトプラグ182を介して、N+型ソース領域114及びN+型ドレイン領域119にそれぞれ接続される引き出し電極183を形成する。以上の方法により、本実施形態の半導体装置を製造することができる。
本実施形態の半導体装置の製造方法では、第1のN−型ドレイン埋め込み層201及び第2のN−型ドレイン埋め込み層202を形成する前にゲート電極116を形成することで、図7(d)又は図8(a)に示す工程において、ゲート電極116のパターニング用のフォトレジスト331、又はゲート電極116をマスクとしてイオン注入を行うことでき、注入マスクを別途形成することなく、自己整合的に第1のN−型ドレイン埋め込み層201及び第2のN−型ドレイン埋め込み層202を形成することができる。その結果、注入マスクを用いた場合に生じるマスク合わせのズレを考慮しなくてもよいので、第1のN−型ドレイン埋め込み層201及び第2のN−型ドレイン埋め込み層202の形成位置のバラツキを抑制することができる。特に、第2のN−型ドレイン埋め込み層202とP−型ボディ領域113の曲部206(図4(c)参照)との距離のバラツキを抑制できるため、第2のN−型ドレイン埋め込み層202をP−型ボディ領域113の平坦部204(図8(c)参照)の下方に形成することができ、静止耐圧のバラツキを低減することができる。従って、本実施形態の半導体装置の製造方法を用いると、オン抵抗が抑制され、十分な動作耐圧を有し、且つ、静止耐圧のバラツキが抑制された良好な特性を示す半導体装置を比較的容易に製造することが可能となる。
本発明の半導体装置及びその製造方法は、半導体装置の高性能化に有用である。
111 P型半導体基板
112 N−型ドレインオフセット領域
113 P−型ボディ領域
114 N+型ソース領域
115 ゲート絶縁膜
116 ゲート電極
117 絶縁膜
118 N−型ドレイン埋め込み層
119 N+型ドレイン領域
121 バーズビーク端
131 電流経路
132 電流経路
151、161 N型不純物
162、171、172 フォトレジスト
173 P型不純物
181 層間膜
182 コンタクトプラグ
183 引き出し電極
201 第1のN−型ドレイン埋め込み層
202 第2のN−型ドレイン埋め込み層
203 リーク電流
204 平坦部
205 寄生領域
206 曲部
211、303、331 フォトレジスト
315 N型不純物
112 N−型ドレインオフセット領域
113 P−型ボディ領域
114 N+型ソース領域
115 ゲート絶縁膜
116 ゲート電極
117 絶縁膜
118 N−型ドレイン埋め込み層
119 N+型ドレイン領域
121 バーズビーク端
131 電流経路
132 電流経路
151、161 N型不純物
162、171、172 フォトレジスト
173 P型不純物
181 層間膜
182 コンタクトプラグ
183 引き出し電極
201 第1のN−型ドレイン埋め込み層
202 第2のN−型ドレイン埋め込み層
203 リーク電流
204 平坦部
205 寄生領域
206 曲部
211、303、331 フォトレジスト
315 N型不純物
Claims (9)
- 第1導電型の半導体基板と、
前記半導体基板内に形成された第2導電型のドレインオフセット領域と、
前記ドレインオフセット領域の表面部に形成された絶縁膜と、
前記ドレインオフセット領域内に形成された第1導電型のボディ領域と、
前記絶縁膜の末端部に接して前記ボディ領域を含む前記ドレインオフセット領域の一部上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜から前記絶縁膜の一部上にわたって形成されたゲート電極と、
前記ボディ領域の表面部における前記ゲート電極の外側方下に形成された第2導電型のソース領域と、
前記絶縁膜を挟んで前記ソース領域と対向するように、前記ドレインオフセット領域の表面部における前記絶縁膜の外側方下に形成され、前記ドレインオフセット領域よりも不純物濃度が高い第2導電型のドレイン領域と、
前記ドレイン領域及び前記絶縁膜の下方であって、前記ドレイン領域及び前記絶縁膜との間に前記ドレインオフセット領域を挟んで、且つ、前記ドレインオフセット領域に接するように設けられ、前記ドレインオフセット領域よりも高い不純物濃度を有する第2導電型の第1のドレイン埋め込み層とを備えていることを特徴とする半導体装置。 - 前記第1のドレイン埋め込み層は、平面的に見て、前記絶縁膜の前記末端部よりも前記ドレイン領域側に位置するように形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記ボディ領域の下方であって、前記ボディ領域との間に前記ドレインオフセット領域挟んで、且つ、前記ドレインオフセット領域に接するように設けられ、前記ドレインオフセット領域よりも高い不純物濃度を有する第2導電型の第2のドレイン埋め込み層をさらに備えていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第1のドレイン埋め込み層は、前記ドレインオフセット領域における不純物濃度分布の曲率ピークの位置よりも下方に設けられていることを特徴とする請求項1〜3のうちいずれか1つに記載の半導体装置。
- 表面部に絶縁膜が設けられた第1導電型の半導体基板に、第2導電型の不純物をイオン注入することで、前記半導体基板内に第2導電型のドレインオフセット領域を形成する工程(a)と、
第2導電型の不純物をイオン注入することで、前記絶縁膜の下方であって、前記絶縁膜との間に前記ドレインオフセット領域を挟んで、且つ、前記ドレインオフセット領域に接するように、前記ドレインオフセット領域よりも不純物濃度が高い第2導電型の第1のドレイン埋め込み層を形成する工程(b)と、
前記絶縁膜の末端部に接するように前記ドレインオフセット領域の一部上にゲート絶縁膜を形成した後、前記ゲート絶縁膜から前記絶縁膜の一部上にわたってゲート電極を形成する工程(c)と、
前記工程(b)及び前記工程(c)の後、前記ドレインオフセット領域のうち、平面的に見て、前記絶縁膜の側方であって前記第1のドレイン埋め込み層が設けられていない領域に、第1導電型の不純物をイオン注入することで、前記ドレインオフセット領域における前記ゲート電極の外側方下に、平面的に見て前記ゲート電極の一部とオーバーラップする第1導電型のボディ領域を形成する工程(d)と、
前記工程(d)の後、第2導電型の不純物をイオン注入することで、前記ボディ領域の表面部における前記ゲート電極の外側方下に第2導電型のソース領域を形成するとともに、前記絶縁膜を挟んで前記ソース領域と対向するように、前記ドレインオフセット領域の表面部における前記絶縁膜の外側方下に第2導電型のドレイン領域を形成する工程(e)とを備えていることを特徴とする半導体装置の製造方法。 - 前記工程(b)では、前記絶縁膜の一部及び前記ドレインオフセット領域の一部を覆うマスクを用いて第2導電型の不純物をイオン注入することで、前記第1のドレイン埋め込み層を形成するとともに、平面的に見て、前記マスクを挟んで前記第1のドレイン埋め込み層と対向するように、前記ドレインオフセット領域の下部に前記ドレインオフセット領域よりも不純物濃度が高い第2導電型の第2のドレイン埋め込み層を形成することを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記工程(c)は、前記工程(b)の後に行うことを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記工程(b)は、前記工程(c)の後に行うことを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記工程(b)において、前記マスクは前記ゲート電極から構成されていることを特徴とする請求項8に記載の半導体装置の製造方法。
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JP2008151610A JP2009302114A (ja) | 2008-06-10 | 2008-06-10 | 半導体装置及びその製造方法 |
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JP2012114209A (ja) * | 2010-11-24 | 2012-06-14 | On Semiconductor Trading Ltd | 半導体装置及びその製造方法 |
JP2013122948A (ja) * | 2011-12-09 | 2013-06-20 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
JP2016134480A (ja) * | 2015-01-19 | 2016-07-25 | 株式会社豊田中央研究所 | 半導体装置 |
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- 2008-06-10 JP JP2008151610A patent/JP2009302114A/ja active Pending
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