JPH08222727A - 高電圧横方向デバイスのための効率的面積利用設計 - Google Patents
高電圧横方向デバイスのための効率的面積利用設計Info
- Publication number
- JPH08222727A JPH08222727A JP7311472A JP31147295A JPH08222727A JP H08222727 A JPH08222727 A JP H08222727A JP 7311472 A JP7311472 A JP 7311472A JP 31147295 A JP31147295 A JP 31147295A JP H08222727 A JPH08222727 A JP H08222727A
- Authority
- JP
- Japan
- Prior art keywords
- region
- width
- drain
- lateral
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 230000015556 catabolic process Effects 0.000 claims abstract description 29
- 230000007704 transition Effects 0.000 claims abstract description 14
- 239000002019 doping agent Substances 0.000 claims description 14
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 239000007943 implant Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004141 dimensional analysis Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8611—Planar PN junction diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 本発明は高電圧横方向デバイスのための効率
的面積利用設計を提供する。 【解決手段】 明らかにされている横方向半導体デバイ
スは、第1の伝導形の半導体基体、第1の伝導形と相対
する第2の伝導形を有し、半導体基体の表面上に形成さ
れたドリフト領域を有する。ドリフト領域中に形成され
たドレイン領域は、曲線部のあらかじめ決められた表面
半径と、第1の表面幅を含む表面領域を有する端部、幅
が第1の幅から第2の表面幅まで傾斜する遷移部分及び
第2の上昇部幅を有する中間部分を含む。ソース領域は
ドリフト領域中に、ドレイン領域から離れて形成され
る。
的面積利用設計を提供する。 【解決手段】 明らかにされている横方向半導体デバイ
スは、第1の伝導形の半導体基体、第1の伝導形と相対
する第2の伝導形を有し、半導体基体の表面上に形成さ
れたドリフト領域を有する。ドリフト領域中に形成され
たドレイン領域は、曲線部のあらかじめ決められた表面
半径と、第1の表面幅を含む表面領域を有する端部、幅
が第1の幅から第2の表面幅まで傾斜する遷移部分及び
第2の上昇部幅を有する中間部分を含む。ソース領域は
ドリフト領域中に、ドレイン領域から離れて形成され
る。
Description
【発明の詳細な説明】
【0001】
【本発明の分野】本発明は横方向半導体デバイス、より
具体的には面積構成が減少した高電圧横方向デバイスに
係る。
具体的には面積構成が減少した高電圧横方向デバイスに
係る。
【0002】
【関連技術の説明】非常に薄いエピタキシャル層又は注
入層を用いた高電圧横方向デバイスは、広く知られてい
る。これらの横方向デバイスにおいて、表面近くで電界
分布の変化が起こる。RESURF(減少した表面電
界)技術が、これらのデバイスを作製するために、開発
されてきた。基本的な構造は一般的に、上に低濃度ドー
プN形エピタキシャル層を有する高オーム性P形半導体
基板を含む。その上に、ゲート及びソース/ドレイン領
域が形成される。ダイオード、IGBET、MOSトラ
ンジスタ及びサイリスタといった横方向デバイスが、こ
の技術を用いて形成できる。
入層を用いた高電圧横方向デバイスは、広く知られてい
る。これらの横方向デバイスにおいて、表面近くで電界
分布の変化が起こる。RESURF(減少した表面電
界)技術が、これらのデバイスを作製するために、開発
されてきた。基本的な構造は一般的に、上に低濃度ドー
プN形エピタキシャル層を有する高オーム性P形半導体
基板を含む。その上に、ゲート及びソース/ドレイン領
域が形成される。ダイオード、IGBET、MOSトラ
ンジスタ及びサイリスタといった横方向デバイスが、こ
の技術を用いて形成できる。
【0003】高電圧横方向デバイスの重要な特性には、
降伏電圧、オン状態の抵抗及びデバイスの全面積が含ま
れる。これらの特性を最適化するには、設計パラメー
タ、特にドーピング濃度、ドレイン/高電圧領域とソー
ス/低電圧領域間のドリフト長又は横方向間隔及びN+
及びP+ 領域の形状又は曲率半径に対する注意が必要で
ある。
降伏電圧、オン状態の抵抗及びデバイスの全面積が含ま
れる。これらの特性を最適化するには、設計パラメー
タ、特にドーピング濃度、ドレイン/高電圧領域とソー
ス/低電圧領域間のドリフト長又は横方向間隔及びN+
及びP+ 領域の形状又は曲率半径に対する注意が必要で
ある。
【0004】高電圧横方向デバイスは、通常300ボル
ト以上を扱えることが必要とされる。従来の二次元解析
では、具体的なデバイスに対して降伏電圧を実現するの
に必要な基板ドーピング及びドリフト長を考える。しば
しば、これらの横方向デバイスには、表面における曲線
部のあらかじめ決められた上昇部半径で終端する細長い
N+ ドレイン領域又はソース領域が形成される。しか
し、電界に対するN+ ドレイン領域のこの曲率の三次元
的な効果は、二次元解析ではしばしば考えられておら
ず、エイチ・ワイルマズ(H.Yilmaz)、“3−D効果を
最小にするための横方向高電圧ICデバイスのモデリン
グ及び最適化”エレクトロケミカル・ソサイエティ・プ
ロシーディング・オン・ハイボルテージ・アンド・スマ
ートパワー・デバイス(Electrochemical Society Proc
eedings on High Voltage and SmartPower Devices)、
第87−13巻、によれば、依然として、この曲率はデ
バイスの降伏電圧を制限する要因になりうる。N+ ドレ
イン/コレクタ電極の曲線部は、N−N+接合における
電界を増す。従って、二次元シミュレーションにより最
適化された横方向デバイスの実際の降伏電圧は、N−N
+接合曲線部により低下する。イー・ジェイ・ヴィルデ
ィ(E. J. Wildi) ら、“注入RESURFデバイスの
モデリング及びプロセス実行”テクニカル・ダイジェス
ト1982IEDM、268−271頁によると、降伏
電圧はデバイスの他の部分より、小さな曲線部半径を有
するN+ 領域の先端において、試験デバイスで最初に起
こる。ワイルマヅ(Yilmaz)の三次元電荷制御モデル
は、曲線効果は(1)曲線部のN+ドレイン半径を増す
か(2)曲線部が存在するN−N+ 接合の端部における
N+ドレインとソース間のドリフト距離を増すことによ
り、降伏電圧を増すことによって、低下することを示唆
している。最初の方法、すなわちN+ 半径を増すこと
は、N+ ドレイン領域全体の基体の幅を増す効果をもつ
とともに、もし広くなったN+ ドレイン周囲に最適化さ
れたドリフト長を保つなら、デバイス全体の面積を増す
効果をもつ。第2の方法、すなわち端部におけるドリフ
ト距離を増しながら、デバイス全体の最適化されたドリ
フト距離を保つことは、長くなったドリフト領域がデバ
イスのオン状態の抵抗を著しく増加させるため、不利で
ある。
ト以上を扱えることが必要とされる。従来の二次元解析
では、具体的なデバイスに対して降伏電圧を実現するの
に必要な基板ドーピング及びドリフト長を考える。しば
しば、これらの横方向デバイスには、表面における曲線
部のあらかじめ決められた上昇部半径で終端する細長い
N+ ドレイン領域又はソース領域が形成される。しか
し、電界に対するN+ ドレイン領域のこの曲率の三次元
的な効果は、二次元解析ではしばしば考えられておら
ず、エイチ・ワイルマズ(H.Yilmaz)、“3−D効果を
最小にするための横方向高電圧ICデバイスのモデリン
グ及び最適化”エレクトロケミカル・ソサイエティ・プ
ロシーディング・オン・ハイボルテージ・アンド・スマ
ートパワー・デバイス(Electrochemical Society Proc
eedings on High Voltage and SmartPower Devices)、
第87−13巻、によれば、依然として、この曲率はデ
バイスの降伏電圧を制限する要因になりうる。N+ ドレ
イン/コレクタ電極の曲線部は、N−N+接合における
電界を増す。従って、二次元シミュレーションにより最
適化された横方向デバイスの実際の降伏電圧は、N−N
+接合曲線部により低下する。イー・ジェイ・ヴィルデ
ィ(E. J. Wildi) ら、“注入RESURFデバイスの
モデリング及びプロセス実行”テクニカル・ダイジェス
ト1982IEDM、268−271頁によると、降伏
電圧はデバイスの他の部分より、小さな曲線部半径を有
するN+ 領域の先端において、試験デバイスで最初に起
こる。ワイルマヅ(Yilmaz)の三次元電荷制御モデル
は、曲線効果は(1)曲線部のN+ドレイン半径を増す
か(2)曲線部が存在するN−N+ 接合の端部における
N+ドレインとソース間のドリフト距離を増すことによ
り、降伏電圧を増すことによって、低下することを示唆
している。最初の方法、すなわちN+ 半径を増すこと
は、N+ ドレイン領域全体の基体の幅を増す効果をもつ
とともに、もし広くなったN+ ドレイン周囲に最適化さ
れたドリフト長を保つなら、デバイス全体の面積を増す
効果をもつ。第2の方法、すなわち端部におけるドリフ
ト距離を増しながら、デバイス全体の最適化されたドリ
フト距離を保つことは、長くなったドリフト領域がデバ
イスのオン状態の抵抗を著しく増加させるため、不利で
ある。
【0005】従って、用いる面積が小さく、なおデバイ
スの降伏電圧及びオン状態の抵抗を保つ高電圧横方向デ
バイスの必要性がある。
スの降伏電圧及びオン状態の抵抗を保つ高電圧横方向デ
バイスの必要性がある。
【0006】
【本発明の要約】最小表面積を置き換える横方向半導体
デバイスが、明らかにされている。デバイスは第1の伝
導形の半導体基体を含む。第1の伝導形と相対する第2
の伝導形を有するドリフト領域が、半導体基体の表面上
に形成される。ドリフト領域中に形成されたドレイン領
域は、あらかじめ決められた曲線部半径と第1の横方向
を有する端部を含む表面領域を有する。ドレイン領域は
また、遷移部分を含み、その中で上昇部分の幅は、第1
の幅から第2の横方向幅まで傾斜をもち、第2の幅を有
する中間部分が含まれる。ソース領域は、ドリフト領域
中に、ドレイン領域から離れて形成される。
デバイスが、明らかにされている。デバイスは第1の伝
導形の半導体基体を含む。第1の伝導形と相対する第2
の伝導形を有するドリフト領域が、半導体基体の表面上
に形成される。ドリフト領域中に形成されたドレイン領
域は、あらかじめ決められた曲線部半径と第1の横方向
を有する端部を含む表面領域を有する。ドレイン領域は
また、遷移部分を含み、その中で上昇部分の幅は、第1
の幅から第2の横方向幅まで傾斜をもち、第2の幅を有
する中間部分が含まれる。ソース領域は、ドリフト領域
中に、ドレイン領域から離れて形成される。
【0007】ドレイン領域の曲線部のあらかじめ決めら
れた上昇部の半径は、ドレイン領域がデバイスのあらか
じめ決められた最小降伏電圧を維持するよう、選択でき
る。ソース領域はデバイスの能動領域を最大にするた
め、ドレイン領域から均一に離してよい。
れた上昇部の半径は、ドレイン領域がデバイスのあらか
じめ決められた最小降伏電圧を維持するよう、選択でき
る。ソース領域はデバイスの能動領域を最大にするた
め、ドレイン領域から均一に離してよい。
【0008】
【好ましい実施例の詳細な記述】以下の図面及び説明
は、横方向二重拡散絶縁ゲート電界効果トランジスタ
(LDMOSトランジスタともよぶ)に関してである。
しかし、デバイスの設計は横方向ダイオード、サイリス
タ、IGFET及びMOSトランジスタにも適用でき
る。“ソース”及び“ドレイン”という用語は、以下で
述べる好ましい実施例中の領域をさすために用いられ
る。しかし、“ソース”についての説明は“陰極”又は
“エミッタ”にあてはまる。同様に、“ドレイン”につ
いての説明は、用途によって、“陽極”又は“コレクタ
タ”にあてはまる。
は、横方向二重拡散絶縁ゲート電界効果トランジスタ
(LDMOSトランジスタともよぶ)に関してである。
しかし、デバイスの設計は横方向ダイオード、サイリス
タ、IGFET及びMOSトランジスタにも適用でき
る。“ソース”及び“ドレイン”という用語は、以下で
述べる好ましい実施例中の領域をさすために用いられ
る。しかし、“ソース”についての説明は“陰極”又は
“エミッタ”にあてはまる。同様に、“ドレイン”につ
いての説明は、用途によって、“陽極”又は“コレクタ
タ”にあてはまる。
【0009】図1を参照すると、LDMOSトランジス
タが一般的に10と印されている。P形半導体基板は1
2と印されている。低濃度ドープN形ドリフト領域14
は、基板12上のエピタキシャル層でよい。あるいは、
ドリフト領域14は出発時の基板12中に、所望のドー
ズに直接注入できる。
タが一般的に10と印されている。P形半導体基板は1
2と印されている。低濃度ドープN形ドリフト領域14
は、基板12上のエピタキシャル層でよい。あるいは、
ドリフト領域14は出発時の基板12中に、所望のドー
ズに直接注入できる。
【0010】ゲート酸化物層22は酸素又は酸素流雰囲
気中で、半導体10の表面上に成長させる。その後、多
結晶シリコン(ポリ)の層を、半導体ウエハの表面上に
堆積させ、パターン形成し、エッチし、導電性ポリゲー
ト24を形成する。酸化物層又はフォトレジスト層は、
異なる伝導形の2つの注入用のマスクとして用いてもよ
い。第1に、ホウ素のようなP形ドーパントを、領域1
4中に注入し、P領域16を生成させる。同じ又は同様
のマスクを用いて、第2の注入が行われる。この場合、
リン又は砒素のようなN形ドーパントが用いられる。こ
れにより、P領域16より浅いN形領域18が生成す
る。P領域16はP半導体基板のバックグランド・ドー
パント濃度より高いドーパント濃度を、持つであろう。
P及びN注入種は拡散工程を通して追し込まれ、N形ソ
ース領域18を囲むP形基体16を有する絶縁ゲート電
界効果トランジスタ(IGFET)を、生成させる。基
体16の最上部は、ソース領域又は陰極18とドリフト
領域14間に作製される電界効果トランジスタのチャネ
ル領域として働くであろう。たとえば、N+ ドレイン注
入をリンで行い、続いてドライブ−イン拡散工程を行
う。これはソース18についても、同じ工程となる。こ
の注入により、ドレイン領域又は陽極20が生成し、ソ
ース領域18中のドーパント濃度でよい。あるいは、陽
極領域はP+形でよい。ポリゲート24はチャネル基体
16上及びドリフト領域14の一部上に、ソース領域1
8の横方向のふちの近くの点から延びる。ドリフト距離
29は一般に、基体16とドレイン領域20間の距離を
さす。
気中で、半導体10の表面上に成長させる。その後、多
結晶シリコン(ポリ)の層を、半導体ウエハの表面上に
堆積させ、パターン形成し、エッチし、導電性ポリゲー
ト24を形成する。酸化物層又はフォトレジスト層は、
異なる伝導形の2つの注入用のマスクとして用いてもよ
い。第1に、ホウ素のようなP形ドーパントを、領域1
4中に注入し、P領域16を生成させる。同じ又は同様
のマスクを用いて、第2の注入が行われる。この場合、
リン又は砒素のようなN形ドーパントが用いられる。こ
れにより、P領域16より浅いN形領域18が生成す
る。P領域16はP半導体基板のバックグランド・ドー
パント濃度より高いドーパント濃度を、持つであろう。
P及びN注入種は拡散工程を通して追し込まれ、N形ソ
ース領域18を囲むP形基体16を有する絶縁ゲート電
界効果トランジスタ(IGFET)を、生成させる。基
体16の最上部は、ソース領域又は陰極18とドリフト
領域14間に作製される電界効果トランジスタのチャネ
ル領域として働くであろう。たとえば、N+ ドレイン注
入をリンで行い、続いてドライブ−イン拡散工程を行
う。これはソース18についても、同じ工程となる。こ
の注入により、ドレイン領域又は陽極20が生成し、ソ
ース領域18中のドーパント濃度でよい。あるいは、陽
極領域はP+形でよい。ポリゲート24はチャネル基体
16上及びドリフト領域14の一部上に、ソース領域1
8の横方向のふちの近くの点から延びる。ドリフト距離
29は一般に、基体16とドレイン領域20間の距離を
さす。
【0011】デバイスを完成させるため、ボロホスホシ
リケート・ガラス(BPSG)のような誘電体材料の層
を、接触フォトレジスト層とともに、堆積させてよい。
適切な接触は、表面ソース領域18及びドレイン領域2
0の少なくとも一部を露出するよう、エッチされる。接
触26及び28を作成するため、アルミニウムを用い
て、メタライゼーションを形成する。
リケート・ガラス(BPSG)のような誘電体材料の層
を、接触フォトレジスト層とともに、堆積させてよい。
適切な接触は、表面ソース領域18及びドレイン領域2
0の少なくとも一部を露出するよう、エッチされる。接
触26及び28を作成するため、アルミニウムを用い
て、メタライゼーションを形成する。
【0012】図2は一般的に10と印されたLDMOS
トランジスタの上面図である。LDMOSトランジスタ
10は、任意のいくつかの形をとってよい。示された構
造は電流輸送特性が必要とするように、一連の細長い構
造を生成させるため、方向30に平行に、無限に細長く
てよい。LDMOSトランジスタ構造は必要な回数くり
返してよい。複数のソース及びドレインを有すると、ド
レイン領域20はソース領域18と入れ代ることができ
る。
トランジスタの上面図である。LDMOSトランジスタ
10は、任意のいくつかの形をとってよい。示された構
造は電流輸送特性が必要とするように、一連の細長い構
造を生成させるため、方向30に平行に、無限に細長く
てよい。LDMOSトランジスタ構造は必要な回数くり
返してよい。複数のソース及びドレインを有すると、ド
レイン領域20はソース領域18と入れ代ることができ
る。
【0013】シリコンは約3.0×105 V/cmの降
伏電圧特性を有し、この電圧でキャリヤが生成し、それ
らは結晶格子と衝突し、電子−正孔対を“自由”にす
る。電界は運動エネルギーを与え、自由キャリヤを加速
し、更にキャリヤ生成を起こす。従って、ソース20及
びドレイン18間の横方向ドリフト領域14の指定は、
設計上考えるべき重要な点である。あらかじめ決められ
たドーピング濃度の場合、より高い降伏電圧が必要なデ
バイスには、より長いドリフト距離29が必要である。
N+ ドレイン領域20の端部32は、デバイスの他の部
分を著しく越える電界を有するであろう。これは直角の
角度又は曲がりの小さな半径を有する高電圧ドレイン領
域20から、低電圧ドリフト領域14及びソース18ま
で延びる鋭い電位勾配のために生じる。端部32におけ
る電界は3.0×105 V/cmの臨界電界強度を越え
るから、端部形状はデバイス全体の降伏電圧に対し、重
要になる。
伏電圧特性を有し、この電圧でキャリヤが生成し、それ
らは結晶格子と衝突し、電子−正孔対を“自由”にす
る。電界は運動エネルギーを与え、自由キャリヤを加速
し、更にキャリヤ生成を起こす。従って、ソース20及
びドレイン18間の横方向ドリフト領域14の指定は、
設計上考えるべき重要な点である。あらかじめ決められ
たドーピング濃度の場合、より高い降伏電圧が必要なデ
バイスには、より長いドリフト距離29が必要である。
N+ ドレイン領域20の端部32は、デバイスの他の部
分を著しく越える電界を有するであろう。これは直角の
角度又は曲がりの小さな半径を有する高電圧ドレイン領
域20から、低電圧ドリフト領域14及びソース18ま
で延びる鋭い電位勾配のために生じる。端部32におけ
る電界は3.0×105 V/cmの臨界電界強度を越え
るから、端部形状はデバイス全体の降伏電圧に対し、重
要になる。
【0014】LDMOSトランジスタ10の表面配置が
明らかにされており、この場合、N+ ドレイン領域20
は端部32においてほぼ半円又は弧状部分を示す曲線部
34の上昇部の最小半径になっている。曲線部34の最
小半径は、デバイス10の高い降伏電圧を保つため、十
分大きい必要がある。高い電圧横方向デバイスの場合、
望ましい最小降伏電圧は、400ボルトであろう。端部
32はまた、第1の最大幅を示すであろう。遷移部分3
6において、ドレイン領域20の横方向の幅は、第1の
部分から第2の最小幅まで、徐々に傾斜する。ドレイン
20の中間部分38は第2の横方向幅を保つ。トランジ
スタ部分36の曲線部は実験的に決めてもよいが、曲線
部の半径は端部32の曲線部34の最小半径より大きい
ままである必要がある。
明らかにされており、この場合、N+ ドレイン領域20
は端部32においてほぼ半円又は弧状部分を示す曲線部
34の上昇部の最小半径になっている。曲線部34の最
小半径は、デバイス10の高い降伏電圧を保つため、十
分大きい必要がある。高い電圧横方向デバイスの場合、
望ましい最小降伏電圧は、400ボルトであろう。端部
32はまた、第1の最大幅を示すであろう。遷移部分3
6において、ドレイン領域20の横方向の幅は、第1の
部分から第2の最小幅まで、徐々に傾斜する。ドレイン
20の中間部分38は第2の横方向幅を保つ。トランジ
スタ部分36の曲線部は実験的に決めてもよいが、曲線
部の半径は端部32の曲線部34の最小半径より大きい
ままである必要がある。
【0015】ドリフト領域14の長さ29は、エス・コ
ラック(S. Colak)により“パワーLDMOSTの静特
性に対するドリフト領域パラメータの効果”、トランス
アクション・アイ・イーイーイー・エレクトロン・デバ
イス(Trans. IEEE ElectronDevices)、ED−28
巻、12号、1981年12月、1455−1466頁
に述べられているような解析方法を用いて決めてよい。
コラック(Colak)の数値モデルに従うと、ドリフ
ト領域14の厚さを、ある点まで減少させると、より均
一な電位傾斜が生じることにより、降伏電圧特性が改善
される。更に、与えられた降伏電圧の場合、ドリフト領
域厚とドーパント濃度の連続的な組合せがある。過度に
厚いドリフト領域は、オン状態の抵抗低下が制限される
ため、望ましくなく、一方過度に薄い層では、同じ降伏
電圧を確保するため、非常に高いドーピングが必要にな
る。ドリフト領域厚及び基板ドーピングを含む与えられ
た一組のパラメータの場合、ドリフト領域長29が増す
と、降伏電圧はドリフト領域14と基板12の接合にお
ける降伏特性により決る一定値まで、増加する。より長
いドリフト距離29では、より高い降伏電圧が容易にな
るが、ソース端子26とドレイン端子28間の間隔が増
すことにより、より高い抵抗も生じる。ドレイン20の
端部32に隣接して、より長いドリフト長29ができる
ため、電流が移動すべき距離が増し、それによってデバ
イス10のオン状態の抵抗に、大きな影響が生じる。例
によっては、この長さ29がドリフト領域14の部分
に、影響が及ばないようになる可能性がある。従って、
ドリフト領域14の長さ29は、能動ドリフト領域14
とデバイス10の低オン状態抵抗を保つため、ソース1
8、端部32、遷移部分36及びドレイン20の中間部
分38間で、一様に保つべきである。遷移部分36及び
中間部分38において、ドレイン20の幅が減少する結
果、ドリフト領域14及びソース18はより接近し、そ
れによって中間部分でデバイス10の幅42が減少す
る。これにより、領域44及び46の面積だけ、デバイ
ス全体の面積が減少する。
ラック(S. Colak)により“パワーLDMOSTの静特
性に対するドリフト領域パラメータの効果”、トランス
アクション・アイ・イーイーイー・エレクトロン・デバ
イス(Trans. IEEE ElectronDevices)、ED−28
巻、12号、1981年12月、1455−1466頁
に述べられているような解析方法を用いて決めてよい。
コラック(Colak)の数値モデルに従うと、ドリフ
ト領域14の厚さを、ある点まで減少させると、より均
一な電位傾斜が生じることにより、降伏電圧特性が改善
される。更に、与えられた降伏電圧の場合、ドリフト領
域厚とドーパント濃度の連続的な組合せがある。過度に
厚いドリフト領域は、オン状態の抵抗低下が制限される
ため、望ましくなく、一方過度に薄い層では、同じ降伏
電圧を確保するため、非常に高いドーピングが必要にな
る。ドリフト領域厚及び基板ドーピングを含む与えられ
た一組のパラメータの場合、ドリフト領域長29が増す
と、降伏電圧はドリフト領域14と基板12の接合にお
ける降伏特性により決る一定値まで、増加する。より長
いドリフト距離29では、より高い降伏電圧が容易にな
るが、ソース端子26とドレイン端子28間の間隔が増
すことにより、より高い抵抗も生じる。ドレイン20の
端部32に隣接して、より長いドリフト長29ができる
ため、電流が移動すべき距離が増し、それによってデバ
イス10のオン状態の抵抗に、大きな影響が生じる。例
によっては、この長さ29がドリフト領域14の部分
に、影響が及ばないようになる可能性がある。従って、
ドリフト領域14の長さ29は、能動ドリフト領域14
とデバイス10の低オン状態抵抗を保つため、ソース1
8、端部32、遷移部分36及びドレイン20の中間部
分38間で、一様に保つべきである。遷移部分36及び
中間部分38において、ドレイン20の幅が減少する結
果、ドリフト領域14及びソース18はより接近し、そ
れによって中間部分でデバイス10の幅42が減少す
る。これにより、領域44及び46の面積だけ、デバイ
ス全体の面積が減少する。
【0016】図3からわかるように、設計の特徴はま
た、一般に100と印された別の実施例のようなより大
規模な集積デバイスにも適用できる。ソース118及び
ドレイン120領域は、デバイス内で入れ代っている。
ドレイン120には、デバイス100の降伏又は電圧値
に適した曲線部134の最小半径を有する円状端部13
2、デバイス全体の面積を減らすためのより狭い中間部
分138が形成されている。ソース118にはまた、よ
り狭い中間部分148とともに、デバイス100の降伏
電圧のための曲線部144の最小半径を有する端部14
2を形成してよい。ソース118及びドレイン120間
のドリフト領域114は、オン状態の抵抗を保つため、
デバイス100内で一様なドリフト長129を有する。
た、一般に100と印された別の実施例のようなより大
規模な集積デバイスにも適用できる。ソース118及び
ドレイン120領域は、デバイス内で入れ代っている。
ドレイン120には、デバイス100の降伏又は電圧値
に適した曲線部134の最小半径を有する円状端部13
2、デバイス全体の面積を減らすためのより狭い中間部
分138が形成されている。ソース118にはまた、よ
り狭い中間部分148とともに、デバイス100の降伏
電圧のための曲線部144の最小半径を有する端部14
2を形成してよい。ソース118及びドレイン120間
のドリフト領域114は、オン状態の抵抗を保つため、
デバイス100内で一様なドリフト長129を有する。
【0017】横方向半導体の別の実施例が、図4−図5
中で一般的に200と示されている。デバイスは単純な
ダイオードとして作製してよい。図4を参照すると、ダ
イオード200にはエピタキシャル又は基板212中へ
の注入により形成されたN−ドリフト領域214が、形
成されている。たとえば、高電圧ドレイン領域220
は、ドリフト領域より高いドーパント濃度を有するN+
伝導形を生成させるため、ドリフト領域214にリンを
注入してもよい。ソース領域218にはホウ素のような
P形ドーパントを注入してもよい。ドリフト長229が
ソース218及びドレイン220間にできる。ドレイン
接触228及びソース接触226とともに、酸化物層2
22がダイオード200の表面上に形成される。
中で一般的に200と示されている。デバイスは単純な
ダイオードとして作製してよい。図4を参照すると、ダ
イオード200にはエピタキシャル又は基板212中へ
の注入により形成されたN−ドリフト領域214が、形
成されている。たとえば、高電圧ドレイン領域220
は、ドリフト領域より高いドーパント濃度を有するN+
伝導形を生成させるため、ドリフト領域214にリンを
注入してもよい。ソース領域218にはホウ素のような
P形ドーパントを注入してもよい。ドリフト長229が
ソース218及びドレイン220間にできる。ドレイン
接触228及びソース接触226とともに、酸化物層2
22がダイオード200の表面上に形成される。
【0018】図5は半導体デバイス200の別の実施例
の上面図である。ドレイン領域220には、デバイス2
00の降伏電圧に適した曲線部234の半径を有する端
部232が形成されている。遷移部分236は第1の幅
から第2の幅へ傾斜している。中間部分238は第2の
幅を有する。ドリフト領域214がドレイン領域220
を囲み、デバイスを通して、一様なドリフト長229を
保っている。この形状により、デバイスの面積は領域2
44及び246分だけ減少する。NMOSトランジス
タ、IGFETデバイス及びサイリスタも、上述の原理
を用いて作製できる。デバイス内の領域の伝導形は、当
業者には周知の方式で、電圧の極性を適切に変えれば、
逆にできる。
の上面図である。ドレイン領域220には、デバイス2
00の降伏電圧に適した曲線部234の半径を有する端
部232が形成されている。遷移部分236は第1の幅
から第2の幅へ傾斜している。中間部分238は第2の
幅を有する。ドリフト領域214がドレイン領域220
を囲み、デバイスを通して、一様なドリフト長229を
保っている。この形状により、デバイスの面積は領域2
44及び246分だけ減少する。NMOSトランジス
タ、IGFETデバイス及びサイリスタも、上述の原理
を用いて作製できる。デバイス内の領域の伝導形は、当
業者には周知の方式で、電圧の極性を適切に変えれば、
逆にできる。
【0019】本発明に関して、好ましい実施例をあげて
述べてきたが、当業者には、特許請求の範囲により規定
されるような本発明の精神又は視野を離れることなく、
変更及び修正ができることは、容易に明らかであろう。
述べてきたが、当業者には、特許請求の範囲により規定
されるような本発明の精神又は視野を離れることなく、
変更及び修正ができることは、容易に明らかであろう。
【図1】横方向半導体デバイスの断面図である。
【図2】横方向半導体デバイスの上面図である。
【図3】横方向半導体デバイスの別の実施例の上面図で
ある。
ある。
【図4】横方向半導体デバイスの第2の実施例の断面図
である。
である。
【図5】横方向半導体デバイスの第2の実施例の上面図
である。
である。
10 LDMOSトランジスタ、半導体、デバイス 12 半導体基板、基板 14 ドリフト領域 16 領域、基体 18 N形領域、ソース領域、ソース、陰極 20 ドレイン領域 22 ゲート酸化物層 24 ポリゲート 26 P領域、接触 28 接触 29 ドリフト距離、長さ、ドリフト領域長、ドリ
フト長 30 方向 32 端部 34 曲線部 36 トランジスタ部分 38 中間部分 42 幅 44,46 領域 100 集積デバイス 114 ドリフト領域 118 ソース 120 ドレイン 129 ドリフト長 132 端部 134 曲線部 138 中間部分 142 端部 144 曲線部 148 中間部分 200 ダイオード 212 基板 214 ドリフト領域 218 ソース 220 ドレイン領域、ドレイン 222 酸化物層 226 ソース接触 228 ドレイン接触 229 ドリフト長 232 端部 234 曲線部 236 遷移部分 238 中間部分 244,246 領域
フト長 30 方向 32 端部 34 曲線部 36 トランジスタ部分 38 中間部分 42 幅 44,46 領域 100 集積デバイス 114 ドリフト領域 118 ソース 120 ドレイン 129 ドリフト長 132 端部 134 曲線部 138 中間部分 142 端部 144 曲線部 148 中間部分 200 ダイオード 212 基板 214 ドリフト領域 218 ソース 220 ドレイン領域、ドレイン 222 酸化物層 226 ソース接触 228 ドレイン接触 229 ドリフト長 232 端部 234 曲線部 236 遷移部分 238 中間部分 244,246 領域
Claims (24)
- 【請求項1】 第1の伝導形の半導体基体;第1の伝導
形と相対する第2の伝導形を有し、半導体基体の表面上
に形成されたドリフト領域;ドリフト領域中に形成さ
れ、あらかじめ決められた曲線部の表面半径と第1の表
面幅を有する端部を含む表面領域、上昇部の幅が第1の
幅から第2の幅へ傾斜する遷移部分及び第2の幅を有す
る中間部分をもつドレイン領域;及びドリフト領域中
に、ドレイン領域から離れて形成されたソース領域を含
む横方向半導体デバイス。 - 【請求項2】 第1の表面幅は第2の表面幅より大きい
請求項1記載のデバイス。 - 【請求項3】 ドレイン領域の曲線部のあらかじめ決め
られた表面半径は、ドレイン領域がデバイスのあらかじ
め決められた最小降伏電圧を維持するよう選択される請
求項1記載の横方向半導体デバイス。 - 【請求項4】 デバイスの降伏電圧は300ボルト以上
である請求項3記載の横方向半導体デバイス。 - 【請求項5】 ソース領域はドレイン領域から一様に離
れている請求項1記載の横方向半導体デバイス。 - 【請求項6】 ドレイン領域は第2の伝導形を有し、ド
リフト領域より高いドーパント濃度を有する請求項1記
載の横方向半導体デバイス。 - 【請求項7】 ソースは第2の伝導形を有し、ドリフト
領域より高いドーパント濃度を有する請求項6記載の横
方向半導体デバイス。 - 【請求項8】 第1の伝導形と半導体基体より高いドー
パント濃度を有するチャネル基体が更に含まれ、チャネ
ル基体は本質的にソース領域を囲む請求項7記載の横方
向半導体デバイス。 - 【請求項9】 半導体基体はP形、ドリフト領域はN
形、ソース及びドレイン領域はN+ 形、チャネル基体は
P形である請求項8記載の横方向半導体デバイス。 - 【請求項10】 ソース領域は第1の伝導形で、半導体
基体より高いドーパント濃度を有する請求項6記載の横
方向半導体デバイス。 - 【請求項11】 半導体基体はP形、ドリフト領域はN
形、陽極領域はP+形、ソース領域はP形である請求項
10記載の横方向半導体デバイス。 - 【請求項12】 ソース領域は曲線部のあらかじめ決め
られた表面半径と第1の表面幅を有する端部、表面幅が
第1の幅から第2の幅まで傾斜する遷移部分及び第2の
幅を有する中間部分を含む表面領域を有する請求項1記
載の横方向半導体デバイス。 - 【請求項13】 ソース及びドレイン領域は別の形状を
有するドリフト領域中に形成される請求項12記載の横
方向半導体デバイス。 - 【請求項14】 第1の伝導形の半導体基体;半導体基
体の表面上に形成された第2の伝導形のドリフト領域、 ドリフト領域内でドレイン接合を形成し、ドレイン領域
は少なくとも1点で第1の横方向表面幅を有する端部、
第1の幅から第2の横方向表面幅まで傾斜する遷移部分
及び第2の幅を有する中間部分を有する第2の伝導形の
ドレイン領域;ドリフト領域内でソース接合を形成する
第2の伝導形のソース領域;及び本質的にソース領域を
囲む第1の伝導形のチャネル基体を含む横方向MOS構
造において、 ドレイン接合はその端部において、曲線部のあらかじめ
決められた最小半径を有し、ドレイン接合は遷移部分中
で、曲線部の比較的大きな半径を有することを特徴とす
る横方向MOS構造。 - 【請求項15】 第1の横方向表面幅は、第2の横方向
表面幅より大きい請求項14記載の横方向MOS構造。 - 【請求項16】 ドレイン接合の曲線部のあらかじめ決
められた最小半径は、ドレイン領域が構造のあらかじめ
決められた降伏電圧を維持するよう選択される請求項1
4記載の横方向MOS構造。 - 【請求項17】 構造の降伏電圧は300ボルト以上で
ある請求項16記載の横方向MOS構造。 - 【請求項18】 ドレイン領域はソース領域から、一様
に離れている請求項14記載の横方向MOS構造。 - 【請求項19】 ドレイン及びソース領域は、ドリフト
領域より高いドーパント濃度を有し、チャネル基体は半
導体基体より、高いドーパント濃度を有する請求項14
記載の横方向MOS構造。 - 【請求項20】 半導体基体はP形、ドリフト領域はN
形、ソース及びドレイン領域はN+ 形、チャネル基体は
P形である請求項19記載の横方向MOS構造。 - 【請求項21】 第1の伝導形の半導体基体;半導体基
体の表面上に形成された第2の伝導形のドリフト領域;
ドリフト領域内でドレイン接合を形成し、ドレイン領域
は少なくとも1点において、最大横方向表面幅を有する
端部、最大幅から最小横方向表面幅まで傾斜する遷移部
分及び最小幅を有する中間部分を有する第2の伝導形の
ドレイン領域;及びドリフト領域内でソース接合を形成
する第1の伝導形のソース領域を含むダイオード構造に
おいて、 ドレイン接合はその端部において、曲線部のあらかじめ
決められた最小半径を有し、ドレイン接合は遷移部分中
で、曲線部の比較的大きな半径を有することを特徴とす
るダイオード構造。 - 【請求項22】 ドレイン接合の曲線部のあらかじめ決
められた最小半径は、ドレイン領域が構造のあらかじめ
決められた降伏電圧を維持するよう選択される請求項2
1記載のダイオード構造。 - 【請求項23】 構造の降伏電圧は300ボルト以上で
ある請求項22記載のダイオード構造。 - 【請求項24】 ソース領域はドレイン領域から、一様
に離れている請求項21記載のダイオード構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/346,706 US5534721A (en) | 1994-11-30 | 1994-11-30 | Area-efficient layout for high voltage lateral devices |
US08/346706 | 1994-11-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08222727A true JPH08222727A (ja) | 1996-08-30 |
Family
ID=23360681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7311472A Withdrawn JPH08222727A (ja) | 1994-11-30 | 1995-11-30 | 高電圧横方向デバイスのための効率的面積利用設計 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5534721A (ja) |
JP (1) | JPH08222727A (ja) |
TW (1) | TW285762B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294872A (ja) * | 2006-03-29 | 2007-11-08 | Fuji Electric Device Technology Co Ltd | 高耐圧横型mosfet |
JP2010278312A (ja) * | 2009-05-29 | 2010-12-09 | Sanyo Electric Co Ltd | 半導体装置 |
KR101044778B1 (ko) * | 2004-03-19 | 2011-06-27 | 매그나칩 반도체 유한회사 | 비대칭 고전압 트랜지스터 및 그 제조방법 |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69534919T2 (de) | 1995-10-30 | 2007-01-25 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe |
DE69533134T2 (de) | 1995-10-30 | 2005-07-07 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsbauteil hoher Dichte in MOS-Technologie |
TW400560B (en) * | 1996-12-23 | 2000-08-01 | Koninkl Philips Electronics Nv | Semiconductor device |
DE69839439D1 (de) * | 1998-05-26 | 2008-06-19 | St Microelectronics Srl | MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte |
JP2001102569A (ja) * | 1999-09-28 | 2001-04-13 | Fuji Electric Co Ltd | 半導体デバイス |
US8598659B2 (en) * | 2005-10-26 | 2013-12-03 | Hewlett-Packard Development Company, L.P. | Single finger gate transistor |
US8643101B2 (en) | 2011-04-20 | 2014-02-04 | United Microelectronics Corp. | High voltage metal oxide semiconductor device having a multi-segment isolation structure |
US8581338B2 (en) | 2011-05-12 | 2013-11-12 | United Microelectronics Corp. | Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof |
US8501603B2 (en) | 2011-06-15 | 2013-08-06 | United Microelectronics Corp. | Method for fabricating high voltage transistor |
US8592905B2 (en) | 2011-06-26 | 2013-11-26 | United Microelectronics Corp. | High-voltage semiconductor device |
US20130043513A1 (en) | 2011-08-19 | 2013-02-21 | United Microelectronics Corporation | Shallow trench isolation structure and fabricating method thereof |
US8729599B2 (en) | 2011-08-22 | 2014-05-20 | United Microelectronics Corp. | Semiconductor device |
US8921937B2 (en) | 2011-08-24 | 2014-12-30 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device and method of fabricating the same |
US8742498B2 (en) | 2011-11-03 | 2014-06-03 | United Microelectronics Corp. | High voltage semiconductor device and fabricating method thereof |
US8482063B2 (en) | 2011-11-18 | 2013-07-09 | United Microelectronics Corporation | High voltage semiconductor device |
US8587058B2 (en) | 2012-01-02 | 2013-11-19 | United Microelectronics Corp. | Lateral diffused metal-oxide-semiconductor device |
US8492835B1 (en) | 2012-01-20 | 2013-07-23 | United Microelectronics Corporation | High voltage MOSFET device |
US9093296B2 (en) | 2012-02-09 | 2015-07-28 | United Microelectronics Corp. | LDMOS transistor having trench structures extending to a buried layer |
TWI523196B (zh) | 2012-02-24 | 2016-02-21 | 聯華電子股份有限公司 | 高壓金氧半導體電晶體元件及其佈局圖案 |
US8890144B2 (en) | 2012-03-08 | 2014-11-18 | United Microelectronics Corp. | High voltage semiconductor device |
US9236471B2 (en) | 2012-04-24 | 2016-01-12 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
US9159791B2 (en) | 2012-06-06 | 2015-10-13 | United Microelectronics Corp. | Semiconductor device comprising a conductive region |
US8836067B2 (en) | 2012-06-18 | 2014-09-16 | United Microelectronics Corp. | Transistor device and manufacturing method thereof |
US8674441B2 (en) | 2012-07-09 | 2014-03-18 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
US8643104B1 (en) | 2012-08-14 | 2014-02-04 | United Microelectronics Corp. | Lateral diffusion metal oxide semiconductor transistor structure |
US8729631B2 (en) | 2012-08-28 | 2014-05-20 | United Microelectronics Corp. | MOS transistor |
US8829611B2 (en) | 2012-09-28 | 2014-09-09 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
US9196717B2 (en) | 2012-09-28 | 2015-11-24 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
US8704304B1 (en) | 2012-10-05 | 2014-04-22 | United Microelectronics Corp. | Semiconductor structure |
US20140110777A1 (en) | 2012-10-18 | 2014-04-24 | United Microelectronics Corp. | Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof |
US9224857B2 (en) | 2012-11-12 | 2015-12-29 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
US9035425B2 (en) | 2013-05-02 | 2015-05-19 | United Microelectronics Corp. | Semiconductor integrated circuit |
US8896057B1 (en) | 2013-05-14 | 2014-11-25 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
US8786362B1 (en) | 2013-06-04 | 2014-07-22 | United Microelectronics Corporation | Schottky diode having current leakage protection structure and current leakage protecting method of the same |
US8941175B2 (en) | 2013-06-17 | 2015-01-27 | United Microelectronics Corp. | Power array with staggered arrangement for improving on-resistance and safe operating area |
US9136375B2 (en) | 2013-11-21 | 2015-09-15 | United Microelectronics Corp. | Semiconductor structure |
US9490360B2 (en) | 2014-02-19 | 2016-11-08 | United Microelectronics Corp. | Semiconductor device and operating method thereof |
DE102017131274B3 (de) | 2017-12-22 | 2019-05-09 | Infineon Technologies Dresden Gmbh | Transistoranordnung und verfahren zu deren herstellung |
US10950721B2 (en) * | 2019-05-02 | 2021-03-16 | Qualcomm Incorporated | Self-aligned high voltage transistor |
US11610978B2 (en) | 2021-03-11 | 2023-03-21 | Nxp B.V. | LDMOS with an improved breakdown performance |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0537684B1 (en) * | 1991-10-15 | 1998-05-20 | Texas Instruments Incorporated | Improved performance lateral double-diffused MOS transistor and method of fabrication thereof |
-
1994
- 1994-11-30 US US08/346,706 patent/US5534721A/en not_active Expired - Lifetime
-
1995
- 1995-02-11 TW TW084101218A patent/TW285762B/zh not_active IP Right Cessation
- 1995-11-30 JP JP7311472A patent/JPH08222727A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101044778B1 (ko) * | 2004-03-19 | 2011-06-27 | 매그나칩 반도체 유한회사 | 비대칭 고전압 트랜지스터 및 그 제조방법 |
JP2007294872A (ja) * | 2006-03-29 | 2007-11-08 | Fuji Electric Device Technology Co Ltd | 高耐圧横型mosfet |
JP2010278312A (ja) * | 2009-05-29 | 2010-12-09 | Sanyo Electric Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US5534721A (en) | 1996-07-09 |
TW285762B (ja) | 1996-09-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH08222727A (ja) | 高電圧横方向デバイスのための効率的面積利用設計 | |
EP0537684B1 (en) | Improved performance lateral double-diffused MOS transistor and method of fabrication thereof | |
US6764906B2 (en) | Method for making trench mosfet having implanted drain-drift region | |
US6569738B2 (en) | Process for manufacturing trench gated MOSFET having drain/drift region | |
US7626233B2 (en) | LDMOS device | |
TWI388011B (zh) | 半導體裝置及其形成方法 | |
US20020053695A1 (en) | Split buried layer for high voltage LDMOS transistor | |
US20080157117A1 (en) | Insulated gate bipolar transistor with enhanced conductivity modulation | |
JPH08250731A (ja) | 高いブレークダウン電圧と低いオン抵抗を兼ね備えたトレンチ型mosfet | |
JP2004537162A (ja) | パワーデバイスとその製造方法 | |
JP2000164869A (ja) | ブレ―クダウン特性及びオン抵抗特性を改善したトレンチ形mosfet並びにその製造方法 | |
US20040175892A1 (en) | Method of manufacturing and structure of semiconductor device with field oxide structure | |
JP2001210822A (ja) | バリヤ蓄積モード電界効果トランジスタ | |
JPH09232567A (ja) | Mosゲートパワーデバイス及びその製造方法 | |
US5893736A (en) | Methods of forming insulated gate semiconductor devices having spaced epitaxial JFET regions therein | |
JP2003101022A (ja) | 電力用半導体素子 | |
US6162665A (en) | High voltage transistors and thyristors | |
SE513284C3 (sv) | Halvledarkomponent med linjär ström-till-spänningskarakteristik | |
SE513284C2 (sv) | Halvledarkomponent med linjär ström-till-spänningskarasterik | |
TWI739252B (zh) | 溝槽式mosfet元件及其製造方法 | |
US11049938B2 (en) | P-type lateral double diffused MOS transistor and method of manufacturing the same | |
KR100902848B1 (ko) | 고전압용 절연 게이트 양극성 트랜지스터 및 그 제조방법 | |
KR20040071722A (ko) | 반도체 디바이스 및 그 제조 방법 | |
CN113517332A (zh) | 基于圆柱型超结区的复杂超结半导体器件及其制备方法 | |
KR102406116B1 (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |