JP5341639B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP5341639B2
JP5341639B2 JP2009152954A JP2009152954A JP5341639B2 JP 5341639 B2 JP5341639 B2 JP 5341639B2 JP 2009152954 A JP2009152954 A JP 2009152954A JP 2009152954 A JP2009152954 A JP 2009152954A JP 5341639 B2 JP5341639 B2 JP 5341639B2
Authority
JP
Japan
Prior art keywords
conductivity type
substrate
trench
region
type impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009152954A
Other languages
English (en)
Other versions
JP2011009578A5 (ja
JP2011009578A (ja
Inventor
宏 川口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009152954A priority Critical patent/JP5341639B2/ja
Priority to US12/820,531 priority patent/US8319279B2/en
Publication of JP2011009578A publication Critical patent/JP2011009578A/ja
Publication of JP2011009578A5 publication Critical patent/JP2011009578A5/ja
Priority to US13/598,000 priority patent/US8809944B2/en
Application granted granted Critical
Publication of JP5341639B2 publication Critical patent/JP5341639B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置およびその製造方法に関する。
寸法を大きくすることなく、トランジスタの実質的なチャネル幅を広くするために、チャネル領域において基板にトレンチ等の凹凸を形成する技術が知られている。
たとえば、特許文献１（特開平１１−１０３０５８号公報）や特許文献２（特開昭５１−１４７２６９号公報）には、基板表面にトレンチを形成したトレンチゲート構造のトランジスタを含む半導体装置が記載されている。また、特許文献３（特開２００７−５５６８号公報）には、半導体基板上に形成されたソース、ドレイン領域間に形成されたチャネル部の幅方向に複数の突起状のシリコン領域を形成し、このシリコン領域の突起上に前記チャネル部に対向させてゲート絶縁膜およびゲート電極を配置した半導体装置が記載されている。また、このような凹凸を形成した場合、凸部の寸法を小さくすると、トランジスタ動作時に空乏層が凸部全体を覆う完全空乏化が実現し、短チャネル効果、サブスレッショルド係数が改善できる(特許文献４(特開２００５−０８５９６０号公報))。このような完全空乏化により閾値の基板電位依存性が小さくなることをメリットとして適切な回路構成に利用することもできる。
特許文献５（特開２００８−５３４６８号公報）には、トレンチが形成された基板に斜めイオン注入を行い、その後熱拡散を行う技術が記載されている。ここで、トレンチ深さが深い場合に、イオン注入角度θが小さいと、熱拡散後のウェルのイオン濃度プロファイルが一定でなくなるという問題が記載されている。
特開平１１−１０３０５８号公報 特開昭５１−１４７２６９号公報 特開２００７−５５６８号公報 特開２００５−０８５９６０号公報 特開２００８−５３４６８号公報
しかし、特許文献１から４に記載されたようなトレンチゲート構造のトランジスタでは、ゲート電極に等しく電圧をかけた場合でも、ゲート電極の形状の違いにより、トレンチ上下端に電界集中が起こり、この部分で電界が高くなる。そのため、部分的な閾値電圧の低下が生じてしまう。このように部分的に閾値電圧が低下した領域が寄生トランジスタ様に動作してしまい、低いゲート電圧でドレイン電流が流れるハンプ、キンク等の現象が生じ、トランジスタのサブスレッショルド特性が悪化するという問題があった。
本発明によれば、
一面に第１導電型のソース領域およびドレイン領域、ならびに前記ソース領域および前記ドレイン領域の間に第２導電型のチャネル領域が形成された基板と、
前記基板の前記一面の前記チャネル領域において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチと、
前記基板の前記一面の前記チャネル領域において、前記トレンチの内部を埋め込むように形成されたゲート電極と、
を有するトランジスタを含み、
前記基板の前記一面の前記チャネル領域において、前記基板表面および前記トレンチの底部の前記第２導電型の不純物濃度が前記トレンチ側方における前記第２導電型の不純物濃度よりも高く、前記トレンチの底部の前記第２導電型の不純物濃度が前記基板表面の前記第２導電型の不純物濃度以上である半導体装置が提供される。
本発明によれば、
基板の一面に、第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の一面の前記チャネル領域に、ゲート幅方向に断続的に深さが変化するようにトレンチを形成する工程と、
前記基板の一面の前記チャネル領域に、前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程と、
前記基板の前記一面の前記チャネル領域において、前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記基板の一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
によりトランジスタを形成する工程を含み、
前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程において、前記基板表面および前記トレンチの底部の前記第２導電型の不純物濃度が前記トレンチ側方における前記第２導電型の不純物濃度よりも高く、前記トレンチの底部の前記第２導電型の不純物濃度が前記基板表面の前記第２導電型の不純物濃度以上となるように前記第２導電型の不純物イオンを注入する半導体装置の製造方法が提供される。
この構成によれば、チャネル領域の電界集中が生じやすいトレンチ上下端において、第２導電型の不純物濃度が他の領域よりも高く形成されるので、この部分の閾値の絶対値を上昇させることができる。そのため、寄生トランジスタ様の動作を防ぐことができ、ハンプ、キンク等の現象を防ぐことができる。これにより、トランジスタのサブスレッショルド特性を良好にすることができる。
一方、チャネル領域における第２導電型の不純物濃度を高くすると、トランジスタが動作しづらくなるという問題がある。そのため、第２導電型の不純物濃度は、必要以上に高くならないように制御することが好ましい。しかし、特許文献５に記載された技術では、チャネル領域に不純物イオンを注入する際に、斜めイオン注入を行っている。このように角度をつけてイオン注入を行うと、トレンチ底部では、トレンチ壁部の影になった部分で不純物イオンが注入されない箇所が生じる。そのため、トレンチ底部のとくに電界集中が生じやすい角部での第２導電型の不純物濃度が低くなる可能性がある。また、全体としても、トレンチ底部よりも基板表面の不純物濃度が高くなってしまう。そのため、トレンチ底部に充分な量の不純物イオンを導入しようとすると、基板表面に必要以上の不純物イオンが導入されることになる。その場合、不純物イオンの濃度が高い部分の深さが深くなり、本来トランジスタとして動作すべき側壁部分の長さが少なくなってしまい、トランジスタの電流駆動能力が減少してしまう。また、トレンチ側方の基板表面のソース領域およびドレイン領域と隣接する領域では、第２導電型の不純物濃度が高くなると、耐圧が低くなる。そのため、とくに、基板表面における第２導電型の不純物濃度は必要以上に高くならないように設定する必要がある。
本発明においては、トレンチの底部の第２導電型の不純物濃度が基板表面の第２導電型の不純物濃度以上となる構成としている。そのため、たとえば、トレンチの底部と基板表面との第２導電型の不純物濃度を等しくしてチャネル領域全体における第２導電型の不純物濃度が必要以上に高くならないように制御することができる。これにより、トランジスタの駆動能力を適切に保ちつつ、サブスレッショルド特性を良好にすることができ、また耐圧の低下も防ぐことができる。
ところで、たとえばゲート幅方向に複数のトレンチが形成された場合、面内方向におけるエッチングレートのばらつき等により、複数のトレンチの深さがばらつくことがある。このようなトレンチの深さのばらつきがあると、トランジスタの駆動能力のばらつきが生じる。しかし、トレンチの底部の第２導電型の不純物濃度を高く設定しておくことにより、この部分のトランジスタの駆動能力の寄与を相対的に減らすことができ、トレンチの深さのばらつきによるトランジスタの駆動能力のばらつきを低減することができるという効果を得ることができる。従って、トレンチの底部の第２導電型の不純物濃度を基板表面の第２導電型の不純物濃度より大きくした場合、トランジスタの駆動能力のばらつきを低減させるとともに、サブスレッショルド特性を良好にすることができ、また耐圧の低下も防ぐことができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、トレンチゲート構造を有するトランジスタにおいて、サブスレッショルド特性を良好にすることができる。
本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す平面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施の形態における半導体装置の構成の一例を示す断面図である。図２は、本実施の形態における半導体装置の構成の一例を示す平面図である。図１（ａ）は、図２のＡ−Ａ’断面図、図１（ｂ）は、図２のＣ−Ｃ’断面図、図１（ｃ）は、図２のＢ−Ｂ’断面図である。なお、構成をわかりやすくするために、図２では、各領域を線のみで示している。また、以下では、第１導電型がｎ型、第２導電型がｐ型である場合を例として示すが、逆の場合も同様とすることができる。
半導体装置１００は、基板１０２と、基板１０２の一面側に形成されたトランジスタとを含む。基板１０２は、シリコン基板等の半導体基板とすることができる。基板１０２の一面には、素子分離絶縁膜１１０が形成されている。また、基板１０２一面の素子分離絶縁膜１１０で分離された領域には、第２導電型（ｐ型）の不純物拡散領域であるウェル１０４と、第１導電型（ｎ型）の不純物拡散領域であるソース領域１１２およびドレイン領域１１３と、ソース領域１１２およびドレイン領域１１３の外周にそれぞれ設けられ、第１導電型（ｎ型）の不純物拡散領域であるオフセット領域１０６とが形成されている。オフセット領域１０６、ソース領域１１２およびドレイン領域１１３は、ウェル１０４内に形成されており、ウェル１０４のうち、ソース領域１１２およびドレイン領域１１３の間に設けられ、オフセット領域１０６で規定された領域が第２導電型（ｐ型）のチャネル領域１０８となる。なお、図１においても、構成をわかりやすくするために、ウェル１０４およびオフセット領域１０６の領域を線のみ（破線）で示している。
半導体装置１００は、基板１０２の一面のチャネル領域１０８において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチ１６２と、トレンチ１６２の内部を埋め込むように形成されたゲート電極１２２と、ゲート電極１２２と基板１０２との間に形成されたゲート絶縁膜１２０と、ゲート電極１２２の側壁に形成されたサイドウォール１２４とを含む。本実施の形態において、ソース領域１１２およびドレイン領域１１３の表面にはシリサイド層１１４が、ゲート電極１２２の表面にはシリサイド層１２６がそれぞれ形成されている。基板１０２上には、層間絶縁膜１４０が形成されている。層間絶縁膜１４０には、ソース領域１１２およびドレイン領域１１３上のシリサイド層１１４にそれぞれ接続されるコンタクト１５０と、ゲート電極１２２上のシリサイド層１２６に接続されるコンタクト１５４とが形成されている。
本実施の形態において、チャネル領域１０８において、トレンチ１６２の底部には、チャネル領域１０８よりも不純物濃度の高い第２導電型（ｐ型）の第１の高濃度領域１３０が形成されている。また、チャネル領域１０８表面には、チャネル領域１０８よりも不純物濃度の高い第２導電型（ｐ型）の第２の高濃度領域１３２が形成されている。ここで、第１の高濃度領域１３０における第２導電型の不純物濃度は、第２の高濃度領域１３２における第２導電型の不純物濃度以上に設定されている。つまり、本実施の形態において、チャネル領域１０８では、基板１０２表面およびトレンチ１６２の底部の第２導電型の不純物濃度がトレンチ１６２側方における第２導電型の不純物濃度よりも高く、トレンチ１６２の底部の第２導電型の不純物濃度が基板１０２表面の第２導電型の不純物濃度以上とすることができる。このような構成により、トランジスタの駆動能力を適切に保ちつつ、サブスレッショルド特性を良好にすることができ、また耐圧の低下も防ぐことができる。
次に、本実施の形態における半導体装置１００の製造手順を説明する。
図３から図８は、本実施の形態における半導体装置１００の製造手順の一例を示す工程断面図である。ここでは、図２のＡ−Ａ’断面、およびＢ−Ｂ’断面に対応する図を示す。
なお、以下では、ｎ型トランジスタを形成する領域の処理のみを説明する。
まず、基板１０２の一面に、素子分離絶縁膜１１０を形成する（図３（ａ））。素子分離絶縁膜１１０は、たとえばＳＴＩ（Shallow Trench Isolation）とすることができる。また、ここで、とくに限定されないが、素子分離絶縁膜１１０の膜厚は、たとえば３００ｎｍ〜１μｍ程度とすることができる。つづいて、基板１０２の一面上に、オフセット領域１０６を形成する領域が開口したレジスト膜１５８を形成する。次いで、レジスト膜１５８をマスクとして、基板１０２上の全面に、たとえばリン等のｎ型（第１導電型）の不純物イオンをイオン注入してオフセット領域１０６を形成する（図３（ｂ））。ここで、オフセット領域１０６のｎ型の不純物濃度は、たとえば１×１０１６ａｔｏｍｓ／ｃｍ３〜１×１０１８ａｔｏｍｓ／ｃｍ３程度とすることができる。この後、レジスト膜１５８を除去する。
つづいて、図示していないが、基板１０２上にウェル１０４を形成する領域が開口したレジスト膜を形成する。次いで、当該レジスト膜をマスクとして基板１０２上の全面に、たとえばボロン（Ｂ）等のｐ型（第２導電型）の不純物イオンをイオン注入してウェル１０４を形成する。ここで、ウェル１０４のｐ型の不純物濃度は、たとえば１Ｅ１５ａｔｏｍｓ／ｃｍ３から１Ｅ１７ａｔｏｍｓ／ｃｍ３程度とすることができる。この後、レジスト膜を除去する。
つづいて、基板１０２の一面上に、熱酸化膜１６０を形成し、さらにその上にトレンチ１６２を形成するための開口１７２が形成されたレジスト膜１７０を形成する。次いで、レジスト膜１７０をマスクとして熱酸化膜１６０をエッチング除去して開口１７２内に基板１０２表面を露出させる（図４（ａ））。その後、レジスト膜１７０をマスクとして基板１０２をプラズマエッチングして基板１０２にトレンチ１６２を形成する（図４（ｂ））。この後、レジスト膜１７０を除去する。他の方法として、レジスト膜１７０をマスクとして開口１７２内の熱酸化膜１６０を除去した後、レジスト１７０を除去し、残った熱酸化膜１６０をマスクとしてトレンチ１６２を形成してもよい。本実施の形態において、トレンチ１６２の深さは、たとえば５００ｎｍから２μｍ程度とすることができる。
つづいて、基板１０２上の全面にたとえばボロン（Ｂ）等のｐ型（第２導電型）の不純物イオンを鉛直方向に自己整合的にイオン注入する。これにより、トレンチ１６２の底部および基板１０２表面にそれぞれｐ型の第１の高濃度領域１３０および第２の高濃度領域１３２が形成される（図５（ａ））。
ここで、第１の高濃度領域１３０のｐ型の不純物濃度は、オフセット領域１０６のｎ型の不純物濃度よりも低い濃度とすることができる。そのため、オフセット領域１０６においては、基板１０２表面はｎ型となる。また、他の例において、オフセット領域１０６が形成された領域をレジスト膜で覆った状態で第１の高濃度領域１３０および第２の高濃度領域１３２を形成するための不純物イオンのイオン注入を行うこともできる。
本例では、第１の高濃度領域１３０および第２の高濃度領域１３２におけるｐ型の不純物濃度は、等しい構成とすることができる。第１の高濃度領域１３０および第２の高濃度領域１３２における不純物濃度は、同導電型のウェル１０４の不純物濃度よりも濃く、逆導電型のオフセット領域１０６の不純物濃度よりも薄い構成とすることができる。第１の高濃度領域１３０および第２の高濃度領域１３２におけるｐ型の不純物濃度は、たとえば５Ｅ１５ａｔｏｍｓ／ｃｍ３から５Ｅ１７ａｔｏｍｓ／ｃｍ３程度とすることができる。
次いで、熱酸化膜１６０を希釈フッ酸等で一端除去した後、基板１０２表面を熱酸化して、トレンチ１６２および基板１０２表面にゲート絶縁膜１２０を形成する（図５（ｂ））。この後、基板１０２上の全面にゲート電極１２２となる導電膜を形成する（図６（ａ））。ここで、ゲート電極１２２となる導電膜は、たとえばポリシリコンにより構成することができる。つづいて、ゲート電極１２２およびゲート絶縁膜１２０をゲート形状にパターニングする（図６（ｂ）、図７（ａ））。
次いで、ゲート電極１２２の側壁にサイドウォール１２４を形成する（図７（ｂ））。サイドウォール１２４は、酸化膜または窒化膜等の絶縁膜により構成することができる。この後、ゲート電極１２２およびサイドウォール１２４をマスクとして、基板１０２上の全面にリン等のｎ型の不純物イオンをイオン注入してソース領域１１２およびドレイン領域１１３を形成する（図８）。ここで、ソース領域１１２およびドレイン領域１１３のｎ型の不純物濃度は、たとえば１×１０２０ａｔｏｍｓ／ｃｍ３〜１×１０２２ａｔｏｍｓ／ｃｍ３程度とすることができる。
つづいて、基板１０２表面およびゲート電極１２２の表面にそれぞれシリサイド層１１４およびシリサイド層１２６を形成する。この後、基板１０２上の全面に層間絶縁膜１４０を形成し、層間絶縁膜１４０にコンタクトホールを形成し、当該コンタクトホールを導電材料で埋め込み、コンタクト１５０を形成する。これにより、図１に示した構成の半導体装置１００が得られる。
以上の手順によれば、一度のイオン注入で、第１の高濃度領域１３０および第２の高濃度領域１３２を形成することができる。また、第１の高濃度領域１３０および第２の高濃度領域１３２は、チャネル領域１０８となるウェル１０４の形成手順とは別に形成される。そのため、第１の高濃度領域１３０および第２の高濃度領域１３２に含まれる第２導電型の不純物イオンを拡散させる必要がない。これにより、チャネル領域１０８における第２導電型の不純物濃度を必要以上に高くすることなく、所望の領域のみ高濃度とすることができ、寄生トランジスタ様の動作を防ぐことができ、ハンプ、キンク等の現象を防ぐことができる。これにより、トランジスタのサブスレッショルド特性を良好にすることができる。
次に、半導体装置１００の製造手順の他の例を説明する。
ここでは、半導体装置１００を製造する手順が図１、図３から図８を参照して説明した例と異なる。図９から図１４は、本例における半導体装置１００の製造手順を示す工程断面図である。以下、主に異なる点について説明する。
まず、図３（ａ）および図３（ｂ）を参照して説明した手順と同様に基板１０２に素子分離絶縁膜１１０およびオフセット領域１０６を形成する。この後、図４（ａ）を参照して説明したのと同様に、ウェル１０４を形成する。
つづいて、基板１０２上の全面にたとえばボロン（Ｂ）等のｐ型（第２導電型）の不純物イオンを鉛直方向にイオン注入する。イオン注入は、基板１０２表面をターゲットとした注入と、所定の深さをターゲットとした注入とに分けて行うことができる。所定の深さとは、後にトレンチ１６２が形成される際に、トレンチ１６２底部に該当する深さとすることができる。
基板１０２表面をターゲットとしたイオン注入により第２の高濃度領域１３２が形成される（図９（ａ））。ここで、第１の高濃度領域１３０のｐ型の不純物濃度は、オフセット領域１０６のｎ型の不純物濃度よりも低い濃度とすることができる。そのため、オフセット領域１０６においては、基板１０２表面はｎ型となり、第２の高濃度領域１３２が形成されない。また、他の例において、オフセット領域１０６が形成された領域をレジスト膜で覆った状態で第１の高濃度領域１３０を形成するための不純物イオンのイオン注入を行うこともできる。
また、所定の深さをターゲットとしたイオン注入により、第１の高濃度領域１３０が形成される（図９（ｂ））。ここで、第２の高濃度領域１３２と第１の高濃度領域１３０のｐ型の不純物濃度は等しくてもいいが、第１の高濃度領域１３０の方を高くすることもできる。
第１の高濃度領域１３０および第２の高濃度領域１３２は、ウェル１０４を形成するためのレジスト膜を残した状態で、イオン注入することにより形成することもできる。また、第１の高濃度領域１３０と第２の高濃度領域１３２の形成手順は、いずれを先にしてもよい。
次いで、図４（ａ）を参照して説明したのと同様に基板１０２上に熱酸化膜１６０およびレジスト膜１７０を形成し、レジスト膜１７０をマスクとしてトレンチ１６２を形成する（図１０（ａ）、図１０（ｂ））。その後、レジスト膜１７０を除去し、さらに熱酸化膜１６０を除去する。次いで、基板１０２表面を熱酸化して、トレンチ１６２および基板１０２表面にゲート絶縁膜１２０を形成する（図１１（ａ））。これ以降の処理は、図６から図８、および図１を参照して説明した手順と同様とすることができる（図１１（ｂ）〜図１４）。
以上の手順により、図１４に示した構成の半導体装置１００が得られる。図１４（ａ）は、図２のＡ−Ａ’断面図、図１４（ｂ）は、図２のＣ−Ｃ’断面図、図１４（ｃ）は、図２のＢ−Ｂ’断面図である。
図１５および図１６は、半導体装置１００の製造手順のまた他の例を示す断面図である。
この例では、第１の高濃度領域１３０が２回のイオン注入で形成される点で、以上で説明した手順と異なる。これにより、第１の高濃度領域１３０の濃度を第２の高濃度領域１３２の濃度より高い構成とすることができる。
本例において、第１の高濃度領域１３０は、まず、図１４に示した構成の半導体装置１００を製造する手順で図９（ｂ）を参照して説明した手順と同様に、トレンチ１６２を形成する前のイオン注入で形成される。図９に示した例では、基板１０２表面をターゲットとしたイオン注入と、所定の深さをターゲットとしたイオン注入とを行う手順を示したが、ここでは、所定の深さをターゲットとしたイオン注入だけを行う。これにより、図１５に示した構成の半導体装置１００が得られる。
この後、基板１０２にトレンチ１６２を形成した後に、図１に示した構成の半導体装置１００を製造する手順で図５（ａ）を参照して説明した手順と同様に、基板１０２の全面にイオン注入を行い、第１の高濃度領域１３０および第２の高濃度領域１３２を形成する。この段階でのｐ型の不純物濃度は、第１の高濃度領域１３０と第２の高濃度領域１３２とで等しいが、第１の高濃度領域１３０においては、既に不純物イオンが導入されているので、第１の高濃度領域１３０の不純物濃度を第２の高濃度領域１３２よりも深くすることができる。以上の手順により、図１６に示した構成の半導体装置１００が得られる。図１６は、本実施の形態における半導体装置１００の構成の他の例を示す断面図である。図１６（ａ）は、図２のＡ−Ａ’断面図、図１６（ｂ）は、図２のＣ−Ｃ’断面図、図１６（ｃ）は、図２のＢ−Ｂ’断面図である。
以上の構成により、チャネル領域１０８において、基板１０２表面およびトレンチ１６２の底部の第２導電型の不純物濃度がトレンチ１６２側方における第２導電型の不純物濃度よりも高く、トレンチ１６２の底部の第２導電型の不純物濃度が基板１０２表面の第２導電型の不純物濃度以上である半導体装置１００が得られる。
以上のように、本実施の形態における半導体装置１００の構成によれば、チャネル領域１０８の電界集中が生じやすいトレンチ１６２上下端において、第２導電型の不純物濃度が他の領域よりも高く形成されるので、この部分の閾値の絶対値を上昇させることができる。そのため、寄生トランジスタ様の動作を防ぐことができ、ハンプ、キンク等の現象を防ぐことができる。これにより、トランジスタのサブスレッショルド特性を良好にすることができる。
一方、チャネル領域１０８における第２導電型の不純物濃度を高くすると、トランジスタが動作しづらくなるという問題がある。そのため、第２導電型の不純物濃度は、必要以上に高くならないように制御することが好ましい。本実施の形態においては、トレンチの底部の第２導電型の不純物濃度が基板表面の第２導電型の不純物濃度以上となる構成としている。そのため、たとえば、トレンチの底部と基板表面との第２導電型の不純物濃度を等しくしてチャネル領域１０８全体における第２導電型の不純物濃度が必要以上に高くならないように制御することができる。これにより、トランジスタの駆動能力を適切に保ちつつ、サブスレッショルド特性を良好にすることができ、また耐圧の低下も防ぐことができる。
また、第１の高濃度領域１３０の濃度を高くすることにより、ゲート幅方向に複数のトレンチが形成された場合のトレンチの深さのばらつきによるトランジスタの駆動能力のばらつきを低減することもできる。
また、本実施の形態において、第１の高濃度領域１３０および第２の高濃度領域１３２は、チャネル領域１０８となるウェル１０４の形成手順とは別に形成される。そのため、第１の高濃度領域１３０および第２の高濃度領域１３２に含まれる第２導電型の不純物イオンを拡散させる必要がない。これにより、チャネル領域１０８における第２導電型の不純物濃度を必要以上に高くすることなく、所望の領域のみ高濃度とすることができ、寄生トランジスタ様の動作を防ぐことができ、ハンプ、キンク等の現象を防ぐことができる。これにより、トランジスタのサブスレッショルド特性を良好にすることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
なお、本発明は、以下の態様を含む。
（付記１）
一面に第１導電型のソース領域およびドレイン領域、ならびに前記ソース領域および前記ドレイン領域の間に第２導電型のチャネル領域が形成された基板と、
前記基板の前記一面の前記チャネル領域において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチと、
前記基板の前記一面の前記チャネル領域において、前記トレンチの内部を埋め込むように形成されたゲート電極と、
を有するトランジスタを含み、
前記基板の前記一面の前記チャネル領域において、前記基板表面および前記トレンチの底部の前記第２導電型の不純物濃度が前記トレンチ側方における前記第２導電型の不純物濃度よりも高く、前記トレンチの底部の前記第２導電型の不純物濃度が前記基板表面の前記第２導電型の不純物濃度以上である半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記ゲート幅方向に、複数の前記トレンチが形成された半導体装置。
（付記３）
基板の一面に、第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
前記基板の前記一面の前記チャネル領域に、ゲート幅方向に断続的に深さが変化するようにトレンチを形成する工程と、
前記基板の前記一面の前記チャネル領域に、前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程と、
前記基板の前記一面の前記チャネル領域において、前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
によりトランジスタを形成する工程を含み、
前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程において、前記基板表面および前記トレンチの底部の前記第２導電型の不純物濃度が前記トレンチ側方における前記第２導電型の不純物濃度よりも高く、前記トレンチの底部の前記第２導電型の不純物濃度が前記基板表面の前記第２導電型の不純物濃度以上となるように前記第２導電型の不純物イオンを注入する半導体装置の製造方法。
（付記４）
付記３に記載の半導体装置の製造方法において、
前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程は、前記トレンチを形成した後に、前記基板の前記一面の前記チャネル領域に、前記第２導電型の不純物イオンを鉛直方向にイオン注入して、前記基板表面および前記トレンチ底部に前記第２導電型の不純物イオンを注入する工程を含む半導体装置の製造方法。
（付記５）
付記３に記載の半導体装置の製造方法において、
前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程は、前記トレンチを形成する前に、
前記基板表面をターゲットとして、前記基板の前記一面の前記チャネル領域に、前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程と、
前記トレンチの底部となる所定の深さをターゲットとして、前記基板の前記一面の前記チャネル領域に、前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程と、
を含む半導体装置の製造方法。
（付記６）
付記４に記載の半導体装置の製造方法において、
前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程は、前記トレンチを形成する前に、前記トレンチの底部となる所定の深さをターゲットとして、前記基板の一面の前記チャネル領域に、前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程を含む半導体装置の製造方法。
１００ 半導体装置
１０２ 基板
１０４ ウェル
１０６ オフセット領域
１０８ チャネル領域
１１０ 素子分離絶縁膜
１１２ ソース領域
１１３ ドレイン領域
１１４ シリサイド層
１２０ ゲート絶縁膜
１２２ ゲート電極
１２４ サイドウォール
１２６ シリサイド層
１３０ 第１の高濃度領域
１３２ 第２の高濃度領域
１４０ 層間絶縁膜
１５０ コンタクト
１５４ コンタクト
１５８ レジスト膜
１６０ 熱酸化膜
１６２ トレンチ
１７０ レジスト膜
１７２ 開口

Claims (4)

  1. 一面に第１導電型のソース領域およびドレイン領域、ならびに前記ソース領域および前記ドレイン領域の間に第２導電型のチャネル領域が形成された基板と、
    前記基板の前記一面において、平面視で前記ソース領域、前記ドレイン領域および前記チャネル領域を囲うように形成された素子分離絶縁膜と、
    前記基板の前記一面の前記チャネル領域において、ゲート幅方向に断続的に深さが変化するように形成され、前記ゲート幅方向に形成された複数のトレンチと、
    前記基板の前記一面の前記チャネル領域において、前記トレンチの内部を埋め込むように形成されたゲート電極と、
    前記チャネル領域の前記トレンチの底部に該当する深さにおいて、平面視で前記素子分離絶縁膜に囲まれる領域の全面に形成された第２導電型の不純物領域と、
    を備え、
    前記基板の前記一面の前記チャネル領域において、前記基板表面および前記第２導電型の不純物領域の前記第２導電型の不純物濃度が前記トレンチ側方における前記第２導電型の不純物濃度よりも高く、前記第２導電型の不純物領域の前記第２導電型の不純物濃度が前記基板表面の前記第２導電型の不純物濃度以上である半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２導電型の不純物領域の前記第２導電型の不純物濃度が前記基板表面の前記第２導電型の不純物濃度よりも高い半導体装置。
  3. 基板の一面に、第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
    前記基板の前記一面の前記チャネル領域に、ゲート幅方向に断続的に深さが変化するようにトレンチを形成する工程と、
    前記基板の前記一面の前記チャネル領域に、前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程と、
    前記基板の前記一面の前記チャネル領域において、前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
    前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
    を含み、
    前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程において、前記基板表面および前記トレンチの底部の前記第２導電型の不純物濃度が前記トレンチ側方における前記第２導電型の不純物濃度よりも高く、前記トレンチの底部の前記第２導電型の不純物濃度が前記基板表面の前記第２導電型の不純物濃度以上となるように前記第２導電型の不純物イオンを注入し、
    前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程は、前記トレンチを形成する前に、
    前記基板表面をターゲットとして、前記基板の前記一面の前記チャネル領域に、前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程と、
    前記トレンチの底部となる所定の深さをターゲットとして、前記基板の前記一面の前記チャネル領域に、前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程と、
    を含む半導体装置の製造方法。
  4. 基板の一面に、第２導電型の不純物イオンを注入してチャネル領域を形成する工程と、
    前記基板の前記一面の前記チャネル領域に、ゲート幅方向に断続的に深さが変化するようにトレンチを形成する工程と、
    前記基板の前記一面の前記チャネル領域に、前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程と、
    前記基板の前記一面の前記チャネル領域において、前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、
    前記基板の前記一面の前記チャネル領域の両側方に第１導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、
    を含み、
    前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程において、前記基板表面および前記トレンチの底部の前記第２導電型の不純物濃度が前記トレンチ側方における前記第２導電型の不純物濃度よりも高く、前記トレンチの底部の前記第２導電型の不純物濃度が前記基板表面の前記第２導電型の不純物濃度以上となるように前記第２導電型の不純物イオンを注入し、
    前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程は、前記トレンチを形成した後に、前記基板の前記一面の前記チャネル領域に、前記第２導電型の不純物イオンを鉛直方向にイオン注入して、前記基板表面および前記トレンチ底部に前記第２導電型の不純物イオンを注入する工程を含み、
    前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程は、前記トレンチを形成する前に、前記トレンチの底部となる所定の深さをターゲットとして、前記基板の一面の前記チャネル領域に、前記第２導電型の不純物イオンを鉛直方向にイオン注入する工程を含む半導体装置の製造方法。
JP2009152954A 2009-06-26 2009-06-26 半導体装置および半導体装置の製造方法 Expired - Fee Related JP5341639B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009152954A JP5341639B2 (ja) 2009-06-26 2009-06-26 半導体装置および半導体装置の製造方法
US12/820,531 US8319279B2 (en) 2009-06-26 2010-06-22 Semiconductor device
US13/598,000 US8809944B2 (en) 2009-06-26 2012-08-29 Semiconductor device including a transistor with gate in a trench and a doped region under the trench to modify the threshold voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009152954A JP5341639B2 (ja) 2009-06-26 2009-06-26 半導体装置および半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2011009578A JP2011009578A (ja) 2011-01-13
JP2011009578A5 JP2011009578A5 (ja) 2012-06-21
JP5341639B2 true JP5341639B2 (ja) 2013-11-13

Family

ID=43379732

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009152954A Expired - Fee Related JP5341639B2 (ja) 2009-06-26 2009-06-26 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
US (2) US8319279B2 (ja)
JP (1) JP5341639B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120273882A1 (en) * 2011-04-27 2012-11-01 Perumal Ratnam Shallow-trench cmos-compatible super junction device structure for low and medium voltage power management applications
JP5852913B2 (ja) * 2012-03-27 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置
US20150206973A1 (en) * 2012-08-17 2015-07-23 PS4 Luxco S.A.R.L Semiconductor device and method for manufacturing same
JP2015053411A (ja) * 2013-09-09 2015-03-19 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、および電子機器
JP6889048B2 (ja) * 2017-06-30 2021-06-18 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法
US20220140141A1 (en) * 2019-02-07 2022-05-05 Rohm Co., Ltd. Semiconductor device
US11404460B2 (en) 2020-01-07 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate field effect transistor
US11521997B2 (en) * 2020-04-16 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-protrusion transfer gate structure
US11469307B2 (en) 2020-09-29 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Thicker corner of a gate dielectric structure around a recessed gate electrode for an MV device
CN116648051B (zh) * 2023-05-26 2024-05-14 长鑫存储技术有限公司 半导体结构以及存储器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0294477A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
JPH04276662A (ja) * 1991-03-05 1992-10-01 Kawasaki Steel Corp 半導体装置の製造方法
JPH06302817A (ja) * 1993-04-16 1994-10-28 Kawasaki Steel Corp 半導体装置
JP3405681B2 (ja) * 1997-07-31 2003-05-12 株式会社東芝 半導体装置
JP4216676B2 (ja) * 2003-09-08 2009-01-28 株式会社東芝 半導体装置
JP5110776B2 (ja) * 2004-07-01 2012-12-26 セイコーインスツル株式会社 半導体装置の製造方法
KR100618861B1 (ko) * 2004-09-09 2006-08-31 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
JP2007005568A (ja) * 2005-06-23 2007-01-11 Toshiba Corp 半導体装置
US8338887B2 (en) * 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
JP2008192985A (ja) * 2007-02-07 2008-08-21 Seiko Instruments Inc 半導体装置、及び半導体装置の製造方法

Also Published As

Publication number Publication date
US20100327345A1 (en) 2010-12-30
US8319279B2 (en) 2012-11-27
US20120319196A1 (en) 2012-12-20
US8809944B2 (en) 2014-08-19
JP2011009578A (ja) 2011-01-13

Similar Documents

Publication Publication Date Title
JP5341639B2 (ja) 半導体装置および半導体装置の製造方法
KR101057651B1 (ko) 반도체 소자의 제조방법
US7534707B2 (en) MOS Transistors having inverted T-shaped gate electrodes and fabrication methods thereof
JP2006186303A (ja) 非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ及びその製造方法
JP2009283685A (ja) 半導体装置およびその製造方法
JP2007110110A (ja) トレンチトランジスタの形成方法及び該当するトレンチトランジスタ
JP4440188B2 (ja) 半導体装置の製造方法
US20160276476A1 (en) Ldmos device and fabrication method thereof
US20070120182A1 (en) Transistor having recess gate structure and method for fabricating the same
JP5498107B2 (ja) 半導体装置およびその製造方法
US7825463B2 (en) Semiconductor device having asymmetric bulb-type recess gate and method for manufacturing the same
JP5168876B2 (ja) 半導体装置およびその製造方法
JP5378925B2 (ja) 半導体装置およびその製造方法
TWI472032B (zh) 半導體裝置及其製造方法
JP5466577B2 (ja) 半導体装置およびその製造方法
KR100920046B1 (ko) 반도체 소자 및 그의 제조방법
KR100854502B1 (ko) 리세스 채널 영역을 갖는 트랜지스터를 채택하는반도체소자 및 그 제조방법
JP5390760B2 (ja) 半導体装置の製造方法および半導体装置
JP4146857B2 (ja) 半導体装置及びその製造方法
JP4223026B2 (ja) 半導体装置
JP2013251497A (ja) 半導体装置及びその製造方法
JP5738094B2 (ja) 半導体装置の製造方法
KR100578745B1 (ko) 다중 게이트 모스 트랜지스터 및 그 제조 방법
KR100743647B1 (ko) 반도체 소자의 제조방법
JP2006196736A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120501

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120501

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130626

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130806

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130808

R150 Certificate of patent or registration of utility model

Ref document number: 5341639

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees