JP2005136116A - 半導体素子およびその製造方法 - Google Patents
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Abstract
【課題】 チャネルストッパを比較的広い幅で備え、耐圧特性、特に、端部の耐圧特性の良好な半導体素子およびその製造方法を提供する。
【解決手段】 半導体基板１９の外周縁には、製造工程で不可避的に形成される外周Ｐ型領域１７に隣接してチャネルストッパ１８が比較的広く設けられている。チャネルストッパ１８を構成するＮ型領域上のポリシリコン膜は、最小限の外周Ｐ型領域１７が形成される幅でまず外周端部が除去され、この状態でＰ型不純物拡散を行うことにより最少幅の外周Ｐ型領域１７と最大幅のチャネルストッパ１８とが形成される。その後、第２の凹部２６を形成する際にさらにポリシリコン膜の外周端部を除去することにより所定幅のＥＱＲ２７が形成される。
【選択図】 図１
【解決手段】 半導体基板１９の外周縁には、製造工程で不可避的に形成される外周Ｐ型領域１７に隣接してチャネルストッパ１８が比較的広く設けられている。チャネルストッパ１８を構成するＮ型領域上のポリシリコン膜は、最小限の外周Ｐ型領域１７が形成される幅でまず外周端部が除去され、この状態でＰ型不純物拡散を行うことにより最少幅の外周Ｐ型領域１７と最大幅のチャネルストッパ１８とが形成される。その後、第２の凹部２６を形成する際にさらにポリシリコン膜の外周端部を除去することにより所定幅のＥＱＲ２７が形成される。
【選択図】 図１
Description
本発明は、電力用スイッチング素子等に用いられる半導体素子およびその製造方法に関する。
電力用のスイッチング素子として、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）等の半導体素子が用いられている（特許文献１参照）。従来のＭＯＳＦＥＴを構成する半導体素子の構成を図５に示す。
図５に示す半導体素子１１０は、比較的不純物濃度の高いＮ+型半導体領域から構成されるドレイン領域１１１と、ドレイン領域１１１の上に形成された比較的不純物濃度の低いＮ-型半導体領域から構成されるドリフト領域１１２と、ドリフト領域１１２内に島状に分散配置されたＰ型半導体領域から構成されるベース領域１１３と、ベース領域１１３内に環状に形成されたソース領域１１４と、を有する半導体基板１１９と、半導体基板１１９の一面上に形成されたゲート電極１２２およびソース電極１２５と、半導体基板１１９の他面上に形成されたドレイン電極１２０と、を備える。ベース領域１１３（チャネル領域）は、ドリフト領域１１２とソース領域１１４との間に環状に設けられ、ゲート電極１２２は、ベース領域１１３の上にゲート絶縁膜を介してこれに対向して設けられている。
特開平１０−１８９９６９号公報
図５に示す半導体素子１１０は、比較的不純物濃度の高いＮ+型半導体領域から構成されるドレイン領域１１１と、ドレイン領域１１１の上に形成された比較的不純物濃度の低いＮ-型半導体領域から構成されるドリフト領域１１２と、ドリフト領域１１２内に島状に分散配置されたＰ型半導体領域から構成されるベース領域１１３と、ベース領域１１３内に環状に形成されたソース領域１１４と、を有する半導体基板１１９と、半導体基板１１９の一面上に形成されたゲート電極１２２およびソース電極１２５と、半導体基板１１９の他面上に形成されたドレイン電極１２０と、を備える。ベース領域１１３（チャネル領域）は、ドリフト領域１１２とソース領域１１４との間に環状に設けられ、ゲート電極１２２は、ベース領域１１３の上にゲート絶縁膜を介してこれに対向して設けられている。
図５に示すように、この半導体素子１１０には、半導体基板１１９の外周縁に沿って、Ｐ型半導体領域（外周Ｐ型領域１１７）が環状に形成されている。環状の外周Ｐ型領域１１７の内側には、これと隣接してＮ型半導体領域から構成されるチャネルストッパ１１８が形成されている。チャネルストッパ１１８の機能については後述する。
チャネルストッパ１１８の上にはポリシリコン膜から構成されるＥＱＲ１２７（等電位リング）が形成されている。また、図示しないが、ＥＱＲ１２７は、半導体基板１１９の角部で導体膜等によりチャネルストッパ１１８に電気的に接続されている。
また、ベース領域１１３とソース領域１１４とから構成される単位セルのうち、素子の最外周に配置された単位セルの外側には、図示のように、これに隣接してＰ型補助領域１１６が形成されている。Ｐ型補助領域１１６は、最外周のセル領域の外側にＮ型半導体領域１１５が隣接して形成されることを防止する等の機能を有する。なお、隣り合うセル間に配置されたＮ型半導体領域１１５は、ドリフト領域１１２の抵抗を下げて、動作電圧を低減する機能を有する。
図５に示す半導体素子１１０では、ドレイン電極１２０とソース電極１２５との間にドレイン電極１２０側の電位を高くする電圧を印加し、さらにゲート電極１２２に所定のゲート電圧を印加すると、チャネル領域を通じてドレイン電極１２０とソース電極１２５との間にドレイン電流が流れる。
一方、ゲート電極１２２に印加するゲート電圧を所定のしきい値以下にすると、チャネルが閉じてドレイン電流が流れなくなる。このオフ状態のとき、ドリフト領域１１２とベース領域１１３との界面に形成されるＰＮ接合は逆方向にバイアスされ、その界面からドリフト領域１１２に空乏層が広がる。
最外周に配置されたセル領域を構成するベース領域１１３からは、図５中破線で示すように、ＰＮ接合から広がる空乏層が素子外周側に向かって広がる。そして、この空乏層が外周Ｐ型領域１１７に到達すると、外周Ｐ型領域１１７を介して電流（リーク電流）が流れ、素子耐圧が低下する。
チャネルストッパ１１８は、このように空乏層が外周Ｐ型領域１１７に到達するのを抑制し、素子耐圧を向上させる機能を有する。外周Ｐ型領域１１７の内周側に隣接して設けられたチャネルストッパ１１８は、最外周のセル領域のＰＮ接合から延びる空乏層が自身を越えて外周Ｐ型領域１１７に到達するのを抑制する。
以下、上記構成の従来の半導体素子１１０の製造方法について図面を参照して説明する。図６（ａ）〜（ｃ）にその製造プロセスを示す。まず、ドリフト領域１１２とドレイン領域１１１（図示せず）とを備え、ドリフト領域１１２にＰ型補助領域１１６が形成された半導体基板１１９を用意する。ここで、ドレイン領域１１１は、例えば、ドリフト領域１１２を構成する比較的不純物濃度の低いＮ-型半導体領域にＮ型不純物を拡散して形成される。また、Ｐ型補助領域１１６は、ドリフト領域１１２にＰ型不純物を選択的に拡散して形成され、半導体基板１１９の外周縁に沿って環状に形成されている。
次に、用意した半導体基板１１９に熱処理を施して、半導体基板１１９のドリフト領域１１２形成面に、厚い酸化膜を形成する。さらに、酸化膜の、半導体基板１１９の外周側と内周側とをエッチング等により除去し、帯状の第１の絶縁膜１２１を環状に残存させる。
その後、ドリフト領域１１２を備えた半導体基板１１９の表面に、熱処理により薄い第２の絶縁膜１２３を形成する。第２の絶縁膜１２３はゲート絶縁膜を構成する。続いて、厚い第１の絶縁膜１２１をマスクとして、半導体基板１１９の表面領域にＮ型不純物を拡散させる。これにより、図６（ａ）に示すように、半導体基板１１９の内周側と外周側とにそれぞれＮ型拡散領域１３０が形成される。セル形成領域のＮ型拡散領域１３０は、上述したＮ型半導体領域１１５を構成する。また、半導体基板１１９の外周側端部のＮ型拡散領域１３０は、上述したチャネルストッパ１１８を構成する。
次に、半導体基板１１９の第１の絶縁膜１２１等が形成された面に、ＣＶＤ等によりポリシリコン膜を形成する。続いて、このポリシリコン膜にエッチングを施して、第１の絶縁膜１２１の内周側の第１のポリシリコン膜１３１と、外周側の第２のポリシリコン膜１３２と、を形成する。第１のポリシリコン膜１３１は上述したゲート電極１２２等を構成し、第２のポリシリコン膜１３２は上述したＥＱＲ１２７を構成する。
ここで、半導体基板１１９の端部付近には、所定のアラインメントパターン（図示せず）が形成されているため、半導体基板１１９の外周縁を覆うポリシリコン膜を除去するようエッチングを行う。すなわち、第２のポリシリコン膜１３２の外周側の一端から半導体基板１１９の外周の間に、所定幅で第２の絶縁膜１２３が露出するようにエッチングを行う。
次いで、第１および第２のポリシリコン膜１３１、１３２をマスクとして、半導体基板１１９の表面領域に、順次、Ｐ型不純物とＮ型不純物とをそれぞれ選択的に拡散させる。これにより、図６（ｂ）に示すように、半導体基板１１９、すなわち、ドリフト領域１１２の表面領域に、ベース領域１１３と、ソース領域１１４と、が形成される。
このとき、半導体基板１１９の外周縁端部の所定幅は、ポリシリコン膜（第２のポリシリコン膜１３２）で覆われていない。このため、端部には、不可避的にＰ型拡散領域、すなわち、上述した外周Ｐ型領域１１７が、除去幅に応じた幅で形成される。
次に、半導体基板１１９のドリフト領域１１２を備える面上に、シリコン酸化膜等のシリコン系絶縁膜１３４をＣＶＤ等により形成する。続いて、図６（ｃ）に示すように、シリコン系絶縁膜１３４に選択的エッチング等を施し、次いで、シリコン系絶縁膜１３４をマスクとして半導体基板１１９をエッチングして、その周縁部等を除去する。
最後に、上記のようにして得られた半導体基板１１９の両面上にアルミニウム等から構成されるソース電極１２５とドレイン電極１２０とを形成することにより、図５に示す半導体素子１１０が完成する。
最後に、上記のようにして得られた半導体基板１１９の両面上にアルミニウム等から構成されるソース電極１２５とドレイン電極１２０とを形成することにより、図５に示す半導体素子１１０が完成する。
しかし、上記のように製造された半導体素子１１０は高い耐圧特性が得られにくく、本発明者が鋭意検討したところ、これは以下のような理由によることが判明した。すなわち、上記のように製造された半導体素子１１０では、チャネルストッパ１１８の形成幅が比較的狭く、チャネルストッパ１１８の効果が不十分なことが一因であることが判明した。
詳細には、上記従来の半導体素子１１０は、図６（ｂ）および（ｃ）に示すように、ＥＱＲ１２７を構成するポリシリコン膜１３２を比較的狭い幅でエッチング形成した後、Ｐ型不純物を選択的に拡散させてセル形成領域にベース領域１１３を形成する。このとき、半導体基板１１９の端部には、図示しないアラインメントパターンのため外周Ｐ型領域１１７が不可避的に形成される。外周Ｐ型領域１１７の幅によりチャネルストッパ１１８の幅が決定されるが、第２のポリシリコン膜を比較的狭い幅で形成しており、端部の露出幅が比較的広い。このため、外周Ｐ型領域１１７の形成幅は比較的広く、一方で、チャネルストッパ１１８の形成幅は比較的狭いものとなる。
このようにチャネルストッパ１１８の幅が比較的狭いと、高い逆方向電圧が印加された場合には、チャネルストッパ１１８の効果が十分に得られず、空乏層が外周Ｐ型領域１１７まで到達してしまう。空乏層が外周Ｐ型領域１１７に到達すると、外周Ｐ型領域１１７と、空乏層形成領域（ドリフト領域１１２）と、ベース領域１１３と、を介して、ドレイン電極１２０とソース電極１２５との間に図５中矢印で示すようにリーク電流が流れ、結果として素子耐圧が低下する。
このように、従来のＭＯＳＦＥＴ等の半導体素子には、チャネルストッパの形成幅が比較的狭く、高い逆方向電圧が印加された場合に、外周縁に不可避的に形成される外周Ｐ型領域まで空乏層が到達しやすく、結果、高い耐圧が得られない場合があった。
上記事情を鑑みて、本発明は、オフ時のリーク電流の発生が抑制される等、高い耐圧を有する半導体素子およびその製造方法を提供することを目的とする。
また、本発明は、チャネルストッパを比較的広い幅で備える半導体素子およびその製造方法を提供することを目的とする。
また、本発明は、チャネルストッパを比較的広い幅で備える半導体素子およびその製造方法を提供することを目的とする。
上記目的を達成するため、本発明の第１の観点にかかる半導体素子は、
半導体基板の一面を構成する第１導電型の第１半導体領域と、
前記第１半導体領域の端部の表面領域に形成された第２導電型の第２半導体領域と、
前記第１半導体領域の表面領域に前記第２半導体領域に隣接して形成され、前記第１半導体領域よりも不純物濃度の高い第１導電型の第３半導体領域と、
前記第１半導体領域の上方に設けられ、その端部側の一端が前記第３半導体領域の絶縁膜を介した上方にあるよう形成された導体膜と、
を備える。
半導体基板の一面を構成する第１導電型の第１半導体領域と、
前記第１半導体領域の端部の表面領域に形成された第２導電型の第２半導体領域と、
前記第１半導体領域の表面領域に前記第２半導体領域に隣接して形成され、前記第１半導体領域よりも不純物濃度の高い第１導電型の第３半導体領域と、
前記第１半導体領域の上方に設けられ、その端部側の一端が前記第３半導体領域の絶縁膜を介した上方にあるよう形成された導体膜と、
を備える。
上記構成の半導体素子は前記第１半導体領域の表面領域の、前記第３半導体領域よりも内周側に形成された第２導電型の第４半導体領域をさらに備えてもよく、
前記第３半導体領域は、前記第１半導体領域と前記第４半導体領域との界面から形成される空乏層の外周側への広がりを抑制する等のために設けられている。
前記第３半導体領域は、前記第１半導体領域と前記第４半導体領域との界面から形成される空乏層の外周側への広がりを抑制する等のために設けられている。
上記構成の半導体素子において、例えば、前記導体膜は等電位リングを構成する。
上記構成の半導体素子において、前記第３半導体領域は、相対的に深い深さを有する第１の領域と、相対的に浅い深さを有する第２の領域と、を備え、その露出面には、前記第１の領域と前記第２の領域とを隔てる段差が形成されていてもよい。
上記構成の半導体素子において、前記第２の領域は、前記第２半導体領域と共通の平面を構成してもよい。
上記構成の半導体素子において、前記絶縁膜は、前記第１の領域を覆いかつ前記第２の領域を覆わないように形成されていてもよい。
上記構成の半導体素子において、前記導体膜の端部側の一端と、前記絶縁膜の端部側の一端と、前記第３半導体領域の段差と、は、共通の平面を構成してもよい。
上記構成の半導体素子は、前記第２の領域上に形成され、前記導体膜と前記第３半導体領域とを電気的に接続する接続用導体膜をさらに備えてもよい。
上記目的を達成するため、本発明の第２の観点にかかる半導体素子の製造方法は、
第１導電型の第１半導体領域を一面に備える半導体基板を用意する工程と、
前記半導体基板の一面上に、その端部が第１の幅で露出するように、相対的に厚い第１の絶縁膜を形成する工程と、
前記半導体基板の一面に、相対的に薄い第２の絶縁膜を形成する工程と、
前記半導体基板の一面に、前記第１の絶縁膜をマスクとして、選択的に第１導電型の不純物を拡散させ、前記第１半導体領域よりも不純物濃度の高い第１拡散領域を形成する工程と、
前記半導体基板の一面上に、少なくとも前記半導体基板の端部を前記第１の幅よりも小さい第２の幅で残して覆う導体膜を形成する工程と、
前記導体膜をマスクとして、前記半導体基板の一面の表面領域に第２導電型の不純物を選択的に拡散させ、前記第１拡散領域よりも深い拡散深さでこれと隣接する第２拡散領域を形成する工程と、
前記第１の幅よりも小さくかつ前記第２の幅よりも大きい幅で、前記半導体基板の一面の端部をその上に形成された前記第２の絶縁膜と前記導体膜とともに除去する除去工程と、
を備える。
第１導電型の第１半導体領域を一面に備える半導体基板を用意する工程と、
前記半導体基板の一面上に、その端部が第１の幅で露出するように、相対的に厚い第１の絶縁膜を形成する工程と、
前記半導体基板の一面に、相対的に薄い第２の絶縁膜を形成する工程と、
前記半導体基板の一面に、前記第１の絶縁膜をマスクとして、選択的に第１導電型の不純物を拡散させ、前記第１半導体領域よりも不純物濃度の高い第１拡散領域を形成する工程と、
前記半導体基板の一面上に、少なくとも前記半導体基板の端部を前記第１の幅よりも小さい第２の幅で残して覆う導体膜を形成する工程と、
前記導体膜をマスクとして、前記半導体基板の一面の表面領域に第２導電型の不純物を選択的に拡散させ、前記第１拡散領域よりも深い拡散深さでこれと隣接する第２拡散領域を形成する工程と、
前記第１の幅よりも小さくかつ前記第２の幅よりも大きい幅で、前記半導体基板の一面の端部をその上に形成された前記第２の絶縁膜と前記導体膜とともに除去する除去工程と、
を備える。
上記方法は、前記端部に露出した前記第１拡散領域上に、前記端部に形成された前記導体膜と電気的に接続された接続用導体膜を形成する工程をさらに備えてもよい。
本発明によれば、オフ時のリーク電流の発生が抑制される等、高い耐圧を有する半導体素子およびその製造方法が提供される。
また、本発明によれば、チャネルストッパを比較的広い幅で備える半導体素子およびその製造方法が提供される。
また、本発明によれば、チャネルストッパを比較的広い幅で備える半導体素子およびその製造方法が提供される。
以下、本発明の実施の形態にかかる半導体素子について、図面を参照して詳細に説明する。なお、以下に示す実施の形態では、本発明を絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）に適用した場合を例として説明する。
図１に、本実施の形態にかかる半導体素子の断面構成を示す。図１に示すように、半導体素子１０は、ドレイン領域１１と、ドリフト領域１２と、ベース領域１３と、ソース領域１４と、Ｎ型半導体領域１５と、Ｐ型補助領域１６と、外周Ｐ型領域１７と、チャネルストッパ１８と、を備えた半導体基板１９を備える。
ドレイン領域１１は、後述するＮ型半導体領域１５よりも不純物濃度の高いＮ+型半導体領域から構成される。ドレイン領域１１の一面上には、アルミニウム等から構成されるドレイン電極２０が形成されている。
ドリフト領域１２は、ドレイン領域１１の他面上に形成された、後述するＮ型半導体領域１５よりも不純物濃度の低いＮ-型半導体領域から構成される。ドレイン領域１１およびドリフト領域１２は、それぞれ、半導体基板１９の主面を構成する。
ドリフト領域１２は、ドレイン領域１１の他面上に形成された、後述するＮ型半導体領域１５よりも不純物濃度の低いＮ-型半導体領域から構成される。ドレイン領域１１およびドリフト領域１２は、それぞれ、半導体基板１９の主面を構成する。
ドリフト領域１２の上には、比較的厚膜のシリコン系膜から構成される第１の絶縁膜２１が設けられている。第１の絶縁膜２１は、ドリフト領域１２（半導体基板１９）の外周縁に沿って、その最外周から所定の幅Ｘ１離間して、環状、帯状に形成されている。幅Ｘ１は、例えば、４０μｍとされる。
第１の絶縁膜２１の内周側は、素子活性領域であるセル形成領域を構成し、その外周側は後述するＥＱＲ等が形成される端部を構成する。
第１の絶縁膜２１の内周側は、素子活性領域であるセル形成領域を構成し、その外周側は後述するＥＱＲ等が形成される端部を構成する。
ベース領域１３は、セル形成領域内の、ドリフト領域１２の表面領域に島状に分散配置されたＰ型半導体領域から構成される。
ソース領域１４は、ベース領域１３の表面領域の内側に環状に形成された、後述するＮ型半導体領域１５よりも不純物濃度の高いＮ+型半導体領域から構成される。
ドリフト領域１２とソース領域１４との間に露出する環状のベース領域１３（チャネル領域）の上方には、ポリシリコン膜から構成されるゲート電極２２が、ゲート絶縁膜を構成する第２の絶縁膜２３を介して対向するように設けられている。なお、第２の絶縁膜２３は、第１の絶縁膜２１よりも薄い厚さを有する。
ベース領域１３とソース領域１４とは単位セル領域を構成し、セル形成領域内に所定数設けられている。
ソース領域１４は、ベース領域１３の表面領域の内側に環状に形成された、後述するＮ型半導体領域１５よりも不純物濃度の高いＮ+型半導体領域から構成される。
ドリフト領域１２とソース領域１４との間に露出する環状のベース領域１３（チャネル領域）の上方には、ポリシリコン膜から構成されるゲート電極２２が、ゲート絶縁膜を構成する第２の絶縁膜２３を介して対向するように設けられている。なお、第２の絶縁膜２３は、第１の絶縁膜２１よりも薄い厚さを有する。
ベース領域１３とソース領域１４とは単位セル領域を構成し、セル形成領域内に所定数設けられている。
ベース領域１３の略中央には、第１の凹部２４が形成されている。第１の凹部２４は、ソース領域１４を貫通し、その底部がソース領域１４の底部（底面）よりも深い位置にあるように形成されている。したがって、第１の凹部２４の内部側面にはソース領域１４が露出し、その底部にはベース領域１３が露出している。
第１の凹部２４の内部には、ソース電極２５がその内部に埋設されるように形成され、ソース領域１４およびベース領域１３の両方に電気的に接続されている。したがって、第１の凹部２４は、コンタクト用ホールと呼ぶこともできる。
Ｎ型半導体領域１５は、隣り合うセル領域の間を埋めるように形成されたＮ型半導体領域から構成される。Ｎ型半導体領域１５は、ベース領域１３よりも浅い拡散深さで形成されている。Ｎ型半導体領域１５は、ドリフト領域１２の抵抗を下げ、素子の動作電圧を低減する機能を有する。
Ｐ型補助領域１６は、セル形成領域の外周側に隣接して形成されたＰ型半導体領域から構成される。すなわち、Ｐ型補助領域１６は、第１の絶縁膜２１の内周側に沿って形成されている。Ｐ型補助領域１６は、後述する素子の形成工程において、セル形成領域の最外周の単位セル（ベース領域１３）の外周側に、Ｎ型半導体領域１５が形成されることを防止する等のために設けられている。
外周Ｐ型領域１７は、ドリフト領域１２の端部に、外周縁に沿って所定の幅Ｘ２で形成された環状のＰ型半導体領域から構成される。外周Ｐ型領域１７は、上述したベース領域１３と同一の工程で形成される。外周Ｐ型領域１７は、後述するように、アラインメントパターンのための余地を確保するために不可避的に形成される。外周Ｐ型領域１７の形成幅Ｘ２は、その確保のために必要最小限とされ、例えば、３０μｍとされる。
チャネルストッパ１８は、環状の外周Ｐ型領域１７の内周側にこれと隣接して形成されたＮ型半導体領域から構成される。チャネルストッパ１８は、上述したＮ型半導体領域１５と同一の工程で、第１の絶縁膜２１をマスクとした不純物拡散により形成される。
チャネルストッパ１８は、以下に説明するように、オフ時のリーク電流を抑制する機能を有する。図１に示す構成の半導体素子１０では、ドレイン電極２０とソース電極２５との間にドレイン電極２０側の電位を高くする電圧を印加し、さらにゲート電極２２に所定のゲート電圧を印加すると、チャネル領域を通じてドレイン電極２０とソース電極２５との間にドレイン電流が流れる。
一方、ゲート電極２２に印加するゲート電圧を所定のしきい値以下にすると、チャネルが閉じてドレイン電流が流れなくなる。このオフ状態のとき、ドリフト領域１２とベース領域１３との界面に形成されるＰＮ接合は逆方向にバイアスされ、その界面からドリフト領域１２に空乏層が広がる。
このとき、最外周に配置されたセル領域を構成するベース領域１３からは、ＰＮ接合から広がる空乏層が外周側に向かって広がる。そして、この空乏層が外周Ｐ型領域１７に到達すると、外周Ｐ型領域１７を介して電流（リーク電流）が流れ、素子耐圧が低下することとなる。チャネルストッパ１８は、このように最外周のセル領域のＰＮ接合から空乏層が延びて外周Ｐ型領域１７に到達するのを抑制する。
半導体基板１９の端部の外周縁には、その全体にわたって第２の凹部２６が環状に形成されている。第２の凹部２６は、外周Ｐ型領域１７の幅Ｘ２よりも大きい幅Ｘ３で形成されている。第２の凹部２６はチャネルストッパ１８よりも浅い深さで形成されている。外周Ｐ型領域１７は、第２の凹部２６の底面に露出し、同一の工程で形成されるベース領域１３よりも第２の凹部２６の深さの分浅い深さを有する。
第２の凹部２６は、好ましくは、第１の凹部２４と同一のエッチング工程で形成される。第２の凹部２６は、主としてダイシング時における素子のチッピングの発生を防止する機能を有する。すなわち、図１に示す半導体素子１０は、半導体ウェハをその外周縁端部においてダイシングすることによって作製され、ダイシング時には素子にチッピングが発生しやすい。第２の凹部２６はチッピングが素子の活性領域（セル形成領域）に到達することを良好に防止する。
第２の凹部２６の幅Ｘ３は、第１の絶縁膜２１から端部が露出する幅Ｘ１よりも小さい。したがって、チャネルストッパ１８には、第２の凹部２６により、相対的に深い拡散深さを有する第１の領域１８ａと、相対的に浅い拡散深さを有する第２の領域１８ｂと、を隔てる段差が形成される。第１の領域１８ａはドリフト領域１２と共通の平面を構成し、また、第２の領域１８ｂは外周Ｐ型領域１７とともに、第２の凹部２６の底面を構成する。第２の凹部２６の幅Ｘ３は、例えば、３６μｍとされる。
ここで、後述するように、外周Ｐ型領域１７はチャネルストッパ１８を構成するＮ型拡散領域に選択的に拡散形成される。上記のように、外周Ｐ型領域１７は、必要最小限の幅Ｘ２で形成されるため、チャネルストッパ１８の幅Ｘ４は、比較的大きく形成されている。チャネルストッパ１８の幅Ｘ４は、例えば、４０μｍとされる。
チャネルストッパ１８の上には、第２の絶縁膜２３を介してポリシリコン膜から構成されるＥＱＲ２７（等電位リング）が形成されている。ＥＱＲ２７は、ゲート電極２２と同一の工程で形成される。ＥＱＲ２７は、第１の絶縁膜２１の外周側を一部覆い、これに沿って環状に形成されている。
半導体基板１９の角部では、図２に示すように、ＥＱＲ２７がアルミニウム等の導体膜２８を介して、第２の凹部２６の底面に露出したチャネルストッパ１８の第２の領域１８ｂに電気的に接続されている。
図１に戻り、ＥＱＲ２７の外周側の一端は、第１の凹部２４の形成と同一の工程でパターン形成されており、チャネルストッパ１８の段差と第２の絶縁膜２３とともに同一の平面（エッチング面）を形成している。したがって、チャネルストッパ１８の段差がそのほぼ中央にあるように形成されている場合、すなわち、第１の領域１８ａと第２の領域１８ｂとがほぼ同じ幅で形成されている場合には、ＥＱＲ２７の外周端は、段差とともに、チャネルストッパ１８のほぼ中央に位置する。また、換言すれば、ＥＱＲ２７の外周端は、平面的に見て外周Ｐ型領域１７よりも半導体基板１９の内周側に形成されている。
上記のように構成された本実施の形態にかかる半導体素子１０は、以下のような利点を有する。すなわち、本実施の形態では、半導体基板１９の外周縁に不可避的に形成される外周Ｐ型領域１７の形成幅を可能な限り狭く形成しているため、外周Ｐ型領域１７と最外周の単位セル領域との間に、チャネルストッパ１８を比較的大きい幅Ｘ４で形成することができる。
半導体素子１０に高い逆方向電圧が印加された場合には、セル形成領域のドリフト領域１２とベース領域１３との界面から形成される空乏層が、図中破線に示すように外周側に広がる。チャネルストッパ１８の幅が比較的小さく、狭い場合には、この空乏層はチャネルストッパ１８を越えて外周Ｐ型領域１７まで到達しやすい。空乏層が外周Ｐ型領域１７に到達すると、外周Ｐ型領域１７と、空乏層形成領域（ドリフト領域１２）と、ベース領域１３と、を介して、ドレイン電極２０とソース電極２５との間にリーク電流が流れ、結果として素子耐圧が低下してしまう。
しかし、チャネルストッパ１８を比較的大きい幅で、広く形成する本実施の形態では、このような空乏層の外周Ｐ型領域１７への到達は抑制、防止される。したがって、半導体素子１０の外周縁端部における高い耐圧が安定して得られ、信頼性の高い半導体素子１０が得られる。この方法によれば、半導体素子１０の平面サイズを増大することなしに、工程数の増加等を伴うことなく、一般的な方法を用いて、簡便に実現可能である。
また、本実施の形態では、図２に示すように、角部でチャネルストッパ１８と導体膜２８とを接続するが、チッピング防止用の第２の凹部２６の形成工程で同時にチャネルストッパ１８（の第２の領域１８ｂ）を表面に露出させるため、このような接続が容易となる。
以下、本発明の実施の形態にかかる半導体素子１０の製造方法について図面を参照して説明する。図３（ａ）〜（ｃ）および図４（ｄ）および（ｅ）に、その製造プロセスを示す。なお、以下に示すのは一例であり、同様の結果物が得られるのであれば、これに限られない。
まず、ドリフト領域１２とドレイン領域１１とを備え、ドリフト領域１２にＰ型補助領域１６が形成された半導体基板１９を用意する。なお、理解を容易なものとするため、図３（ａ）〜（ｃ）および図４（ｄ）および（ｅ）では、ドレイン領域１１は図示を省略する。ここで、ドレイン領域１１は、ドリフト領域１２を構成する比較的不純物濃度の低いＮ-型半導体領域にＮ型不純物を拡散して形成される。ただし、ドレイン領域１１の上に一般的なエピタキシャル成長法を用いてドリフト領域１２を形成してもよい。また、Ｐ型補助領域１６は、ドリフト領域１２にＰ型不純物を選択的に拡散して形成され、半導体基板１９の外周縁に沿って環状に形成されている。
次に、用意した半導体基板１９に熱処理を施して、半導体基板１９のドリフト領域１２形成面に、厚い酸化膜を形成する。さらに、図３（ａ）に示すように、酸化膜の、半導体基板１９の外周側と内周側とをエッチング等により除去し、帯状の第１の絶縁膜２１を環状に残存させる。第１の絶縁膜２１の内周側はセル形成領域を構成する。ここで、第１の絶縁膜２１は、その外周から端部までの幅Ｘ１が、例えば、４０μｍであるように形成される。
次に、ドリフト領域１２を備えた半導体基板１９の表面に、熱処理により薄い第２の絶縁膜２３を形成する。第２の絶縁膜２３はゲート絶縁膜を構成する。続いて、薄い第２の絶縁膜２３をマスクとして、半導体基板１９の表面領域にＮ型不純物を拡散させる。これにより、図３（ｂ）に示すように、半導体基板１９の内周側と外周側とにそれぞれＮ型拡散領域３０が形成される。
セル形成領域のＮ型拡散領域３０は、上述のＮ型半導体領域１５を構成する。また、半導体基板１９の外周側端部のＮ型拡散領域３０は、上述したチャネルストッパ１８を構成する。なお、第１の絶縁膜２１の下方およびＰ型補助領域１６が形成された領域には、Ｎ型拡散領域３０は形成されない。これにより、セル形成領域の最外周に形成される単位セルがＮ型拡散領域３０と隣接することは防止される。
次に、半導体基板１９の第１の絶縁膜２１等が形成された面に、ＣＶＤ等によりポリシリコン膜を形成する。続いて、このポリシリコン膜にエッチングを施して、第１の絶縁膜２１の内周側の第１のポリシリコン膜３１と、外周側の第２のポリシリコン膜３２と、を形成する。第１のポリシリコン膜３１は上述したゲート電極２２等を構成し、第２のポリシリコン膜３２は上述したＥＱＲ２７を構成する。
ここで、半導体基板１９の端部付近には、所定のアラインメントパターン（図示せず）が形成されているため、半導体基板１９の外周縁を覆うポリシリコン膜を除去するようエッチングを行う。すなわち、第２のポリシリコン膜３２の外周側の一端から半導体基板１９の外周の間に、所定の幅Ｘ５で第２の絶縁膜２３が露出するようにエッチングを行う。このとき、外周縁のポリシリコン膜の除去は、アラインメントパターンに必要な範囲で可能な限り少なく行われる。したがって、第２のポリシリコン膜３２は、極力長い幅で、半導体基板１９の端部に広がるよう設けられている。ここで、除去幅Ｘ５は、例えば、３０μｍ以下とされる。
次いで、第１および第２のポリシリコン膜３１、３２をマスクとして、半導体基板１９の表面領域に、順次、Ｐ型不純物とＮ型不純物とをそれぞれ選択的に拡散させる。これにより、図３（ｃ）に示すように、半導体基板１９、すなわち、ドリフト領域１２の表面領域に、ベース領域１３と、ソース領域１４と、が形成される。ここで、隣り合うベース領域１３の間にはＮ型拡散領域３０が残存して露出している。
このとき、半導体基板１９の外周縁端部の所定幅Ｘ５は、ポリシリコン膜（第２のポリシリコン膜３２）で覆われていない。このため、端部には、不可避的に上述した外周Ｐ型領域１７が、除去幅Ｘ５に応じた幅Ｘ２で形成される。ここで、上述したように、第２のポリシリコン膜３２は半導体基板１９の内周側に極力長く、広い幅で形成しているため、外周Ｐ型領域１７の幅Ｘ２は可能な限り狭いものとなる。これにより、これに隣接するチャネルストッパ１８の幅Ｘ４を可能な限り広くとることができ、したがって上述したような耐圧向上効果が得られることとなる。
次に、半導体基板１９のドリフト領域１２を備える面上に、シリコン酸化膜等のシリコン系絶縁膜３４をＣＶＤ等により形成する。さらに、図４（ｄ）に示すように、シリコン系絶縁膜３４の、上述した第１および第２の凹部２４、２６を形成すべき領域に対応する部分に、第１および第２の開口３４ａ、３４ｂをエッチングにより形成する。このとき、第２の開口３４ｂは、半導体基板１９がその外周から所定幅Ｘ３で露出するように形成される。第２の開口３４ｂの形成幅Ｘ３は、例えば、チャネルストッパ１８の幅の中程まで半導体基板１９の表面が露出する程度とされる。
次に、図４（ｅ）に示すように、シリコン系絶縁膜３４の第１および第２の開口３４ａ、３４ｂを介して半導体基板１９の表面を選択的にエッチングして、対応部分の第２の絶縁膜２３、第２のポリシリコン膜３２および半導体領域を除去しつつ、第１および第２の凹部２４、２６を形成する。このとき、チャネルストッパ１８には、表面に露出する浅い第２の領域１８ｂが形成される。
最後に、上記のようにして得られた半導体基板１９の両面上にアルミニウム等から構成されるソース電極２５とドレイン電極２０とを形成することにより、図１に示す半導体素子１０が完成する。
本発明は、上記実施の形態に限られず、種々の変更、変形等が可能である。
例えば、上記実施の形態に示した半導体素子１０において、反対導電型とした構成としてもよい。
例えば、上記実施の形態に示した半導体素子１０において、反対導電型とした構成としてもよい。
また、上記発明の実施の形態では、ＭＯＳＦＥＴを例に説明したが、これに限定されない。本発明は、当然に、金属絶縁体絶縁ゲート型電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor；ＭＩＳＦＥＴ）や絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；ＩＧＢＴ）、その他の絶縁ゲート型半導体素子に適用可能である。
１０ 半導体素子
１１ ドレイン領域
１２ ドリフト領域
１３ ベース領域
１４ ソース領域
１５ Ｎ型半導体領域
１６ Ｐ型補助領域
１７ 外周Ｐ型領域
１８ チャネルストッパ
１８ａ 第１の領域
１８ｂ 第２の領域
１９ 半導体基板
２１ 第１の絶縁膜
２２ ゲート電極
２３ 第２の絶縁膜
２７ ＥＱＲ
２８ 導体膜
１１ ドレイン領域
１２ ドリフト領域
１３ ベース領域
１４ ソース領域
１５ Ｎ型半導体領域
１６ Ｐ型補助領域
１７ 外周Ｐ型領域
１８ チャネルストッパ
１８ａ 第１の領域
１８ｂ 第２の領域
１９ 半導体基板
２１ 第１の絶縁膜
２２ ゲート電極
２３ 第２の絶縁膜
２７ ＥＱＲ
２８ 導体膜
Claims (10)
- 半導体基板の一面を構成する第１導電型の第１半導体領域と、
前記第１半導体領域の端部の表面領域に形成された第２導電型の第２半導体領域と、
前記第１半導体領域の表面領域に前記第２半導体領域に隣接して形成され、前記第１半導体領域よりも不純物濃度の高い第１導電型の第３半導体領域と、
前記第１半導体領域の上方に設けられ、その端部側の一端が前記第３半導体領域の絶縁膜を介した上方にあるよう形成された導体膜と、
を備える、ことを特徴とする半導体素子。 - 前記第１半導体領域の表面領域の、前記第３半導体領域よりも内周側に形成された第２導電型の第４半導体領域をさらに備え、
前記第３半導体領域は、前記第１半導体領域と前記第４半導体領域との界面から形成される空乏層の外周側への広がりを抑制するために設けられている、ことを特徴とする請求項１に記載の半導体素子。 - 前記導体膜は等電位リングを構成する、ことを特徴とする請求項１または２に記載の半導体素子。
- 前記第３半導体領域は、相対的に深い深さを有する第１の領域と、相対的に浅い深さを有する第２の領域と、を備え、その露出面には、前記第１の領域と前記第２の領域とを隔てる段差が形成されている、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子。
- 前記第２の領域は、前記第２半導体領域と共通の平面を構成する、ことを特徴とする請求項４に記載の半導体素子。
- 前記絶縁膜は、前記第１の領域を覆いかつ前記第２の領域を覆わないように形成されている、ことを特徴とする請求項４または５に記載の半導体素子。
- 前記導体膜の端部側の一端と、前記絶縁膜の端部側の一端と、前記第３半導体領域の段差と、は、共通の平面を構成する、ことを特徴とする請求項４乃至６のいずれか１項に記載の半導体素子。
- 前記第２の領域上に形成され、前記導体膜と前記第３半導体領域とを電気的に接続する接続用導体膜をさらに備える、ことを特徴とする請求項４乃至７のいずれか１項に記載の半導体素子。
- 第１導電型の第１半導体領域を一面に備える半導体基板を用意する工程と、
前記半導体基板の一面上に、その端部が第１の幅で露出するように、相対的に厚い第１の絶縁膜を形成する工程と、
前記半導体基板の一面に、相対的に薄い第２の絶縁膜を形成する工程と、
前記半導体基板の一面に、前記第１の絶縁膜をマスクとして、選択的に第１導電型の不純物を拡散させ、前記第１半導体領域よりも不純物濃度の高い第１拡散領域を形成する工程と、
前記半導体基板の一面上に、少なくとも前記半導体基板の端部を前記第１の幅よりも小さい第２の幅で残して覆う導体膜を形成する工程と、
前記導体膜をマスクとして、前記半導体基板の一面の表面領域に第２導電型の不純物を選択的に拡散させ、前記第１拡散領域よりも深い拡散深さでこれと隣接する第２拡散領域を形成する工程と、
前記第１の幅よりも小さくかつ前記第２の幅よりも大きい幅で、前記半導体基板の一面の端部をその上に形成された前記第２の絶縁膜と前記導体膜とともに除去する除去工程と、
を備える、ことを特徴とする半導体素子の製造方法。 - 前記端部に露出した前記第１拡散領域上に、前記端部に形成された前記導体膜と電気的に接続された接続用導体膜を形成する工程をさらに備える、ことを特徴とする請求項９に記載の半導体素子の製造方法。
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