JP4845410B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、ウエル領域内に形成されたトランジスタと、ウエル領域の周囲に形成された保護ダイオードを備えた半導体装置に関するものである。
このような半導体装置は、例えば、一般に電源制御ＩＣ（Integrated Circuit）と呼ばれるボルテージレギュレータやボルテージディテクタ、ＬＣＤ（Liquid Crystal Display）駆動用のＤＣ／ＤＣコンバーター、各種高電圧を扱うドライバーＩＣに応用される。
電源制御ＩＣは、ボルテージレギュレータやボルテージディテクタなどの単機能ＩＣからこれらを複合した大規模なＩＣへと集積化が進み、新たな課題が生まれている。高い電圧を駆動したり、大電流を取り扱ったりする従来の電源制御ＩＣ機能に、ＶＬＳＩ論理回路やメモリー、ＣＰＵなどを混載させなければならない。
高い電圧及び大電流を取り扱う場合、ＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）ＭＯＳトランジスタは重要なドライバー用デバイスと位置付けられる。中でもＬＤＭＯＳ（横型ＤＭＯＳ）トランジスタはＶＬＳＩ回路との混載と言う点において適している。
ＬＤＭＯＳトランジスタの性能指標として、トランジスタ耐圧とオン抵抗がある。トランジスタ耐圧とは、電源制御用ＩＣとしては最も重要な要素であり、各種接合の不純物濃度や深さ、ゲート酸化膜厚など基本的な構造が耐圧から概ね決定される。オン抵抗は、単位面積あたりの電流駆動能力を示し、できるだけ小さいことが望まれる。
一方、高集積化及び高耐圧化が進む中、車載用半導体装置への普及も広まり、ＥＳＤ（Electro-Static Discharge）対策やノイズ保護に求められるレベルも高くなってきている。
ＥＳＤは電荷を帯びた人間や物が半導体装置に触れる際に生じるパルス状の高エネルギーとして捉えることができる。ＥＳＤから半導体装置を保護する方法としては、内部の素子と出力ピンの間に保護抵抗を挿入し、電圧のレベルを低下させるのが有効であるが、上述のように低いオン抵抗を有するＬＤＭＯＳトランジスタに抵抗をつけることは得策ではない。
そこで、電源ＩＣでは従来から保護ダイオードを用いて、ＥＳＤから素子を守る手段を取っている。しかし、高耐圧であるために寄生ダイオードでは有効な保護能力が得られないため、特別に高耐圧ダイオードを作成しなければならず、またダイオードに大きな領域確保を余儀なくされ、コストアップの要因となっていた。
保護ダイオードに要求される特性としては、そのブレークダウン電圧が定格電圧以上でかつ高耐圧素子のブレークダウン電圧よりも低くなるように設定されることが必要で、さらに電荷引き抜き時に破壊されない構造であることが望まれる。従来、その特性を実現するために、保護ダイオード専用の不純物濃度に設定された拡散層を形成していたため、製造工程が多く複雑になり、さらにはそのダイオードに大きな面積を割く必要があり、結果的にチップ面積の増大を余儀なくされていた。
このような不具合の解決策の一つとして、Ｐ型半導体基板内に形成されたＮ型の高電圧ウエル領域内の周縁部近傍に形成されるＮ型のガードリング領域に対し、ガードリング領域に対向するように半導体基板にＰ型の基板ピックアップ領域を形成してＮ型ガードリング領域、Ｎ型高電圧ウエル領域、Ｐ型半導体基板及びＰ型基板ピックアップ領域からなる保護ダイオードを形成し、ガードリング領域、基板ピックアップ領域間の距離を変えることで、保護ダイオードのブレークダウン電圧を変化させる方法が開示されている（例えば、特許文献１を参照。）。
図２０は、従来の保護ダイオードの断面図である。
Ｐ型半導体基板（Ｐｓｕｂ）２にＮ型のウエル領域（ＮＷ）４が形成されている。ウエル領域４内にＮ型のガードリング領域（Ｎ＋）６７が形成されている。半導体基板２に、ガードリング領域６７に対向してＰ型の基板ピックアップ領域（Ｐ＋）６９が形成されている。
特開２００３−１７６９４号公報
しかし、特許文献１に開示された構造では、ガードリング領域６７とＮ型ウエル領域４のマスク位置合わせズレが保護ダイオードのブレークダウン電圧のばらつきに大きく影響を及ぼし、特に４０Ｖ（ボルト）以下の耐圧に安定して設定することが困難であるという問題があった。ガードリング領域６７と基板ピックアップ領域６９は、ＬＯＣＯＳ（local oxidation of silicon）酸化膜等によるセルフアラインで形成されるため安定しているが、ウエル領域４はマスクによる位置ズレを避けることができない。ウエル領域４とガードリング領域６７のオーバーラップ量が保護ダイオードのブレークダウン電圧に大きく影響を及ぼすので、特許文献１の構造ではウエル領域４のマスク位置合わせズレによるＥＳＤ耐量が大きくばらつくという問題があった。
保護ダイオードのブレークダウン電圧が定格電圧以下になることは許されないため、ウエル領域２のマスク位置合わせズレを考慮すると、ブレークダウン電圧の設定を高めにせざるを得ず、そのために保護ダイオードのブレークダウン電圧が高耐圧素子のそれよりも高くなる場合が発生するなどして、ＥＳＤ耐量の確保が困難になるという問題があった。
そこで本発明は、トランジスタの周囲に、安定した保護能力をもつ保護ダイオードを設けた半導体装置を提供することを目的とするものである。
本発明にかかる半導体装置の第１態様は、第１導電型の半導体基板に形成された第２導電型のウエル領域と、上記ウエル領域内に形成されたトランジスタと、上記ウエル領域内の周縁部近傍に形成され、かつ上記ウエル領域よりも第２導電型不純物濃度が高い第２導電型のガードリング領域と、上記ウエル領域の周縁部上に上記ウエル領域及び上記半導体基板に接して形成され、かつ上記半導体基板よりも第１導電型不純物濃度が高い第１導電型の基板ピックアップ領域と、上記ガードリング領域と上記基板ピックアップ領域の間の上記半導体基板表面に形成された厚膜酸化膜を備え、上記ウエル領域、上記ガードリング領域及び上記基板ピックアップ領域からなる保護ダイオードが形成されているものである。
特許請求の範囲及び本明細書において、基板ピックアップ領域と接している半導体基板領域は、第１導電型のウエル領域も含まれる。また、第１導電型はＰ型又はＮ型を意味し、第２導電型は第１導電型とは反対導電型のＮ型又はＰ型を意味する。
ところで、図２０に示した従来構造に既存の拡散領域を利用し、基板ピックアップ領域６９が図示しない領域に形成されているトランジスタのソ−ス、ドレインと同時に形成された拡散領域によって形成されている場合、基板ピックアップ領域６９は半導体基板２に直接形成されているため、電荷引き抜き時に接合が破壊しやすいという問題があった。これは周辺回路に用いられるトランジスタの微細化が進んでいるため、ソ−ス及びドレイン用の拡散領域は不純物プロファイルが浅く濃い接合であり、かつウエル領域４の外側の半導体基板２は高耐圧トランジスタを形成するために濃度が低く抵抗が高いことに起因している。
そこで、本発明の半導体装置の第１態様において、上記基板ピックアップ領域は、上記厚膜酸化膜をマスクにして自己整合的に形成された、上記半導体基板よりも第１導電型不純物濃度が高い低濃度拡散層と、上記低濃度拡散層よりも第１導電型不純物濃度が高い高濃度拡散層の二重拡散層で形成されているようにしてもよい。
さらに、上記トランジスタは、上記ウエル領域内に第１導電型のチャネル拡散層と、上記チャネル拡散層内に第２導電型のソースを備え、上記ウエル領域をドレインとし、上記チャネル拡散層のゲート電極直下の領域表面をチャネル領域とするＬＤＭＯＳトランジスタである場合、上記チャネル領域は上記ピックアップ領域の上記低濃度拡散層と同時に形成されたものであるようにしてもよい。
さらに、上記トランジスタは、上記ウエル領域内に第１導電型のチャネル拡散層と、上記チャネル拡散層内に第２導電型のソースを備え、上記ウエル領域をドレインとし、上記チャネル拡散層のゲート電極直下の領域表面をチャネル領域とするＬＤＭＯＳトランジスタである場合、上記ＬＤＭＯＳトランジスタは上記ウエル領域内に第２導電型のドレインコンタクト用拡散層を備えており、上記ドレインコンタクト用拡散層は上記ガードリング領域に連続して形成されているようにしてもよい。
また、上記ガードリング領域は、上記厚膜酸化膜をマスクにして自己整合的に形成された、上記ウエル領域よりも第２導電型不純物濃度が高い低濃度拡散層と、上記低濃度拡散層よりも第２導電型不純物濃度が高い高濃度拡散層の二重拡散層で形成されているようにしてもよい。
本発明にかかる半導体装置の第２態様は、第１導電型の半導体基板に形成された第２導電型のウエル領域と、上記ウエル領域内に形成されたトランジスタと、上記ウエル領域内の周縁部上に上記ウエル領域及び上記半導体基板に接して形成され、かつ上記ウエル領域よりも第２導電型不純物濃度が高い第２導電型のガードリング領域と、上記ウエル領域の外周部の上記半導体基板に形成され、かつ上記半導体基板よりも第１導電型不純物濃度が高い第１導電型の基板ピックアップ領域と、上記ガードリング領域と上記基板ピックアップ領域の間の上記半導体基板表面に形成された厚膜酸化膜を備え、上記ウエル領域、上記ガードリング領域及び上記基板ピックアップ領域からなる保護ダイオードが形成されているものである。
本発明の半導体装置の第２態様において、上記ガードリング領域は、上記厚膜酸化膜をマスクにして自己整合的に形成された、上記ウエル領域よりも第２導電型不純物濃度が高い低濃度拡散層と、上記低濃度拡散層よりも第２導電型不純物濃度が高い高濃度拡散層の二重拡散層で形成されているようにしてもよい。
さらに、上記トランジスタは、上記ウエル領域内に第２導電型のチャネル拡散層と上記チャネル拡散層に接している第１導電型の低濃度ドレインと、上記チャネル拡散層内に第１導電型のソースと、上記低濃度ドレイン内に第１導電型のドレインコンタクト用拡散層を備え、上記チャネル拡散層のゲート電極直下の領域表面をチャネル領域とするＬＤＭＯＳトランジスタである場合、上記チャネル領域は上記ガードリング領域の上記低濃度拡散層と同時に形成されたものであるようにしてもよい。
また、上記基板ピックアップ領域は、上記厚膜酸化膜をマスクにして自己整合的に形成された、上記半導体基板よりも第１導電型不純物濃度が高い低濃度拡散層と、上記低濃度拡散層よりも第１導電型不純物濃度が高い高濃度拡散層の二重拡散層で形成されているようにしてもよい。
本発明の半導体装置の第１態様及び第２態様において、上記保護ダイオードは、定格電圧よりも高く、かつ上記トランジスタのブレークダウン電圧よりも低い耐圧に設定されていることが好ましい。
また、上記ガードリング領域と上記基板ピックアップ領域は間隔をもって形成されているようにしてもよい。
また、上記トランジスタは、少なくともドレイン側のゲート電極側面の下に、上記厚膜酸化膜と同時に形成された厚膜酸化膜を備えているようにしてもよい。
また、上記厚膜酸化膜はＬＯＣＯＳ酸化膜である例を挙げることができる。
また上記厚膜酸化膜は、上記半導体基板に埋め込まれずに形成され、かつ厚み方向の断面形状が略台形に形成されている例を挙げることができる。
本発明の半導体装置が適用される回路構成例として、上記ウエル領域は、回路に電源電圧を供給する電源端子に電気的に接続されている例を挙げることができる。
本発明の半導体装置の第１態様では、第１導電型の半導体基板に形成された第２導電型のウエル領域と、ウエル領域内に形成されたトランジスタと、ウエル領域内の周縁部近傍に形成され、かつウエル領域よりも第２導電型不純物濃度が高い第２導電型のガードリング領域と、ウエル領域の周縁部上にウエル領域及び半導体基板に接して形成され、かつ半導体基板よりも第１導電型不純物濃度が高い第１導電型の基板ピックアップ領域と、ガードリング領域と基板ピックアップ領域の間の半導体基板表面に形成された厚膜酸化膜を備え、ウエル領域、ガードリング領域及び基板ピックアップ領域からなる保護ダイオードが形成されているようにしたので、ウエル領域の基板ピックアップ領域及び半導体基板との接合点は基板ピックアップ領域の下に配置されており、ウエル領域のマスク位置合わせズレによる保護ダイオード耐圧ばらつきを低減でき、ガードリング領域と基板ピックアップ領域の間の距離で保護ダイオード耐圧を調整することができ、耐圧が安定した保護ダイオードを実現でき、高耐圧トランジスタの周囲に安定した保護能力をもつ保護ダイオードを設けた半導体装置を提供することができる。
本発明の半導体装置の第１態様において、基板ピックアップ領域は、厚膜酸化膜をマスクにして自己整合的に形成された、半導体基板よりも第１導電型不純物濃度が高い低濃度拡散層と、低濃度拡散層よりも第１導電型不純物濃度が高い高濃度拡散層の二重拡散層で形成されているようにすれば、電荷引き抜き時における接合破壊を防止することができる。さらに、ガードリング領域、低濃度拡散層及び高濃度拡散層を厚膜酸化膜に対して自己整合的に形成することができ、マスク位置合わせズレによる保護ダイオード耐圧ばらつきを防止することができる。
また、基板ピックアップ領域は低濃度拡散層と高濃度拡散層の二重拡散層で形成されている態様において、トランジスタは、ウエル領域内に第１導電型のチャネル拡散層と、チャネル拡散層内に第２導電型のソースを備え、ウエル領域をドレインとし、チャネル拡散層のゲート電極直下の領域表面をチャネル領域とするＬＤＭＯＳトランジスタである場合、チャネル領域はピックアップ領域の低濃度拡散層と同時に形成されたものであるようにすれば、製造工程を増加させることなく、ひいては製造コストを増加させることなく、ピックアップ領域の低濃度拡散層を形成することができる。
また、トランジスタは、ウエル領域内に第１導電型のチャネル拡散層と、チャネル拡散層内に第２導電型のソースを備え、ウエル領域をドレインとし、チャネル拡散層のゲート電極直下の領域表面をチャネル領域とするＬＤＭＯＳトランジスタである場合、ＬＤＭＯＳトランジスタはウエル領域内に第２導電型のドレインコンタクト用拡散層を備えており、ドレインコンタクト用拡散層はガードリング領域に連続して形成されているようにすれば、ＬＤＭＯＳトランジスタ及び保護ダイオードの形成領域の面積、ひいてはチップ面積を小さくすることができ、製造コストを低減することができる。
本発明の半導体装置の第２態様では、第１導電型の半導体基板に形成された第２導電型のウエル領域と、ウエル領域内に形成されたトランジスタと、ウエル領域内の周縁部上にウエル領域及び半導体基板に接して形成され、かつウエル領域よりも第２導電型不純物濃度が高い第２導電型のガードリング領域と、ウエル領域の外周部の半導体基板に形成され、かつ半導体基板よりも第１導電型不純物濃度が高い第１導電型の基板ピックアップ領域と、ガードリング領域と基板ピックアップ領域の間の半導体基板表面に形成された厚膜酸化膜を備え、ウエル領域、ガードリング領域及び基板ピックアップ領域からなる保護ダイオードが形成されているようにしたので、ウエル領域のガードリング領域及び半導体基板との接合点はガードリング領域の下に配置されており、ウエル領域のマスク位置合わせズレによる保護ダイオード耐圧ばらつきを低減でき、ガードリング領域と基板ピックアップ領域の間の距離で保護ダイオード耐圧を調整することができ、耐圧が安定した保護ダイオードを実現でき、高耐圧トランジスタの周囲に安定した保護能力をもつ保護ダイオードを設けた半導体装置を提供することができる。
本発明の半導体装置の第２態様において、ガードリング領域は、厚膜酸化膜をマスクにして自己整合的に形成された、ウエル領域よりも第２導電型不純物濃度が高い低濃度拡散層と、低濃度拡散層よりも第２導電型不純物濃度が高い高濃度拡散層の二重拡散層で形成されているようにすれば、電荷引き抜き時における接合破壊を防止することができる。さらに、基板ピックアップ領域、低濃度拡散層及び高濃度拡散層を厚膜酸化膜に対して自己整合的に形成することができ、マスク位置合わせズレによる保護ダイオード耐圧ばらつきを防止することができる。
また、ガードリング領域は低濃度拡散層と高濃度拡散層の二重拡散層で形成されている態様において、トランジスタは、ウエル領域内に第２導電型のチャネル拡散層とチャネル拡散層に接している第１導電型の低濃度ドレインと、チャネル拡散層内に第１導電型のソースと、低濃度ドレイン内に第１導電型のドレインコンタクト用拡散層を備え、チャネル拡散層のゲート電極直下の領域表面をチャネル領域とするＬＤＭＯＳトランジスタである場合、チャネル領域はガードリング領域の低濃度拡散層と同時に形成されたものであるようにすれば、製造工程を増加させることなく、ひいては製造コストを増加させることなく、ガードリング領域の低濃度拡散層を形成することができる。
本発明の半導体装置の第１態様及び第２態様において、保護ダイオードは、定格電圧よりも高く、かつトランジスタのブレークダウン電圧よりも低い耐圧に設定されているようにすれば、例えばＬＤＭＯＳなどの高耐圧トランジスタやそれに接続されている他の素子をＥＳＤやノイズによる破壊から有効に保護することができる。
さらに、ガードリング領域と基板ピックアップ領域は間隔をもって形成されているようにすれば、ガードリング領域と基板ピックアップ領域の間の距離で任意の保護ダイオード耐圧を設定することができ、同一プロセスで最適な保護ダイオード耐圧を実現できる。
さらに、トランジスタは、少なくともドレイン側のゲート電極側面の下に、厚膜酸化膜と同時に形成された厚膜酸化膜を備えているようにすれば、トランジスタのドレイン耐圧を向上させることができる。
さらに、厚膜酸化膜はＬＯＣＯＳ酸化膜であるようにすれば、ＬＯＣＯＳ酸化膜の形成工程は寸法制御に優れているので、保護ダイオード耐圧のバラツキを防止することができる。
また、厚膜酸化膜は、半導体基板に埋め込まれずに形成され、かつ厚み方向の断面形状が略台形に形成されているものであるようにすれば、例えばトランジスタのドレイン側のゲート電極側面の下に厚膜酸化膜と同時に形成された厚膜酸化膜が配置されている場合に、その厚膜酸化膜がＬＯＣＯＳ酸化膜である構造に比べてトランジスタのオン抵抗を小さくすることができる。
本発明の半導体装置が適用される回路構成例として、ウエル領域は、回路に電源電圧を供給する電源端子に電気的に接続されているようにすれば、本発明を構成する保護ダイオードは安定した保護能力をもっているので、トランジスタやそれに接続されている他の素子をＥＳＤやノイズによる破壊から有効に保護することができる。
図１は第１態様の一実施例を示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。図１ではＮチャネル型ＬＤＭＯＳトランジスタ及び保護ダイオードの形成領域のみを図示しており、図示しない領域にはＣＭＯＳ（相補型ＭＯＳ）など、他の半導体素子が形成されている。図１を参照してこの実施例を説明する。
Ｐ型半導体基板（Ｐｓｕｂ）２に、ＬＤＭＯＳトランジスタを形成するためのＮ型ウエル領域（ＮＷ）４が形成されている。半導体基板２のＮ型ウエル領域４以外の領域にＰ型ウエル領域（ＰＷ）６が形成されている。この実施例では、Ｎ型ウエル領域４はＬＤＭＯＳトランジスタのドレインを構成している。
Ｎ型ウエル領域４内にＰ型チャネル拡散層（Ｐｂｏｄｙ）８とＮ型ドレイン（Ｎ＋）１０が間隔をもって形成されている。Ｐ型チャネル拡散層８内に、Ｎ型ソース（Ｎ＋）１２と、Ｎ型ソース１２に対してＮ型ドレイン１０とは反対側の領域にＰ型チャネル拡散層ピックアップ領域（Ｐ＋）１４が形成されている。
Ｎ型ソース１２、Ｎ型ドレイン１０間の半導体基板２表面に、ゲート酸化膜１６を介してゲート電極１８が形成されている。ゲート電極１８は、ゲート酸化膜１６上から、Ｐ型チャネル拡散層８とは間隔をもってＰ型チャネル拡散層８、Ｎ型ドレイン１０間のＮ型ウエル４表面に形成されたＬＯＣＯＳ酸化膜２０ａ上に延伸して形成されている。ゲート電極１８のＮ型ドレイン１０側の側面はＬＯＣＯＳ酸化膜２０ａによってＮ型ドレイン１０とは間隔をもって配置されている。Ｐ型チャネル拡散層８及びＮ型ソース１２はゲート電極１８のＮ型ソース１２側の側面に対して自己整合的に形成されたものである。
このＬＤＭＯＳトランジスタでは、Ｐ型チャネル拡散層８のゲート電極１８直下の領域表面がチャネル領域になる。
ＬＤＭＯＳトランジスタの形成領域を囲んで、Ｎ型ウエル領域４内の周縁部近傍にＮ型ガードリング領域２２が枠状に形成されている。Ｎ型ガードリング領域２２はＮ型ウエル領域４よりもＮ型不純物濃度が高い。
Ｎ型ガードリング領域２２、Ｎ型ドレイン１０間のＮ型ウエル領域４表面にＬＯＣＯＳ酸化膜２０ｂが形成されている。Ｎ型ガードリング領域２２はＬＯＣＯＳ酸化膜２０ｂ，２０ｃをマスクにして形成されたものである。
Ｎ型ガードリング領域２２の形成領域を囲んで、Ｎ型ウエル領域４の周縁部上に、Ｎ型ウエル領域４及びＰ型ウエル６に接してＰ型低濃度拡散層（Ｐｂｏｄｙ）２４が枠状に形成されている。Ｐ型低濃度拡散層２４はＰ型ウエル６よりもＰ型不純物濃度が高い。Ｐ型低濃度拡散層２２内にＰ型高濃度拡散層（Ｐ＋）２６が枠状に形成されている。Ｐ型高濃度拡散層２６はＰ型低濃度拡散層２４よりもＰ型不純物濃度が高い。Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６は本発明の半導体装置の第１態様を構成する基板ピックアップ領域を構成している。
Ｎ型ガードリング領域２２、Ｐ型高濃度拡散層２６間のＮ型ウエル領域４表面及びＰ型低濃度拡散層２４表面にＬＯＣＯＳ酸化膜２０ｃが形成されている。
Ｐ型ウエル領域６表面、及びＰ型高濃度拡散層２６に対してＮ型ガードリング領域２２とは反対側のＰ型低濃度拡散層２４表面にＬＯＣＯＳ酸化膜２０ｄが形成されている。
Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６はＬＯＣＯＳ酸化膜２０ｃ，２０ｄをマスクにして形成されたものである。
Ｎチャネル型ＬＤＭＯＳの形成領域を囲んで、Ｎ型ガードリング領域２２、Ｎ型ウエル領域４、Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６からなる保護ダイオードが形成されている。
図２はこの実施例の製造方法例を説明するための工程断面図である。ここでは、定格３０ＶのＬＤＭＯＳトランジスタに対して３５Ｖ保護ダイオードを搭載する場合の製造方法例を説明する。通常はＬＤＭＯＳトランジスタと共に周辺回路用のＣＭＯＳが同時に形成されるが、ここではＣＭＯＳ部分の製造工程は割愛する。図１及び図２を参照してこの製造方法例を説明する。
（１）Ｐ型半導体基板２の表面に例えば２５ｎｍ程度の熱酸化膜を形成し、写真製版工程を用いてＮウエル形成予定領域以外の領域をレジストで覆い、そのレジストをマスクにしてＮ型不純物であるリンを１５０ｋｅＶ程度のエネルギーで２.０〜４.０×１０12ａｔｏｍｓ／ｃｍ2程度の条件でイオン注入する。レジストを除去した後、Ｎウエル形成予定領域を覆うレジストを形成し、そのレジストをマスクにしてＰ型不純物であるボロンを３０ｋｅＶ程度のエネルギーで１.０×１０13ａｔｏｍｓ／ｃｍ2程度の条件でイオン注入する。レジストを除去した後、１１５０℃程度で熱処理を行ない、表面濃度４.０〜８.０×１０15ａｔｏｍｓ／ｃｍ3、深さ４〜６μｍ程度のＮ型ウエル領域４と、Ｐ型ウエル領域６を形成する。Ｎ型ウエル領域４の表面濃度と拡散深さはＬＤＭＯＳの耐圧によって最適化されるものである。Ｎ型ウエル領域４以外の領域であるＰ型ウエル領域６の表面濃度は混載される周辺Ｎｃｈトランジスタの特性で最適化される（図２（Ａ）参照。）。
（２）半導体基板２表面の酸化膜を除去し、再度２５ｎｍ程度の熱酸化膜を形成する。さらにＬＰ−ＣＶＤ（low pressure - chemical vapor deposition）法などでシリコン窒化膜を蒸着し、写真製版技術及びエッチング技術によりアクティブ領域上のみシリコン窒化膜を残すようにパターニングを行なう。そしてＣＭＯＳ領域の寄生ＭＯＳ動作防止用のチャネルストッパ注入を行なった後、約１０００℃で厚膜酸化膜を６００〜８００ｎｍ程度の膜厚に成長させ、ＬＯＣＯＳ酸化膜２０ａ，２０ｂ，２０ｃ，２０ｄを形成する。その後、シリコン窒化膜及び下層の熱酸化膜を除去する（図２（Ｂ）参照。）。
（３）熱酸化によりゲート酸化膜１６を２５ｎｍ程度の膜厚に形成し、続いてゲート電極１８となるポリシリコン膜をＣＶＤ法などで形成し、ポリシリコン膜にＮ型不純物であるリンを熱拡散により高濃度導入してＮ＋ポリシリコンとした後、写真製版技術及びエッチング技術により所望の形状にパターニングしてゲート電極１８を形成する（図２（Ｃ）参照。）。
（４）ＬＤＭＯＳトランジスタのチャネルとなるＰ型チャネル拡散層を形成するため、ゲート電極１８をマスクにしてＰ型不純物であるボロンをイオン注入し、熱拡散を行なう。イオン注入量と熱拡散量は、ＬＤＭＯＳトランジスタのしきい値電圧や耐圧によって最適化される。ここでは、約３.５×１０13ａｔｏｍｓ／ｃｍ2のイオンを注入し、約１１００℃で１２０分程度の熱拡散を行ない、Ｐ型チャネル拡散層８を形成した。そして同時に保護ダイオード部分にもＰ型低濃度拡散層２４を形成する。こちらはＬＯＣＯＳ酸化膜２０ｃ，２０ｄをマスクに自己整合的に形成される。Ｐ型低濃度拡散層２４はＮ型ウエル領域４の周縁部上に形成され、基板ピックアップ領域の二重拡散層のうちの濃度の薄い拡散層領域となる（図２（Ｄ）参照。）。
（５）周辺のＣＭＯＳトランジスタのソ−ス及びドレイン形成と同時にＮ型不純物であるヒ素をレジスト及びＬＯＣＯＳ酸化膜２０ａ，２０ｂ，２０ｃをマスクにして高濃度にイオン注入し、約９５０℃程度の熱処理を施し、Ｎ型ドレイン１０、Ｎ型ソース１２、Ｎ型ガードリング領域２２を形成する。Ｎ型ドレイン１０はＬＯＣＯＳ酸化膜２０ａ，２０ｂをマスクにして形成され、Ｎ型ソース１２はゲート電極１８に対して自己整合的に形成され、Ｎ型ガードリング領域２２はＬＯＣＯＳ酸化膜２０ｂ，２０ｃをマスクにして形成される（図２（Ｅ）参照。）。
（６）Ｐ型不純物であるＢＦ2をレジスト及びＬＯＣＯＳ酸化膜２０ｃ、２０ｄをマスクにして高濃度にイオン注入し、約９００℃程度の熱処理を施し、Ｐ型チャネル拡散層８にＰ型チャネル拡散層ピックアップ領域１４を形成し、Ｐ型低濃度拡散層２４にＰ型高濃度拡散層２６を形成する。Ｐ型低濃度拡散層２４はＬＯＣＯＳ酸化膜２０ｃ，２０ｄをマスクにして形成される（図１参照。）。
なお、この熱処理は、後工程で行なう絶縁層間膜となるＢＰＳＧ（boro-phospho silicon glass）膜のリフローと兼ねてもよい。
その後、図示していないが通常のＣＭＯＳプロセス技術を用いてＢＰＳＧ膜などの絶縁層間膜を形成し、続いて電気的接続用のホール形成、電気接続用配線、及びパッシベーション保護膜などを形成する。
図１に示した実施例では、Ｐ型ウエル領域６及び基板ピックアップ領域を構成するＰ型低濃度拡散層２４とＮ型ウエル領域４との接合点はＰ型低濃度拡散層２４（基板ピックアップ領域）の下に配置されているので、Ｎ型ウエル領域４のマスク位置合わせズレによる保護ダイオード耐圧ばらつきを低減でき、Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６からなる基板ピックアップ領域とＮ型ガードリング領域２２の間の距離で保護ダイオード耐圧を調整することができる。Ｎ型ガードリング領域２２、Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６はＬＯＣＯＳ酸化膜２０ｃをマスクにして形成されたものであるので、Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６とＮ型ガードリング領域２２の間の距離に関してマスク位置合わせズレは関係なく、所定の距離に形成することができ、耐圧が安定した保護ダイオードを実現できる。
図３は上記の製造方法で形成した保護ダイオードのブレークダウン電圧を示す図であり、縦軸は保護ダイオード耐圧（Ｖ）、横軸はＮ型ガードリング領域２２、Ｐ型高濃度拡散層２６間のＬＯＣＯＳ酸化膜２２ｃの寸法Ａ（μｍ（マイクロメートル）、図１を参照）を示す。
ＬＤＭＯＳトランジスタの耐圧は４６Ｖ程度であり、製品の定格が３０Ｖであるため保護ダイオードは、バラツキを含めて３０〜４６Ｖの範囲で、でき得る限り低い値に設定するのがよい。したがってこの実施例では、Ｎ型ガードリング領域２２、Ｐ型高濃度拡散層２６間のＬＯＣＯＳ酸化膜２２ｃの寸法Ａ（図１を参照。）を２.３μｍに設定するのがよい（破線位置参照。）。バラツキを含めて寸法Ａを２.３±０.２μｍで制御すれば、得られる保護ダイオードのブレークダウン電圧は３２〜３９Ｖとなる。したがって、製品の定格電圧である３０Ｖを保証しつつ、ＬＤＭＯＳの耐圧よりも低く設定できるため、ＬＤＭＯＳトランジスタのドレインに印加されたＥＳＤやノイズによる電荷を効率よく引き抜き、ＬＤＭＯＳトランジスタやそれに接続されている他の素子が破壊することを防止できる。
定格電圧やＬＤＭＯＳの耐圧が変更になれば寸法Ａを最適化することで、所望のブレークダウン電圧を有する保護ダイオードを特別な工程の追加なしに実現することができる。
また、上記の実施例では、厚膜酸化膜としてＬＯＣＯＳ酸化膜を用いており、ＬＯＣＯＳ酸化膜の形成工程は寸法制御に優れているので、保護ダイオード耐圧のバラツキを防止することができる。
さらに、ＬＤＭＯＳトランジスタは、ドレイン側のゲート電極１８の側面の下に、ＬＯＣＯＳ酸化膜２０ａを備えているので、ＬＤＭＯＳトランジスタのドレイン耐圧を向上させることができる。
さらに、基板ピックアップ領域は、Ｐ型半導体基板２よりもＰ型不純物濃度が高いＰ型低濃度拡散層２４と、Ｐ型低濃度拡散層２４よりもＰ型不純物濃度が高いＰ型高濃度拡散層２６の二重拡散層で形成されているので、電荷引き抜き時における接合破壊を防止することができる。例えば、上記の製造方法で形成したＰ型低濃度拡散層２４のシート抵抗値は３００〜７００Ω／□と低い値であり、不純物の深さも１.０〜１.５μｍと深い拡散層が得られ、その結果電荷引き抜き時の接合破壊も回避できる。
さらに、Ｐ型低濃度拡散層２４はＬＤＭＯＳトランジスタのＰ型チャネル拡散層８と同時に形成されたものであるので、製造工程を増やすことなく、Ｐ型低濃度拡散層２４を形成することができる。
さらに、この実施例では、保護ダイオードはＬＤＭＯＳトランジスタの形成領域の外周全体に形成されているので、特別大きな保護ダイオード形成領域を確保する必要がない。
ただし、本発明の半導体装置において、保護ダイオードはトランジスタの形成領域の外周全体に形成されている必要はない。
図４は、保護ダイオードの配置を変えた第１態様の実施例を示す平面図である。
例えば、基板ピックアップ領域を構成するＰ型低濃度拡散層２４及びＰ型高濃度拡散層２６を（Ａ）に示すようにＮ型ウエル領域４の四辺に対応させて配置してもよし、（Ｂ）に示すようにＮ型ウエル領域４の二辺に対応させて配置してもよい。また、Ｎ型ウエル領域４の一辺に対応して配置してもよい。このように、本発明の半導体装置において保護ダイオードを配置する位置は任意であり、トランジスタの周囲の一部に設けてもよい。
上記の実施例では、Ｎ型ドレイン１０とＮ型ガードリング領域２２は間隔をもって配置されている。
例えば図５に示すように、Ｎ型ドレイン１０とＮ型ガードリング領域２２（例えば図１参照。）をチャネル長方向に連続して形成したＮ型拡散層（Ｎ＋）２８を備えているようにしてもよい。
また、図６に示すように、Ｎ型ドレイン１０とＮ型ガードリング領域２２（例えば図１参照。）を連続して形成したＮ型拡散層（Ｎ＋）３０を備えているようにしてもよい。
このように、ＬＤＭＯＳトランジスタのＮ型ドレインと保護ダイオードのＮ型ガードリング領域を連続して形成すれば、ＬＤＭＯＳトランジスタ及び保護ダイオードの形成領域の面積、ひいてはチップ面積を小さくすることができ、製造コストを低減することができる。
また、上記の実施例では、厚膜酸化膜としてＬＯＣＯＳ酸化膜２０ａ，２０ｂ，２０ｃ，２０ｄを形成している。
例えば図７に示すように、ＬＯＣＯＳ酸化膜２０ａ，２０ｂ，２０ｃ，２０ｄ（例えば図１を参照。）に換えて、半導体基板２に埋め込まれずに形成され、かつ厚み方向の断面形状が略台形に形成されている厚膜酸化膜３２ａ，３２ｂ，３２ｃ，３２ｄを備えているようにしてもよい。厚膜酸化膜３２ａ，３２ｂ，３２ｃ，３２ｄは、半導体基板２上全面に例えば３００〜５００ｎｍ程度の酸化膜を形成した後、写真製版技術及びウエットエッチング技術によりパターニングすることで形成できる。
この実施例によれば、ＬＤＭＯＳトランジスタにおいて、酸化膜３２ａとしてＬＯＣＯＳ酸化膜を用いる場合に比べて、オン抵抗を小さくすることができる。
図８は、第１態様のさらに他の実施例を示す断面図である。図８ではＰチャネル型ＬＤＭＯＳトランジスタ及び保護ダイオードの形成領域のみを図示しており、図示しない領域にはＣＭＯＳなど、他の半導体素子が形成されている。図１と同じ機能を果たす部分には同じ符号を付す。図８を参照してこの実施例を説明する。
Ｐ型半導体基板（Ｐｓｕｂ）２に、Ｎ型ウエル領域（ＮＷ）４とＰ型ウエル領域（ＰＷ）６が形成されている。
Ｎ型ウエル領域４内にＮ型チャネル拡散層（Ｎｂｏｄｙ）３４とＰ型低濃度ドレイン（Ｐ−）３６が隣接して形成されている。Ｐ型低濃度ドレイン３６内にＰ型ドレイン（Ｐ＋）３８が形成されている。Ｎ型チャネル拡散層３４内に、Ｐ型ソース（Ｐ＋）４０と、Ｐ型ソース４０に対してＰ型ドレイン３８とは反対側の領域にＮ型チャネル拡散層ピックアップ領域（Ｎ＋）４２が形成されている。
Ｐ型ソース４０、Ｐ型ドレイン３８間の半導体基板２表面に、ゲート酸化膜１６を介してゲート電極１８が形成されている。ゲート電極１８は、ゲート酸化膜１６上から、Ｎ型チャネル拡散層３４とは間隔をもってＮ型チャネル拡散層３４、Ｐ型ドレイン３８間のＰ型低濃度ドレイン３６表面に形成されたＬＯＣＯＳ酸化膜２０ａ上に延伸して形成されている。ゲート電極１８のＰ型ドレイン３８側の側面はＬＯＣＯＳ酸化膜２０ａによってＰ型ドレイン３８とは間隔をもって配置されている。Ｎ型チャネル拡散層３４及びＰ型ソース４０はゲート電極１８のＰ型ソース４０側の側面に対して自己整合的に形成されたものである。
このＬＤＭＯＳトランジスタでは、Ｎ型チャネル拡散層３４のゲート電極１８直下の領域表面がチャネル領域になる。
ＬＤＭＯＳトランジスタの形成領域を囲んで、Ｎ型ウエル領域４内の周縁部近傍にＮ型ガードリング領域２２が枠状に形成されている。Ｎ型ガードリング領域２２、Ｐ型ドレイン３８間のＮ型ウエル領域４表面にＬＯＣＯＳ酸化膜２０ｂが形成されている。
Ｎ型ガードリング領域２２の形成領域を囲んで、Ｎ型ウエル領域４の周縁部上に、Ｎ型ウエル領域４及びＰ型ウエル６に接してＰ型低濃度拡散層（Ｐｂｏｄｙ）２４が枠状に形成されている。Ｐ型低濃度拡散層２２内にＰ型高濃度拡散層（Ｐ＋）が枠状に形成されている。
Ｎ型ガードリング領域２２、Ｐ型高濃度拡散層２６間のＮ型ウエル領域４表面及びＰ型低濃度拡散層２４表面にＬＯＣＯＳ酸化膜２０ｃが形成されている。Ｐ型ウエル領域６表面、及びＰ型高濃度拡散層２６に対してＮ型ガードリング領域２２とは反対側のＰ型低濃度拡散層２４表面にＬＯＣＯＳ酸化膜２０ｄが形成されている。
Ｐチャネル型ＬＤＭＯＳの形成領域を囲んで、Ｎ型ガードリング領域２２、Ｎ型ウエル領域４、Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６からなる保護ダイオードが形成されている。
図９はこの実施例の製造方法例を説明するための工程断面図である。ここでは、定格５０ＶのＬＤＭＯＳトランジスタに対して５８Ｖ保護ダイオードを搭載する場合の製造方法例を説明する。通常はＬＤＭＯＳトランジスタと共に周辺回路用のＣＭＯＳが同時に形成されるが、ここではＣＭＯＳ部分の製造工程は割愛する。図８及び図９を参照してこの製造方法例を説明する。
（１）Ｐ型半導体基板２の表面に例えば２５ｎｍ程度の熱酸化膜を形成し、写真製版工程を用いてＮウエル形成予定領域以外の領域をレジストで覆い、そのレジストをマスクにしてＮ型不純物であるリンを１５０ｋｅＶ程度のエネルギーで２.０〜４.０×１０12ａｔｏｍｓ／ｃｍ2程度の条件でイオン注入する。レジストを除去した後、Ｎウエル形成予定領域を覆うレジストを形成し、そのレジストをマスクにしてＰ型不純物であるボロンを３０ｋｅＶ程度のエネルギーで１.０×１０13ａｔｏｍｓ／ｃｍ2程度の条件でイオン注入する。レジストを除去した後、約１１８０℃程度で熱処理を行ない、表面濃度が約３.０〜７.０×１０15ａｔｏｍｓ／ｃｍ3、深さ９〜１３μｍ程度のＮ型ウエル領域４と、Ｐ型ウエル領域６を形成する。Ｎ型ウエル領域４の表面濃度と拡散深さはＬＤＭＯＳの耐圧によって最適化されるものである。Ｎ型ウエル領域４以外の領域であるＰ型ウエル領域６の表面濃度は混載される周辺Ｎｃｈトランジスタの特性で最適化される。半導体基板２表面の酸化膜を除去し、再度２５ｎｍ程度の熱酸化膜を形成する。ＬＤＭＯＳトランジスタの形成領域にボロンを３０ｋｅＶ程度のエネルギーで４.０〜６.０×１０12ａｔｏｍｓ／ｃｍ2程度の条件注入し、約１１００℃程度の熱処理を行ない、Ｐ型低濃度ドレイン３６を形成する（図９（Ａ）参照。）。
（２）ＬＰ−ＣＶＤ法などでシリコン窒化膜を蒸着し、写真製版技術及びエッチング技術によりアクティブ領域上のみシリコン窒化膜を残すようにパターニングを行なう。そしてＣＭＯＳ領域の寄生ＭＯＳ動作防止用のチャネルストッパ注入を行なった後、約１０００℃で厚膜酸化膜を６００〜８００ｎｍ程度成長させ、ＬＯＣＯＳ酸化膜２０ａ，２０ｂ，２０ｃ，２０ｄを形成する。その後、シリコン窒化膜及び下層の熱酸化膜を除去する（図９（Ｂ）参照。）。
（３）ＬＯＣＯＳ酸化膜形成に用いたシリコン窒化膜及び下層の熱酸化膜を除去し、再度熱酸化によりゲート酸化膜１６を４０ｎｍ程度の膜厚に形成し、続いてゲート電極１８となるポリシリコン膜をＣＶＤ法などで形成し、写真製版技術及びエッチング技術によりポリシリコン膜を所望の形状にパターニングしてゲート電極１８を形成する（図９（Ｃ）参照。）。
（４）ＬＤＭＯＳトランジスタのチャネルとなるＮ型チャネル拡散層を形成するため、ゲート電極１８をマスクにしてＮ型不純物であるリンをイオン注入する。ここでは、約３.５×１０13ａｔｏｍｓ／ｃｍ2のリンイオンを注入した。次に、保護ダイオード形成領域にＬＯＣＯＳ酸化膜２０ｃ，２０ｄをマスクにしてボロンを約１×１０13ａｔｏｍｓ／ｃｍ2程度の条件でイオン注入する。その後、約１１００℃で１２０分程度の熱拡散を行なって、Ｎ型ウエル領域４にＮ型チャネル拡散層３４を形成し、保護ダイオード形成領域であるＮ型ウエル領域４の周縁部上にＰ型低濃度拡散層２４形成する。イオン注入量と熱拡散量は、ＬＤＭＯＳトランジスタのしきい値電圧や耐圧によって最適化される（図９（Ｄ）参照。）。
（５）周辺のＣＭＯＳトランジスタのソ−ス及びドレイン形成と同時にＮ型不純物であるヒ素をレジスト及びＬＯＣＯＳ酸化膜２０ｂ，２０ｃをマスクにして高濃度にイオン注入し、約９５０℃程度の熱処理を施し、Ｎ型チャネル拡散層ピックアップ領域４２Ｎ及びＮ型ガードリング領域２２を形成する。Ｎ型ガードリング領域２２はＬＯＣＯＳ酸化膜２０ｂ，２０ｃをマスクにして形成される（図９（Ｅ）参照。）。
（６）Ｐ型不純物であるＢＦ2をレジスト、ゲート電極１８及びＬＯＣＯＳ酸化膜２０ａ，２０ｂ，２０ｃ，２０ｄをマスクにして高濃度にイオン注入し、約９００℃程度の熱処理を施し、Ｎ型チャネル拡散層３４にＰ型ソースをゲート電極１８に対して自己整合的に形成し、Ｐ型低濃度ドレイン３６にＬＯＣＯＳ酸化膜２０ａ，２０ｂをマスクにしてＰ型ドレイン３８を形成し、Ｐ型低濃度拡散層２４にＬＯＣＯＳ酸化膜２０ｃ，２０ｄをマスクにしてＰ型高濃度拡散層２６を形成する（図８参照。）。
なお、この熱処理は、後工程で行なう絶縁層間膜となるＢＰＳＧ膜のリフローと兼ねてもよい。
その後、図示していないが通常のＣＭＯＳプロセス技術を用いてＢＰＳＧ膜などの絶縁層間膜を形成し、続いて電気的接続用のホール形成、電気接続用配線、及びパッシベーション保護膜などを形成する。
図８に示した実施例でも、Ｐ型低濃度拡散層２４がトランジスタを構成する拡散層と同時に形成される効果を除いて、図１に示した実施例と同様の効果を得ることができる。
また、Ｐ型低濃度拡散層２４とＰ−ドレイン３６を同時に形成するようにすれば、製造工程を増やすことなく、Ｐ型低濃度拡散層２４を形成することができる。
図１０は、第１態様のさらに他の実施例を示す断面図である。図１０ではＰチャネル型ＬＯＣＯＳオフセットトランジスタ及び保護ダイオードの形成領域のみを図示しており、図示しない領域にはＮチャネル型ＬＯＣＯＳオフセットトランジスタなど、他の半導体素子が形成されている。図１と同じ機能を果たす部分には同じ符号を付す。図１０を参照してこの実施例を説明する。
Ｐ型半導体基板（Ｐｓｕｂ）２に、Ｎ型ウエル領域（ＮＷ）４とＰ型ウエル領域（ＰＷ）６が形成されている。
Ｎ型ウエル領域４内に２つのＰ型低濃度拡散層（Ｐ−）４４，４４が間隔をもって形成されている。両Ｐ型低濃度ドレイン４４内にＰ型高濃度拡散層（Ｐ＋）４６が形成されている。Ｐ型低濃度拡散層４４及びＰ型高濃度拡散層４６はソース及びドレインを構成する。
Ｐ型高濃度拡散層４６，４６間のＰ型低濃度拡散層４４表面にＬＯＣＯＳ酸化膜２０ａが形成されている。Ｐ型高濃度拡散層４６，４６間のＰ型低濃度拡散層４４表面及びＮ型ウエル領域４表面に、ゲート酸化膜１６を介してゲート電極１８が形成されている。ゲート電極１８は、ゲート酸化膜１６上からＬＯＣＯＳ酸化膜２０ａ上に延伸して形成されている。ゲート電極１８の側面はＬＯＣＯＳ酸化膜２０ａによってＰ型高濃度拡散層４６とは間隔をもって配置されている。
ＬＯＣＯＳオフセットトランジスタの形成領域を囲んで、Ｎ型ウエル領域４内の周縁部近傍にＮ型ガードリング領域２２が枠状に形成されている。Ｎ型ガードリング領域２２、Ｐ型ドレイン３８間のＮ型ウエル領域４表面にＬＯＣＯＳ酸化膜２０ｂが形成されている。
Ｎ型ガードリング領域２２の形成領域を囲んで、Ｎ型ウエル領域４の周縁部上に、Ｎ型ウエル領域４及びＰ型ウエル６に接してＰ型低濃度拡散層（Ｐｂｏｄｙ）２４が枠状に形成されている。Ｐ型低濃度拡散層２２内にＰ型高濃度拡散層（Ｐ＋）が枠状に形成されている。
Ｎ型ガードリング領域２２、Ｐ型高濃度拡散層２６間のＮ型ウエル領域４表面及びＰ型低濃度拡散層２４表面にＬＯＣＯＳ酸化膜２０ｃが形成されている。Ｐ型ウエル領域６表面、及びＰ型高濃度拡散層２６に対してＮ型ガードリング領域２２とは反対側のＰ型低濃度拡散層２４表面にＬＯＣＯＳ酸化膜２０ｄが形成されている。
Ｐチャネル型ＬＤＭＯＳの形成領域を囲んで、Ｎ型ガードリング領域２２、Ｎ型ウエル領域４、Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６からなる保護ダイオードが形成されている。
図１１はこの実施例の製造方法例を説明するための工程断面図である。ここでは、定格３０ＶのＰチャネル型ＬＯＣＯＳオフセットトランジスタに対して３５Ｖ保護ダイオードを搭載する場合の製造方法例を説明する。通常はＰチャネル型ＬＯＣＯＳオフセットトランジスタと共にＮチャネル型ＬＯＣＯＳオフセットトランジスタが同時に形成されるが、ここではＮチャネル型ＬＯＣＯＳオフセットトランジスタ部分の製造工程は割愛する。図１０及び図１１を参照してこの製造方法例を説明する。
（１）Ｐ型半導体基板２の表面に例えば２５ｎｍ程度の熱酸化膜を形成し、写真製版工程を用いてＮウエル形成予定領域以外の領域をレジストで覆い、そのレジストをマスクにしてＮ型不純物であるリンを１５０ｋｅＶ程度のエネルギーで５.０〜８.０×１０12ａｔｏｍｓ／ｃｍ2程度の条件でイオン注入する。レジストを除去した後、Ｎウエル形成予定領域を覆うレジストを形成し、そのレジストをマスクにしてＰ型不純物であるボロンを３０ｋｅＶ程度のエネルギーで２.０〜５.０×１０12ａｔｏｍｓ／ｃｍ2程度の条件でイオン注入する。レジストを除去した後、約１１５０℃程度で熱処理を行ない、表面濃度が約５.０〜１０×１０15ａｔｏｍｓ／ｃｍ3、深さ６〜８μｍ程度のＮ型ウエル領域４と、Ｐ型ウエル領域６を形成する。Ｎ型ウエル領域４の表面濃度と拡散深さはＬＯＣＯＳオフセットトランジスタの耐圧によって最適化されるものである。Ｎ型ウエル領域４以外の領域であるＰ型ウエル領域６の表面濃度は混載される周辺Ｎｃｈトランジスタの特性で最適化される。半導体基板２表面の酸化膜を除去し、再度２５ｎｍ程度の熱酸化膜を形成する。ＬＯＣＯＳオフセットトランジスタのソース及びドレイン形成領域にボロンを３０ｋｅＶ程度のエネルギーで１.０〜３.０×１０13ａｔｏｍｓ／ｃｍ2程度の条件注入し、約１１００℃程度の熱処理を行ない、Ｐ型低濃度拡散層４４，４４を形成する（図１１（Ａ）参照。）。
（２）ＬＰ−ＣＶＤ法などでシリコン窒化膜を蒸着し、写真製版技術及びエッチング技術によりアクティブ領域上のみシリコン窒化膜を残すようにパターニングを行なう。そしてＣＭＯＳ領域の寄生ＭＯＳ動作防止用のチャネルストッパ注入を行なった後、約１０００℃で厚膜酸化膜を６００〜８００ｎｍ程度成長させ、ＬＯＣＯＳ酸化膜２０ａ，２０ｂ，２０ｃ，２０ｄを形成する。その後、シリコン窒化膜及び下層の熱酸化膜を除去する（図１１（Ｂ）参照。）。
（３）ＬＯＣＯＳ酸化膜形成に用いたシリコン窒化膜及び下層の熱酸化膜を除去し、再度熱酸化によりゲート酸化膜１６を８０ｎｍ程度の膜厚に形成する。保護ダイオード形成領域にＬＯＣＯＳ酸化膜２０ｃ，２０ｄをマスクにしてボロンを約１×１０13ａｔｏｍｓ／ｃｍ2程度の条件でイオン注入する。その後、約１０００℃での熱拡散を行なって、保護ダイオード形成領域であるＮ型ウエル領域４の周縁部上にＰ型低濃度拡散層２４形成する（図１１（Ｃ）参照。）。
（４）ゲート電極１８となるポリシリコン膜をＣＶＤ法などで形成し、写真製版技術及びエッチング技術によりポリシリコン膜を所望の形状にパターニングしてゲート電極１８を形成する（図１１（Ｄ）参照。）。
（５）Ｎ型不純物であるヒ素をレジスト及びＬＯＣＯＳ酸化膜２０ｂ，２０ｃをマスクにして高濃度にイオン注入し、約９５０℃程度の熱処理を施し、Ｎ型ガードリング領域２２を形成する（図１１（Ｅ）参照。）。
（６）Ｐ型不純物であるＢＦ2をレジスト、ゲート電極１８及びＬＯＣＯＳ酸化膜２０ａ，２０ｂ，２０ｃ，２０ｄをマスクにして高濃度にイオン注入し、約９００℃程度の熱処理を施し、Ｐ型低濃度拡散層４４にＬＯＣＯＳ酸化膜２０ａ，２０ｂをマスクにしてＰ型高濃度拡散層４６を形成し、Ｐ型低濃度拡散層２４にＬＯＣＯＳ酸化膜２０ｃ，２０ｄをマスクにしてＰ型高濃度拡散層２６を形成する（図１０参照。）。
なお、この熱処理は、後工程で行なう絶縁層間膜となるＢＰＳＧ膜のリフローと兼ねてもよい。
その後、図示していないが通常のＣＭＯＳプロセス技術を用いてＢＰＳＧ膜などの絶縁層間膜を形成し、続いて電気的接続用のホール形成、電気接続用配線、及びパッシベーション保護膜などを形成する。
図１０に示した実施例でも、Ｐ型低濃度拡散層２４がトランジスタを構成する拡散層と同時に形成される効果を除いて、図１に示した実施例と同様の効果を得ることができる。
上記の実施例では、トランジスタとして、Ｎチャネル型ＬＤＭＯＳトランジスタを備えたもの（例えば図１参照。）、Ｐチャネル型ＬＤＭＯＳトランジスタを備えたもの（図８参照。）、Ｐチャネル型ＬＯＣＯＳオフセットトランジスタを備えたもの（図１０参照。）を説明したが、トランジスタはこれらに限定されるものではない。
例えば、トランジスタは、図１２（Ａ）に示すようにマスクＬＤＤ（lightly doped drain）構造のものであってもよいし、図１２（Ｂ）に示すように片側ＬＯＣＯＳオフセット型であってもよいし、図１２（Ｃ）に示すようには片側マスクＬＤＤ構造のものなど、様々なトランジスタに本発明を適用できる。また、同一半導体基板にタイプの異なるトランジスタが混載されていてもよい。
また、ガードリング領域は、厚膜酸化膜をマスクにして自己整合的に形成された、ウエル領域よりも第２導電型不純物濃度が高い低濃度拡散層と、低濃度拡散層よりも第２導電型不純物濃度が高い高濃度拡散層の二重拡散層で形成されているようにしてもよい。
図１３は、第１態様のさらに他の実施例を示す断面図である。図１３ではＮチャネル型ＬＤＭＯＳトランジスタ及び保護ダイオードの形成領域のみを図示しており、図示しない領域にはＣＭＯＳなど、他の半導体素子が形成されている。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例が図１を参照して説明した実施例と異なる点は、ガードリング領域がＮ型ガードリング領域２２とＮ型ガードリング領域２２を覆って形成されたＮ型低濃度拡散層（Ｎｂｏｄｙ）４８によって構成されている点である。Ｎ型低濃度拡散層４８はＬＯＣＯＳ酸化膜２０ｂ，２０ｃに対して自己整合的に形成されたものである。Ｎ型低濃度拡散層４８のＮ型不純物濃度はＮ型ウエル領域４よりも高く、Ｎ型ガードリング領域２２よりも低い。
図１４は、第１態様のさらに他の実施例を示す断面図である。図１４ではＰチャネル型ＬＤＭＯＳトランジスタ及び保護ダイオードの形成領域のみを図示しており、図示しない領域にはＣＭＯＳなど、他の半導体素子が形成されている。図１及び図８と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例が図８を参照して説明した実施例と異なる点は、ガードリング領域がＮ型ガードリング領域２２とＮ型ガードリング領域２２を覆って形成されたＮ型低濃度拡散層（Ｎｂｏｄｙ）４８によって構成されている点である。Ｎ型低濃度拡散層４８はＬＯＣＯＳ酸化膜２０ｂ，２０ｃに対して自己整合的に、Ｎ型チャネル拡散層３４と同時に形成されたものである。Ｎ型低濃度拡散層４８のＮ型不純物濃度はＮ型ウエル領域４よりも高く、Ｎ型ガードリング領域２２よりも低い。
Ｎ型低濃度拡散層４８がＮ型チャネル拡散層３４と同時に形成されたものであるようにすれば、製造工程を増加させることなくＮ型低濃度拡散層４８を形成することができる。ただし、Ｎ型低濃度拡散層４８はＮ型チャネル拡散層３４と同時に形成されたものに限定されるものではない。
図１３及び図１４に示した両実施例では、Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６からなる基板ピックアップ領域とＮ型ガードリング領域２２及びＮ型低濃度拡散層４８からなるガードリング領域の間の距離で保護ダイオード耐圧を調整することができる。Ｎ型ガードリング領域２２、Ｎ型低濃度拡散層４８、Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６はＬＯＣＯＳ酸化膜２０ｃをマスクにして形成されたものであるので、Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６とＮ型ガードリング領域２２及びＮ型低濃度拡散層４８の間の距離に関してマスク位置合わせズレは関係なく、所定の距離に形成することができ、耐圧が安定した保護ダイオードを実現できる。
ガードリング領域がＮ型ガードリング領域２２とガードリング領域２２を覆って形成されたＮ型低濃度拡散層４８によって構成されている構造は、図４から図８、図１０、図１２を参照して説明した各実施例に同様に適用することができるのは言うまでもない。
また、上記の第１態様の実施例では、基板ピックアップ領域はＰ型低濃度拡散層２４及びＰ型高濃度拡散層２６からなる二重拡散構造を備えているが、本発明はこれに限定されるものではなく、基板ピックアップ領域は単層の拡散層で形成されていてもよい。
図１５は第２態様の一実施例を示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。図１５ではＮチャネル型ＬＤＭＯＳトランジスタ及び保護ダイオードの形成領域のみを図示しており、図示しない領域にはＣＭＯＳなど、他の半導体素子が形成されている。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
Ｐ型半導体基板（Ｐｓｕｂ）２にＮ型ウエル領域（ＮＷ）４とＰ型ウエル領域（ＰＷ）６が形成されている。
Ｎ型ウエル領域４内にＰ型チャネル拡散層（Ｐｂｏｄｙ）８とＮ型ドレイン（Ｎ＋）１０が間隔をもって形成されている。Ｐ型チャネル拡散層８内に、Ｎ型ソース（Ｎ＋）１２とＰ型チャネル拡散層ピックアップ領域（Ｐ＋）１４が形成されている。
Ｎ型ソース１２、Ｎ型ドレイン１０間の半導体基板２表面に、ゲート酸化膜１６を介してゲート電極１８が形成されている。ゲート電極１８はＬＯＣＯＳ酸化膜２０ａ上に延伸して形成されている。
ＬＤＭＯＳトランジスタの形成領域を囲んで、Ｎ型ウエル領域４の周縁部上に、Ｎ型ウエル領域４及びＰ型ウエル６に接してＮ型低濃度拡散層（Ｎｂｏｄｙ）４８が形成されている。Ｎ型低濃度拡散層４８はＮ型ウエル領域４よりもＮ型不純物濃度が高い。Ｎ型低濃度拡散層４８内にＮ型ガードリング領域（高濃度拡散層、Ｎ＋）２２が枠状に形成されている。Ｎ型低濃度拡散層４８及びＮ型ガードリング領域２２は本発明の第２態様のガードリング領域を構成する。
Ｎ型ガードリング領域２２、Ｎ型ドレイン１０間のＮ型ウエル領域４表面にＬＯＣＯＳ酸化膜２０ｂが形成されている。Ｎ型低濃度拡散層４８及びＮ型ガードリング領域２２はＬＯＣＯＳ酸化膜２０ｂ，２０ｃをマスクにして形成されたものである。
Ｎ型低濃度拡散層４８の形成領域を囲んで、Ｎ型ウエル領域４の外周部に、基板ピックアップ領域を構成するＰ型高濃度拡散層（Ｐ＋）２６が枠状に形成されている。Ｐ型高濃度拡散層２６はＰ型ウエル領域６よりもＰ型不純物濃度が高い。
Ｎ型ガードリング領域２２、Ｐ型高濃度拡散層２６間のＮ型低濃度拡散層４８表面及びＰ型ウエル領域６表面にＬＯＣＯＳ酸化膜２０ｃが形成されている。Ｐ型ウエル領域６表面にＬＯＣＯＳ酸化膜２０ｄが形成されている。
Ｐ型高濃度拡散層２６はＬＯＣＯＳ酸化膜２０ｃ，２０ｄをマスクにして形成されたものである。
Ｎチャネル型ＬＤＭＯＳの形成領域を囲んで、Ｎ型ガードリング領域２２、Ｎ型低濃度拡散層４８、Ｐ型ウエル領域６及びＰ型高濃度拡散層２６からなる保護ダイオードが形成されている。
この実施例は、図２を参照して説明した製造方法例において、Ｎ型ウエル領域４の形成領域を変更し、さらにＮ型低濃度拡散層４８の形成工程を追加することにより、同様に形成することができる。
この実施例では、Ｎ型ウエル領域４とＰ型ウエル領域６との接合点はＮ型低濃度拡散層４８（ガードリング領域）の下に配置されているので、Ｎ型ウエル領域４のマスク位置合わせズレによる保護ダイオード耐圧ばらつきを低減でき、Ｎ型低濃度拡散層４８及びＮ型ガードリング領域２２からなるガードリング領域とＰ型高濃度拡散層２６からなる基板ピックアップ領域の間の距離で保護ダイオード耐圧を調整することができる。Ｎ型ガードリング領域２２、Ｎ型低濃度拡散層４８及びＰ型高濃度拡散層２６はＬＯＣＯＳ酸化膜２０ｃ（寸法Ａ）をマスクにして形成されたものであるので、Ｐ型高濃度拡散層２６とＮ型ガードリング領域２２及びＮ型低濃度拡散層４８の間の距離に関してマスク位置合わせズレは関係なく、所定の距離に形成することができ、耐圧が安定した保護ダイオードを実現できる。
図１６は、第２態様の他の実施例を示す断面図である。図１６ではＰチャネル型ＬＤＭＯＳトランジスタ及び保護ダイオードの形成領域のみを図示しており、図示しない領域にはＣＭＯＳなど、他の半導体素子が形成されている。図１及び図１５と同じ機能を果たす部分には同じ符号を付す。
Ｐ型半導体基板（Ｐｓｕｂ）２に、Ｎ型ウエル領域（ＮＷ）４とＰ型ウエル領域（ＰＷ）６が形成されている。
Ｎ型ウエル領域４内にＮ型チャネル拡散層（Ｎｂｏｄｙ）３４とＰ型低濃度ドレイン（Ｐ−）３６が隣接して形成されている。Ｐ型低濃度ドレイン３６内にＰ型ドレイン（Ｐ＋）３８が形成されている。Ｎ型チャネル拡散層３４内に、Ｐ型ソース（Ｐ＋）４０とＮ型チャネル拡散層ピックアップ領域（Ｎ＋）４２が形成されている。
Ｐ型ソース４０、Ｐ型ドレイン３８間の半導体基板２表面に、ゲート酸化膜１６を介してゲート電極１８が形成されている。ゲート電極１８はＬＯＣＯＳ酸化膜２０ａ上に延伸して形成されている。
ＬＤＭＯＳトランジスタの形成領域を囲んで、Ｎ型ウエル領域４の周縁部上に、Ｎ型ウエル領域４及びＰ型ウエル６に接してＮ型低濃度拡散層（Ｎｂｏｄｙ）４８が形成されている。Ｎ型低濃度拡散層４８内にＮ型ガードリング領域（Ｎ＋）２２が枠状に形成されている。Ｎ型低濃度拡散層４８はＮ型チャネル拡散層３４と同時に形成されたものである。
Ｎ型ガードリング領域２２、Ｎ型ドレイン１０間のＮ型ウエル領域４表面にＬＯＣＯＳ酸化膜２０ｂが形成されている。
Ｎ型低濃度拡散層４８の形成領域を囲んで、Ｎ型ウエル領域４の外周部に、基板ピックアップ領域を構成するＰ型高濃度拡散層（Ｐ＋）２６が枠状に形成されている。
Ｎ型ガードリング領域２２、Ｐ型高濃度拡散層２６間のＮ型低濃度拡散層４８表面及びＰ型ウエル領域６表面にＬＯＣＯＳ酸化膜２０ｃが形成されている。Ｐ型ウエル領域６表面にＬＯＣＯＳ酸化膜２０ｄが形成されている。
Ｐチャネル型ＬＤＭＯＳの形成領域を囲んで、Ｎ型ガードリング領域２２、Ｎ型低濃度拡散層４８、Ｐ型ウエル領域６及びＰ型高濃度拡散層２６からなる保護ダイオードが形成されている。
この実施例は、図９を参照して説明した製造方法例において、Ｎ型ウエル領域４の形成領域を変更し、さらにＮ型チャネル拡散層３４の形成時にＮ型低濃度拡散層４８を形成することにより、同様に形成することができる。
この実施例でも、図１５に示した実施例と同様の効果を得ることができる。
さらに、Ｎ型低濃度拡散層４８はＮ型チャネル拡散層３４と同時に形成されたものであるので、製造工程を増加させることなく、Ｎ型低濃度拡散層４８を形成することができる。ただし、Ｎ型低濃度拡散層４８はＮ型チャネル拡散層３４と同時に形成されたものに限定されるものではない。
また、ガードリング領域は、厚膜酸化膜をマスクにして自己整合的に形成された、ウエル領域よりも第２導電型不純物濃度が高い低濃度拡散層と、低濃度拡散層よりも第２導電型不純物濃度が高い高濃度拡散層の二重拡散層で形成されているようにしてもよい。
図１７は、第２態様のさらに他の実施例を示す断面図である。図１７ではＮチャネル型ＬＤＭＯＳトランジスタ及び保護ダイオードの形成領域のみを図示しており、図示しない領域にはＣＭＯＳなど、他の半導体素子が形成されている。図１及び図１５と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例が図１５を参照して説明した実施例と異なる点は、基板ピックアップ領域がＰ型高濃度拡散層２６とＰ型高濃度拡散層２６を覆って形成されたＰ型低濃度拡散層（Ｐｂｏｄｙ）２４によって構成されている点である。Ｐ型低濃度拡散層２４はＬＯＣＯＳ酸化膜２０ｃ，２０ｄに対して自己整合的に形成されたものである。Ｐ型低濃度拡散層２４のＰ型不純物濃度はＰ型ウエル領域６よりも高く、Ｐ型高濃度拡散層２６よりも低い。
Ｐ型低濃度拡散層２４がＰ型チャネル拡散層８と同時に形成されたものであるようにすれば、製造工程を増加させることなくＰ型低濃度拡散層２４を形成することができる。ただし、Ｐ型低濃度拡散層２４はＰ型チャネル拡散層８と同時に形成されたものに限定されるものではない。
図１８は、第２態様のさらに他の実施例を示す断面図である。図１８ではＰチャネル型ＬＤＭＯＳトランジスタ及び保護ダイオードの形成領域のみを図示しており、図示しない領域にはＣＭＯＳなど、他の半導体素子が形成されている。図１、図８及び図１６と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
この実施例が図１６を参照して説明した実施例と異なる点は、基板ピックアップ領域がＰ型高濃度拡散層２６とＰ型高濃度拡散層２６を覆って形成されたＰ型低濃度拡散層（Ｐｂｏｄｙ）２４によって構成されている点である。Ｐ型低濃度拡散層２４はＬＯＣＯＳ酸化膜２０ｃ，２０ｄに対して自己整合的に形成されたものである。Ｐ型低濃度拡散層２４のＰ型不純物濃度はＰ型ウエル領域６よりも高く、Ｐ型高濃度拡散層２６よりも低い。
図１７及び図１８に示した両実施例では、Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６からなる基板ピックアップ領域とＮ型ガードリング領域２２及びＮ型低濃度拡散層４８からなるガードリング領域の間の距離で保護ダイオード耐圧を調整することができる。Ｎ型ガードリング領域２２、Ｎ型低濃度拡散層４８、Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６はＬＯＣＯＳ酸化膜２０ｃをマスクにして形成されたものであるので、Ｐ型低濃度拡散層２４及びＰ型高濃度拡散層２６とＮ型ガードリング領域２２及びＮ型低濃度拡散層４８の間の距離に関してマスク位置合わせズレは関係なく、所定の距離に形成することができ、耐圧が安定した保護ダイオードを実現できる。
ガードリング領域がＮ型ガードリング領域２２とガードリング領域２２を覆って形成されたＮ型低濃度拡散層４８によって構成されている構造は、図４から図８、図１０、図１２を参照して説明した各実施例に同様に適用することができるのは言うまでもない。
また、上記の第１態様の実施例では、基板ピックアップ領域はＰ型低濃度拡散層２４及びＰ型高濃度拡散層２６からなる二重拡散構造を備えているが、本発明はこれに限定されるものではなく、基板ピックアップ領域は単層の拡散層で形成されていてもよい。
図１５から図１８に示した第２態様の各実施例では、保護ダイオードはＬＤＭＯＳトランジスタの形成領域の外周全体に形成されているので、特別大きな保護ダイオード形成領域を確保する必要がない。
ただし、本発明の半導体装置において、保護ダイオードはトランジスタの形成領域の外周全体に形成されている必要はなく、図４に示した第１態様の実施例と同様に、基板ピックアップ領域を構成するＰ型高濃度拡散層２６をＮ型ウエル領域４の四辺に対応させて配置してもよし、Ｎ型ウエル領域４の二辺に対応させて配置してもよい。また、Ｎ型ウエル領域４の一辺に対応して配置してもよい。このように、本発明の半導体装置において保護ダイオードを配置する位置は任意であり、トランジスタの周囲の一部に設けてもよい。
また、図１５及び図１７に示した両実施例では、Ｎ型ドレイン１０とＮ型ガードリング領域２２は間隔をもって配置されているが、図５及び図６に示した第１態様の実施例と同様に、Ｎ型ドレイン１０とＮ型ガードリング領域２２をチャネル長方向に連続して形成してもよい。これにより、ＬＤＭＯＳトランジスタ及び保護ダイオードの形成領域の面積、ひいてはチップ面積を小さくすることができ、製造コストを低減することができる。
図１５から図１８に示した第２態様の各実施例では、トランジスタとしてＬＤＭＯＳトランジスタを備えているが、第２態様はこれに限定されるものではなく、例えば図１０及び図１２に示した第１態様の実施例におけるトランジスタなど、ＬＤＭＯＳトランジスタ以外のトランジスタであってもよい。
また、図７に示した第１態様の実施例と同様に、ＬＯＣＯＳ酸化膜２０ａ，２０ｂ，２０ｃ，２０ｄに換えて、半導体基板２に埋め込まれずに形成され、かつ厚み方向の断面形状が略台形に形成されている厚膜酸化膜を備えているようにしてもよい。
また、上記の第２態様の実施例では、ガードリング領域はＮ型低濃度拡散層４８及びＮ型ガードリング領域２２からなる二重拡散構造を備えているが、本発明はこれに限定されるものではなく、ガードリング領域は単層の拡散層で形成されていてもよい。
図１９は本発明を構成するトランジスタ及び保護ダイオードが適用された定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源５１からの電源を負荷５３に安定して供給すべく、定電圧発生回路５５が設けられている。定電圧発生回路５５は、直流電源５１が接続される入力端子（Ｖbat、電源端子）５７、基準電圧発生回路（Ｖref）５９、演算増幅器６１、出力ドライバーを構成するＰチャネルＭＯＳトランジスタ６３、分割抵抗素子Ｒ１，Ｒ２及び出力端子（Ｖout）６５を備えている。ＰチャネルＭＯＳトランジスタ６３に保護ダイオード６４が接続されている。ＰチャネルＭＯＳトランジスタ６３及び保護ダイオード６４は本発明を構成するトランジスタ及び保護ダイオードが適用される。
定電圧発生回路５５の演算増幅器６１では、出力端子がＰＭＯＳ６３のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路５９から基準電圧Ｖrefが印加され、非反転入力端子（＋）に出力電圧Ｖoutを抵抗素子Ｒ１とＲ２で分割した電圧が印加され、抵抗素子Ｒ１，Ｒ２の分割電圧が基準電圧Ｖrefに等しくなるように制御される。
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、例えば形状、材料、配置、寸法などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、Ｎ型半導体基板を用い、上記の実施例とは反対導電型の構成により形成することもできる。
第１態様の一実施例を示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。 同実施例の製造方法例を説明するための工程断面図である。 同実施例の保護ダイオードのブレークダウン電圧を示す図である。 第１態様の他の実施例を示す断面図である。 第１態様のさらに他の実施例を示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。 第１態様のさらに他の実施例を示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。 第１態様のさらに他の実施例を示す断面図である。 第１態様のさらに他の実施例を示す断面図である。 同実施例の製造方法例を説明するための工程断面図である。 第１態様のさらに他の実施例を示す断面図である。 同実施例の製造方法例を説明するための工程断面図である。 第１態様のさらに他の実施例を示す断面図である。 第１態様のさらに他の実施例を示す断面図である。 第１態様のさらに他の実施例を示す断面図である。 第２態様の一実施例を示す図であり、（Ａ）は断面図、（Ｂ）は平面図である。 第２態様の他の実施例を示す断面図である。 第２態様のさらに他の実施例を示す断面図である。 第２態様のさらに他の実施例を示す断面図である。 本発明を構成するトランジスタ及び保護ダイオードが適用された定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。 従来の保護ダイオードの断面図である。
符号の説明
２ Ｐ型半導体基板
４ Ｎ型ウエル領域
６ Ｐ型ウエル領域
８ Ｐ型チャネル拡散層
１０ Ｎ型ドレイン
１２ Ｎ型ソース
１４ Ｐ型チャネル拡散層ピックアップ領域
１６ ゲート酸化膜
１８ ゲート電極
２０ａ，２０ｂ，２０ｃ，２０ｄ ＬＯＣＯＳ酸化膜
２２ Ｎ型ガードリング領域（ガードリング領域）
２４ Ｐ型低濃度拡散層（基板ピックアップ領域）
２６ Ｐ型高濃度拡散層（基板ピックアップ領域）
４８ Ｎ型低濃度拡散層（ガードリング領域）

Claims (11)

  1. 第１導電型の半導体基板に形成された第２導電型のウエル領域と、
    前記ウエル領域内に形成されたトランジスタと、
    前記ウエル領域内の周縁部近傍に形成され、かつ前記ウエル領域よりも第２導電型不純物濃度が高い第２導電型のガードリング領域と、
    前記ウエル領域の周縁部上に前記ウエル領域及び前記半導体基板に接して形成され、かつ前記半導体基板よりも第１導電型不純物濃度が高い第１導電型の基板ピックアップ領域と、
    前記ガードリング領域と前記基板ピックアップ領域の間の前記半導体基板表面に形成された厚膜酸化膜を備え、
    前記ウエル領域、前記ガードリング領域及び前記基板ピックアップ領域からなる保護ダイオードが形成されており、
    前記基板ピックアップ領域は、前記厚膜酸化膜をマスクにして自己整合的に形成された、前記半導体基板よりも第１導電型不純物濃度が高い低濃度拡散層と、前記低濃度拡散層よりも第１導電型不純物濃度が高い高濃度拡散層の二重拡散層で形成されており、
    前記トランジスタは、前記ウエル領域内に第１導電型のチャネル拡散層と、前記チャネル拡散層内に第２導電型のソースを備え、前記ウエル領域をドレインとし、前記チャネル拡散層のゲート電極直下の領域表面をチャネル領域とするＬＤＭＯＳトランジスタであり、
    前記チャネル領域は前記ピックアップ領域の前記低濃度拡散層と同時に形成されたものである半導体装置。
  2. 前記ＬＤＭＯＳトランジスタは前記ウエル領域内に第２導電型のドレインコンタクト用拡散層を備えており、
    前記ドレインコンタクト用拡散層は前記ガードリング領域に連続して形成されている請求項１に記載の半導体装置。
  3. 前記ガードリング領域は、前記厚膜酸化膜をマスクにして自己整合的に形成された、前記ウエル領域よりも第２導電型不純物濃度が高い低濃度拡散層と、前記低濃度拡散層よりも第２導電型不純物濃度が高い高濃度拡散層の二重拡散層で形成されている請求項１又は２に記載の半導体装置。
  4. 第１導電型の半導体基板に形成された第２導電型のウエル領域と、
    前記ウエル領域内に形成されたトランジスタと、
    前記ウエル領域内の周縁部上に前記ウエル領域及び前記半導体基板に接して形成され、かつ前記ウエル領域よりも第２導電型不純物濃度が高い第２導電型のガードリング領域と、
    前記ウエル領域の外周部の前記半導体基板に形成され、かつ前記半導体基板よりも第１導電型不純物濃度が高い第１導電型の基板ピックアップ領域と、
    前記ガードリング領域と前記基板ピックアップ領域の間の前記半導体基板表面に形成された厚膜酸化膜を備え、
    前記ウエル領域、前記ガードリング領域及び前記基板ピックアップ領域からなる保護ダイオードが形成されており、
    前記ガードリング領域は、前記厚膜酸化膜をマスクにして自己整合的に形成された、前記ウエル領域よりも第２導電型不純物濃度が高い低濃度拡散層と、前記低濃度拡散層よりも第２導電型不純物濃度が高い高濃度拡散層の二重拡散層で形成されており、
    前記トランジスタは、前記ウエル領域内に第２導電型のチャネル拡散層と前記チャネル拡散層に接している第１導電型の低濃度ドレインと、前記チャネル拡散層内に第１導電型のソースと、前記低濃度ドレイン内に第１導電型のドレインコンタクト用拡散層を備え、前記チャネル拡散層のゲート電極直下の領域表面をチャネル領域とするＬＤＭＯＳトランジスタであり、
    前記チャネル領域は前記ガードリング領域の前記低濃度拡散層と同時に形成されたものである半導体装置。
  5. 前記基板ピックアップ領域は、前記厚膜酸化膜をマスクにして自己整合的に形成された、前記半導体基板よりも第１導電型不純物濃度が高い低濃度拡散層と、前記低濃度拡散層よりも第１導電型不純物濃度が高い高濃度拡散層の二重拡散層で形成されている請求項４に記載の半導体装置。
  6. 前記保護ダイオードは、定格電圧よりも高く、かつ前記トランジスタのブレークダウン電圧よりも低い耐圧に設定されている請求項１から５のいずれかに記載の半導体装置。
  7. 前記ガードリング領域と前記基板ピックアップ領域は間隔をもって形成されている請求項１から６のいずれかに記載の半導体装置。
  8. 前記トランジスタは、少なくともドレイン側のゲート電極側面の下に、前記厚膜酸化膜と同時に形成された厚膜酸化膜を備えている請求項１から７のいずれかに記載の半導体装置。
  9. 前記厚膜酸化膜はＬＯＣＯＳ酸化膜である請求項１から８のいずれかに記載の半導体装置。
  10. 前記厚膜酸化膜は、前記半導体基板に埋め込まれずに形成され、かつ厚み方向の断面形状が台形に形成されている請求項１から８のいずれかに記載の半導体装置。
  11. 前記ウエル領域は、回路に電源電圧を供給する電源端子に電気的に接続されている請求項１から１０のいずれかに記載の半導体装置。
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