JP2009259968A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ドレイン−ソース間の耐圧を維持したままドレイン−ソース間の抵抗を低減させることができる半導体装置を提供することを目的とする。
【解決手段】縦方向に電流を流す半導体装置であって、ソース電極１９からドレイン電極２０の間の最も高い電界強度となる位置（点線Ｘ）とは異なる位置に、ソース電極１９からドレイン電極２０間の抵抗を低抵抗化させる構造を備えている。例えば、ソース電極１９からドレイン電極２０間の抵抗を低抵抗化させる構造は、下部半導体層９ａの側面に形成された第１導電型の高濃度不純物層１６である。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特に、ゲートトレンチ構造を有する縦型ＭＯＳＦＥＴ及びその製造方法に関する。
縦型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、シリコン基板表面に形成されたトレンチにポリシリコン電極が形成された構造をゲートトレンチ構造と呼んでいる。ゲートトレンチ構造を有するＮ型のＦＥＴにおいては、オン動作時にトレンチ側面のゲートポリシリ電極に対向する面に形成されるチャネル部に沿って、シリコン基板裏面側のドレインから表面側のソースに向かって電流が流れる。
ここで、縦型ＭＯＳＦＥＴのＯＮ抵抗を低減するためには、電流が流れるシリコン基板（又はシリコン基板上に形成されるエピタキシャル層）の不純物濃度を高くすれば良い。しかしながら、低抵抗化を図るためにシリコン基板の不純物濃度を高くすると、シリコン基板に空乏層が伸びにくくなり電界集中が起きやすくなるので、ドレイン−ソース間耐圧（ＢＶｄｓｓ）が低下する。このように、従来の縦型ＭＯＳＦＥＴでは、オン抵抗の低減を図ると、トレードオフの関係にあるドレイン−ソース間耐圧（ＢＶｄｓｓ）が低下してしまうという問題があった。
図１４は、従来のトレンチゲート構造を有する縦型ＭＯＳＦＥＴの構成例を示す断面図である。高濃度基板６上には、低濃度エピタキシャル層５が形成されている。低濃度エピタキシャル層５の内部には、ソース層２及びベース層３が形成されている。低濃度エピタキシャル層５には、所定の位置にエッチングによりトレンチが形成されている。トレンチの内部には、ゲート層１及びゲート酸化膜４が形成されている。トレンチゲート側壁に対向する部分には、ベース層３が形成されている。従来の半導体装置においては、低濃度エピタキシャル層５の膜厚を薄くしたり、不純物濃度を高くすることによりオン抵抗の低抵抗化を図っていた。
図１５は、特許文献１に記載されたゲートトレンチ構造を有する縦型ＭＯＳＦＥＴを示す断面図である。この縦型ＭＯＳＦＥＴにおいては、ゲート層１の下方に島状高濃度領域７が形成されている。なお、図１４と略同一構成については同一符号を付すことによりその説明を省略する。島状高濃度領域７は、低濃度エピタキシャル層５において、ベース層３内に形成されるチャネル層３ａの直下とならない位置形成されている。
特開平１１−１７７０８６号公報
従来のゲートトレンチ構造を有する縦型ＭＯＳＦＥＴ構造（図１４）では、オン抵抗の低減を図るために、低濃度エピタキシャル層５の層厚を薄くしたり、エピの不純物濃度を高くすると、ベース層３の下端と高濃度基板６の上端との距離で決まるアバランシェ耐量（リーチスルー耐圧）や、ベース層３と低濃度エピタキシャル層５の濃度差で決まるパンチスルー耐圧がそれに伴い急激に低下してしまうという問題がある。
一方、特許文献１に記載された縦型ＭＯＳＦＥＴ（図１５）では、トレンチの下方のみにイオン注入にて島状高濃度領域７を形成されているため、電流経路に沿ってオン低抵を低減する構造を有していない。
本発明に係る半導体装置の一態様は、縦方向に電流を流す半導体装置であって、ソース電極からドレイン電極の間の最も高い電界強度となる位置とは異なる位置に、前記ソース電極から前記ドレイン電極間の抵抗を低抵抗化させる構造が電流経路に沿って形成されたものである。
このように、ソース電極とドレイン電極との間の最も高い電界強度となる位置とは異なる位置に、電流経路に沿ってドレイン−ソース間の抵抗を低抵抗化させる構造を形成することで、当該構造において形成される空乏層ではドレイン−ソース間の電界集中が起きることがないため、ドレイン−ソース間の耐圧を低下させることなく、低抵抗化を効率的に実現することができる。
また、本発明に係る半導体装置の製造方法の一態様は、ソース層の両側を挟んで１対のゲート層が形成された半導体装置の製造方法であって、半導体基板上に第１導電型の半導体層を形成し、前記半導体層の所定の位置に第１トレンチを形成し、前記第１トレンチの上方に、前記第１トレンチの開口幅より大きく、前記第１トレンチの開口深さよりも浅い第２トレンチを形成し、前記第１トレンチと前記第２トレンチとの段差部分に絶縁膜及びゲート層を形成し、隣接する前記第２トレンチの間にソース層を形成し、前記第１トレンチの側面に第１導電型の高濃度不純物層を形成するものである。
このように、第１トレンチの側面に高濃度不純物層を形成することで、高濃度不純物層に発生する空乏層にはドレイン−ソース間に印加される最も高い電界が印加されることがないため、ドレイン−ソース間の耐圧を低下させることなく、低抵抗化を実現することができる。
また、本発明に係る半導体装置の製造方法の一態様は、ソース層の両側を挟んで１対のゲート層が形成された半導体装置の製造方法であって、半導体基板上に第１導電型の半導体層を形成し、前記半導体層の所定の位置に第１トレンチを形成し、前記第１トレンチの上方に、前記第１トレンチの開口幅より大きく、前記第１トレンチの開口深さよりも浅い第２トレンチを形成し、前記第１トレンチと前記第２トレンチとの段差部分に絶縁膜及びゲート層を形成し、隣接する前記第２トレンチの間にソース層を形成し、前記第１トレンチの側面に第２導電型半導体層を形成するものである。
このように、第１トレンチの側面に第２導電型半導体層を形成することで、第１導電型の半導体層と第２導電型半導体層が接合されていわゆるスーパージャンクション構造が形成されるが、第１導電型の半導体層と第２導電型半導体層が接合面に発生する空乏層では、ドレイン−ソース間に印加される電界が接合面において全て均一になり、電界が特定部に集中しなくなるため、ドレイン−ソース間の耐圧を低下させることなく、低抵抗化を実現することができる。
本発明に係る半導体装置の一態様によれば、ドレイン−ソース間耐圧に影響を与えることなく、オン抵抗の低抵抗化を図ることができる。
以下、添付した図面を参照して本発明の実施の形態について説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の構成例を示す平面図である。図２は、図１に示された半導体装置のＡ−Ａ'断面図である。なお、説明においては、本実施形態をＮ型のゲートトレンチ構造を有する縦型ＭＯＳＦＥＴに適用して説明する。この半導体装置は、縦方向に電流を流す半導体装置であって、ソース電極１９からドレイン電極２０の間に発生する電界強度の最も高い位置とは異なる位置に、ソース電極１９からドレイン電極２０間の抵抗を低抵抗化させる構造を備えている。第１の実施形態において、ソース電極からドレイン電極間の抵抗を低抵抗化させる構造は、下部半導体層９ａの側面に形成された高濃度不純物層１６であり、ソース電極１９からドレイン電極２０の間に発生する電界強度の最も高い位置は、ソースコンタクト１７の直下からドレイン電極２０に至るまでの直線上（点線Ｘ）である。
図２に示すように、シリコン基板８（Ｎ型高濃度サブストレート）の上には、Ｎ型のエピタキシャル層９が形成されている。エピタキシャル層９には、所望の位置に第１トレンチ１０が形成されている。第１トレンチ１０の上方には、第１トレンチ１０よりも開口幅が広く、第１トレンチ１０よりも開口深さの浅い第２トレンチ１１が形成されている。隣接する第１トレンチ１０及び第２トレンチ１１の間には、凸形状のエピタキシャル層９が形成される。
ここで、エピタキシャル層９のうち、側面を第１トレンチ１０とする部分を下部半導体層９ａする。また、側面を第２トレンチ１１とする、下部半導体層９ａよりも幅の狭い部分を上部半導体層９ｂとする。下部半導体層９ａの側面は、第１トレンチ１０の側面であり、上部半導体層９ｂの側面は、第２トレンチ１１の側面である。下部半導体層９ａと上部半導体層９ｂとの段差部分９ｃには、絶縁膜であるゲート酸化膜１２及びポリシリコン１３が形成されている。すなわち、第２トレンチ１１内に、ゲート層となるポリシリコン１３が形成されている。ポリシリコン１３は、ゲート電極として機能する。
下部半導体層９ａの側面及び隣接する第１トレンチ１０の間のシリコン基板８の上には、Ｎ型の高濃度不純物がドープされた高濃度不純物層１６が形成されている。換言すれば、高濃度不純物層１６は、第１トレンチ１０の側面及び底面に形成されている。高濃度不純物層１６は、オン時の電流経路であるポリシリコン１３の下方部分からシリコン基板８の間の抵抗を低抵抗化するために形成されている。そのため、高濃度不純物層１６は、ポリシリコン１３の下方に位置する下部半導体層９ａの側面（第１トレンチ１０の側面）に形成されていればよく、シリコン基板８上（第１トレンチ１０の底面）には形成されていなくてもよい。
また、隣り合う第２トレンチ１１に挟まれた上部半導体層９ｂには、Ｐ型のベース層１４とＮ型のソース層１５が形成されている。ソース層１５は、ソースコンタクト１７の両側に設けられている。両側のソース層１５には、同時に同じ電圧が印加され、２つが対となって１つのソース層を形成している。ベース層１４及びソース層１５は、パンチスルーが発生しない不純物濃度及び拡散深さで形成されている。ベース層１４及びソース層１５は、第２トレンチ１１の底面よりも上方に形成されている。この第２トレンチ１１の側面と対向するベース層１４の一部は、ＭＯＳＦＥＴのチャネルとして機能する。ソースコンタクト１７は、ベース層１４とソース層１５がショートされるように形成されており、ドレイン−ソース間に電圧印加した時にスナップバック（寄生トランジスタ動作によるＢＶｄｓｓ低下）を起こさないように機能する。Ｐ＋型の高濃度ベース層１８は、ベース層１４のコンタクト性を上げるために形成されている。
ソースコンタクト１７の上部にはソース電極１９が形成され、シリコン基板８の裏面にはドレイン電極２０が形成されている。図１の平面図に示すように、ポリシリコン１３及びソース層１５（ベース層１４）はストライプ状に形成され、互いに略平行に配されている。ソースコンタクト１７は、互いに一定の間隔を空けてソース層１５の略中央部に配置されている（Ｐ＋型のベース層も含む）。また、ＭＯＳＦＥＴが形成されている素子形成領域上には、全面にソース電極１９（図１では図示せず）が形成されている。ゲート電極（図示せず）はソース電極１９から一定距離を離間して形成され、図示しない位置においてポリシリコン１３と電気的に接続されている。また、ソース電極１９を覆うように、カバー膜２４が形成されている。
次に、このように構成された第１の実施形態に係る半導体装置の製造方法について説明する。図３乃至６は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図３乃至６において、紙面左側に半導体装置の断面図を示し、紙面右側に断面図に対応する平面図を示す。図３（ａ）に示すように、シリコン基板８の上に、エピタキシャル成長法によりＮ型のエピタキシャル層９を形成する。
図３（ｂ）に示すように、エピタキシャル層９上に、熱酸化膜２２ａ、第１酸化膜２２ｂ及びレジスト２１Ａの順に堆積する。第１酸化膜２２ｂは、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。フォトリソグラフィー法によりレジスト２１Ａを所望の形状にパターニングしてマスクを形成する。レジスト２１Ａをマスクとしてドライエッチングにより、所定の位置の熱酸化膜２２ａ、第１酸化膜２２ｂを除去し、レジスト２１Ａを除去した後に、パターニングされた熱酸化膜２２ａ、第１酸化膜２２ｂをマスクとして、エピタキシャル層９を除去して第１トレンチ１０を形成する。エッチングするトレンチの深さは、必要なドレイン−ソース間耐圧や後から形成する第２トレンチ１１との関係で最適となる深さに形成する。また、第１トレンチ１０の幅は、後工程において行う斜めイオン注入において、不純物をドーピングする際にトレンチ側面と底部がほぼ均一な不純物濃度とすることが出来るような広さの幅に形成することが好ましい。その後、熱酸化膜２２ａ、第１酸化膜２２ｂを除去する。
図３（ｃ）に示すように、第１トレンチ１０を含むエピタキシャル層９の一面に、ＣＶＤ法により第２酸化膜２２ｃを形成する。換言すれば、第１トレンチ１０を埋め込むように、第２酸化膜２２ｃを形成する。第２酸化膜２２ｃを第１トレンチ１０の開口部に至るまでエッチバックを行い平坦化する。ＣＶＤ法により、第３酸化膜２２ｄを形成してシリコン基板８の全面を被覆する。
図３（ｄ）に示すように、レジスト２１Ｂを全面に形成した後、フォトリソグラフィーによって所定のパターンに形成する。そして、レジスト２１Ｂを除去した後にパターニングされた第３酸化膜２２ｄをマスクとしてドライエッチングを行い、所定の位置のエピタキシャル層９を除去して第２トレンチ１１を形成する。エピタキシャル層９には、下部半導体層９ａ及び上部半導体層９ｂが形成される。
図４（ａ）に示すように、第２トレンチ１１の側面にゲート酸化膜１２を形成する。ゲート酸化膜１２の上に、ポリシリコン１３を全面に成長させた後、エッチバックする。これにより、下部半導体層９ａと上部半導体層９ｂの段差部分９ｃにポリシリコン１３を形成する。
図４（ｂ）に示すように、ポリシリコン１３及び第２酸化膜２２ｃをマスクとして、ベース層１４をイオン注入により形成する。
図４（ｃ）に示すように、レジスト２１Ｃを形成し、フォトリソグラフィーにより所定のパターンに成形する。レジスト２１Ｃをマスクとして、イオン注入により高濃度ベース層１８を形成する。
図４（ｄ）に示すように、レジスト２１Ｄを形成し、フォトリソグラフィーにより所定のパターンに成形する。レジスト２１Ｄ及び第２酸化膜２２ｃをマスクとして、イオン注入によりソース層１５を形成する。ここで、ベース層１４、高濃度ベース層１８及びソース層１５は、第２トレンチ１１の底面よりも上方に位置するよう形成される。
図５（ａ）に示すように、第１層間絶縁膜２３Ａを全面に形成した後に、レジスト２１Ｅを全面に堆積する。そして、レジスト２１Ｅをフォトリソグラフィーにより所定の形状にパターニングする。レジスト２１Ｅをマスクとしてドライエッチングにより第１トレンチ１０内部の第２酸化膜２２ｃ及び第１層間絶縁膜２３Ａを除去する。その後、レジスト２１Ｅを除去する。除去されずに残った第１層間絶縁膜２３Ａ及びポリシリコン１３をマスクとして斜めイオン注入により高濃度不純物層１６を形成する。
図５（ｂ）に示すように、酸化膜エッチングにより第１層間絶縁膜２３Ａを除去する。
図５（ｃ）に示すように、第１トレンチ１０を含む全面に第２層間絶縁膜２３Ｂを成長させ、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により表面を平坦化する。
図５（ｄ）に示すように、フォトリソグラフィー及びドライエッチングによりソースコンタクト１７用の開口部を形成する。そして、この開口部にソースコンタクト１７となるブランケットタングステン等を形成する。ソース電極１９とゲート電極（図示せず）となる電極メタルをアルミによって形成する。
図６に示すように、ソース電極１９を覆うように、カバー膜２４を成長させ、ソース電極１９を被覆する。ウェーハ研削等でウェーハを所望の厚さとした後に、裏面にメタル蒸着でドレイン電極２０を形成する。これにより、図２に示す半導体装置が完成する。
このように製造される図２に示す半導体装置においては、ゲート−ソース間にＰ型のベース層１４が、ｎ型に反転するしきい値電圧以上の電圧が印加されると、ドレイン−ソース間に電流が流れ、ＭＯＳＦＥＴがオンとなる。ベース層１４が反転して電流が流れる領域は、チャネルと呼ばれる。オン時の電流は、Ｎ型ＭＯＳＦＥＴの場合、ドレイン（シリコン基板８）、第１トレンチ１０の側面、第２トレンチ１１の底面（ポリシリコン１３の底面直下）、ベース層１４（第２トレンチ１１側面）及びソース層１５という順の電流経路で流れる。
本実施形態では、下部半導体層９ａの側面に高濃度不純物層１６を形成することにより、第１トレンチ１０の側面の電流経路に沿って、低抵抗化を実現する構造を設けることができる。電流経路に沿って高濃度不純物層１６が形成されるため、単位チャネル幅あたりのオン抵抗を低減することができる。
また、半導体装置においては、ソース電極１９からドレイン電極２０間において発生する最も高い電界強度は、点線Ｘ（図２）によって示す、ソースコンタクト１７の直下からドレイン電極２０に至る直線上となるが、本実施形態では、高濃度不純物層１６は、ソースコンタクト１７の直下とは異なる位置に配されている。このため、高濃度不純物層１６に形成される空乏層に高電圧が印加されることを防止することができ、ドレイン−ソース間の耐圧低下を防止することができる。これにより、高耐圧を維持したまま、効果的にオン抵抗の低抵抗化を実現することができる。
また、本発明の製造方法においては、ゲート酸化膜１２を形成した後に高濃度不純物層１６を形成する。このため、ゲート酸化膜１２を形成するための熱処理時に、高濃度不純物層１６がベース層１４付近へ熱拡散してＢＶｄｓｓを低下させることがない。
なお、トレンチゲート構造を有する縦型ＭＯＳＦＥＴとして、Ｐチャンネル型の半導体を形成する場合は、第１の実施形態における各層のＮ型とＰ型をそれぞれ逆にすれば良い。
本実施形態では、第１トレンチ１０及び第２トレンチ１１を形成した後に、ベース層１４及びソース層１５の形成を行なっているが、ベース層１４及びソース層１５を形成した後に第１トレンチ１０及び第２トレンチ１１を形成しても良い。
図７は、本発明の第１実施形態に係る半導体装置をシミュレーションにより性能評価した結果を示す図である。横軸は、第１トレンチ１０内部の高濃度不純物層１６を形成する際に斜めイオン注入したドーズ量［ｃｍ２］、縦軸はＢＶｄｓｓ［Ｖ］及びオン抵抗［Ω］を示している。また、エピタキシャル層９の不純物濃度が２．０×１０１６［ｃｍ―３］のとき、高濃度不純物層１６を１．２×１０１７［ｃｍ―３］〜５．０×１０１７［ｃｍ―３］程度のピークを持つ不純物濃度にすることで、ＢＶｄｓｓを低下させることなく、オン抵抗を２３%低減することができる。
［第２の実施形態］
図８は、本発明の第２実施形態に係る半導体装置の平面図である。図９（ａ）は、図８のＢ−Ｂ'断面図であり、図９（ｂ）は、図８のＣ−Ｃ'断面図である。第２の実施形態の特徴は、第１の実施形態においてシリコン基板８の裏面に形成されていたドレイン電極２０が、シリコン基板８の表面側に形成されている点にある。第２の実施形態では、ソース層１５から高濃度不純物層１６に流れた電流を上層のドレイン電極２０に引き上げるために、高濃度不純物層１６からドレイン電極２０に達するドレインコンタクト２７が形成されている。なお、第２の実施形態において、ソース電極１９からドレイン電極２０間の抵抗を低抵抗化させるための構造は、第１の実施形態と同様に下部半導体層９ａの側面に形成された高濃度不純物層１６である。
第２の実施形態においては、第１の実施形態のシリコン基板８の代わりに、予めＳｉ基板と表面Ｓｉ層の間にＳｉＯ２が挿入されたＳＯＩ基板や埋め込み基板が用いられている。ＳＯＩ基板２５は、支持基板２５ｃ、埋め込み酸化膜層２５ｂ及び活性層２５ａが積層されて構成されている。また、支持基板２５ｃと埋め込み酸化膜層２５ｂとの間には、高濃度のＮ型不純物がドープされたドレイン層２６が形成されている。活性層２５ａは、第１の実施形態におけるエピタキシャル層９に相当する。ドレインコンタクト２７は、高濃度不純物層１６及びドレイン層２６と接するように形成されている。ドレインコンタクト２７は、上層においてドレイン電極２０に接続されている。なお、高濃度不純物層１６からドレインコンタクト２７を経由する電流経路のみで所望する低いオン抵抗が得られる場合は、ドレイン層２６は省略可能である。
図１０及び図１１は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。なお、第２の実施形態の製造工程は、第１の実施形態の製造工程における図３（ａ）〜図５（ｃ）までの工程と略同一であるためその説明を省略する。図１０及び図１１を用いて、図５（ｃ）以降の工程について説明する。
第２の実施形態の製造工程では、図１０（ａ）に示すように、ソースコンタクト１７の形成時に同時にドレインコンタクト２７を第１トレンチ１０内部に形成する。
また、図１０（ｂ）に示すように、ソース電極１９及びドレイン電極２０となるメタル電極を一面に形成する。
図１１（ａ）に示すように、エッチングによりパターニングすることで、ソース電極１９及びドレイン電極２０を形成する。
図１１（ｂ）に示すように、カバー膜２４をソース電極１９及びドレイン電極２０を覆うように一面に形成する。なお、ドレインコンタクト２７及びドレイン電極２０は、ポリシリコン１３やソースコンタクト１７及びソース電極１９とドレイン−ソース間及びドレイン−ゲート間の耐圧を確保するのに十分な一定の間隔だけ離間して形成される。これにより、図９（ａ）及び（ｂ）に示される半導体体装置が完成する。
ここで、ＰｏＩＣ（Ｐｏｗｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等で縦型ＭＯＳＦＥＴを回路の一部に搭載する場合には、ドレイン電極２０もシリコン基板８の表面に形成する必要がある。すなわち、素子表面のソースから下側のドレインに向かって流れるオン電流をもう一度、素子表面側に形成されたドレイン電極２０へ引き上げる必要があるが、ドレインコンタクト２７をドレイン電極２０にコンタクトするよう形成することで、本発明をＰｏＩＣにも適用することができる。
また、ドレインコンタクト２７によって電流経路として引き上げる経路には、抵抗（引き上げ抵抗）が発生してしまい、オン抵抗を増大させるデメリットがあるが、予め埋め込み基板やＳＯＩ基板の素子形成領域下部にドレイン層２６を形成し、ドレインコンタクト２７をそのドレイン層２６と接続することで、オン抵抗の増大を最小限に抑えることができる。
第２の実施形態によれば、高濃度不純物層１６で代用できるのでドレイン層２６は不要となり、この高濃度不純物層形成工程を削減できるため、製造コストをコストダウンさせる効果がある。ただし、他の回路等で高濃度不純物層が削減出来ない場合もあるが、このような場合であってもＭＯＳＦＥＴとして更にオン抵抗が低減するだけでありデメリットは無い。
なお、平面パターンとしては、ソース電極１９とドレイン電極２０は略並行（ストライプ状）に配列されるほうが抵抗低減の効果が大きいが、素子面積のスケールダウンを図るためにソース電極１９とドレイン電極２０をセル状に配置しても良い。また、第１トレンチ１０に埋め込まれた層間絶縁膜によりゲート−ドレイン間、ソース−ドレイン間は絶縁されているので、平面レイアウトとしてソース電極をドレイン電極近傍に配置することができるため、抵抗低減の効果が大きくなる。
第２の実施形態では、特別な工程を追加することなく上記の効果を奏することが可能となるので、コストアップすることなく従来の半導体装置に適用することができる。
なお、第１の実施形態と同様に、第１トレンチ１０及び第２トレンチ１１を形成した後に、ベース層１４及びソース層１５の形成を行なっているが、逆の順番で形成しても良い。
［第３の実施形態］
図１２は、本発明の第３実施例による半導体装置の平面図であり、図１３は、図１２に示した半導体装置のＤ−Ｄ' 断面図である。この例では、第１の実施形態や第２の実施形態において、Ｎ型としていたエピタキシャル層９をＰ型のエピタキシャル層（Ｐチャンネルの場合はＮ型）とした点に特徴がある。
Ｎ型の半導体層２８は、Ｎ型の不純物濃度がＰ型のエピタキシャル層９とスーパージャンクション構造となる条件を満たしている。また、第１トレンチ１０の側面を通って流れる電流は、Ｎ型半導体層２８を介してシリコン基板８、ドレイン電極２０の間を流れる。なお、製造工程については第１の実施形態と略同一であるためその説明を省略する。
第３の実施形態では、スーパージャンクション構造となっているので、第１、２の実施形態よりもＢＶｄｓｓの高耐圧が要求されるＭＯＳＦＥＴの場合にも適用可能である。特に、スーパージャンクション構造を構成するためには、Ｐ層及びＮ層の精密な位置及び濃度制御性が要求されるが、本実施形態では、第トレンチ１０の側面にＮ型の半導体層２８を形成すればよいため、高い位置制御性を有しており、ばらつきが小さく安定した特性を得ることができる。
スーパージャンクション構造を有した縦型ＭＯＳＦＥＴを形成する場合、高温熱処理工程が完了した後に第１トレンチ１０の側面及び底面にＮ層を形成するため、位置及び濃度の制御性が高くなり、特性ばらつきの小さいスーパージャンクション構造を容易に形成することができる。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
本発明の第１の実施形態に係る半導体装置の構成例を示す平面図である。 図１に示された半導体装置のＡ−Ａ'断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第１実施形態に係る半導体装置をシミュレーションにより性能評価した結果を示す図である。 本発明の第２の実施形態における半導体装置の平面図である。 図８のＢ−Ｂ'断面図及びＣ−Ｃ'断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第３実施例による半導体装置の平面図である。 図１２のＤ−Ｄ'断面図である。 従来のトレンチゲート構造を有する縦型ＭＯＳＦＥＴの構成例を示す断面図である。 特許文献１に記載されたゲートトレンチ構造を有する縦型ＭＯＳＦＥＴを示す断面図である。
符号の説明
１ ゲート
２ ソース拡散層
３ ベース層
３ａ チャネル層
４ ゲート酸化膜
５ 低濃度エピタキシャル層
６ 高濃度基板
７ 島状高濃度領域
８ シリコン基板
９ エピタキシャル層
９ａ 下部半導体層
９ｂ 上部半導体層
９ｃ 段差部分
１０ 第１トレンチ
１１ 第２トレンチ
１２ ゲート酸化膜
１３ ポリシリコン
１４ ベース層
１５ ソース層
１６ 高濃度不純物層
１７ ソースコンタクト
１８ 高濃度ベース層
１９ ソース電極
２０ ドレイン電極
２１ レジスト
２２ 酸化膜
２２ａ 熱酸化膜
２２ｂ 第１酸化膜
２２ｃ 第２酸化膜
２２ｄ 第３酸化膜
２３ 層間絶縁膜
２４ カバー膜
２５ ＳＯＩ基板
２５ａ 活性層
２５ｂ 埋め込み酸化膜層
２５ｃ 支持基板
２６ 高濃度不純物層
２７ ドレインコンタクト
２８ 半導体層

Claims (18)

  1. 縦方向に電流を流す半導体装置であって、ソース電極からドレイン電極の間の最も高い電界強度となる位置とは異なる位置に、前記ソース電極から前記ドレイン電極間の抵抗を低抵抗化させる構造が電流経路に沿って形成された半導体装置。
  2. 半導体基板と、
    前記半導体基板上に形成された第１導電型の下部半導体層と、前記下部導体層の上に形成され、前記第下部導体層よりも幅の狭い第１導電型の上部半導体層とを有する半導体層と、
    前記下部半導体層と前記上部半導体層との間の段差部分に形成されたゲート層と、
    前記上部半導体層と前記ゲート層との間に形成された絶縁膜と、
    前記上部半導体層に形成され、前記絶縁膜を介して前記ゲート層に接する第１導電型のソース層と、
    前記下部半導体層の側面に形成された第１導電型の高濃度不純物層と、を有する請求項１記載の半導体装置。
  3. 前記半導体基板の裏面にドレイン電極を備えた請求項２記載の半導体装置。
  4. 前記半導体層の上層に配されたドレイン電極と、
    前記高濃度不純物層に接続され、前記高濃度不純物層から前記ドレイン電極に達するドレインコンタクト電極層を更に備えた請求項２に記載の半導体装置。
  5. 前記下部半導体層と前記半導体基板との間にドレイン層を更に備え、
    前記ドレインコンタクト層は、前記ドレイン層と前記ドレイン電極とを接続する
    請求項３に記載の半導体装置。
  6. 半導体基板と、
    前記半導体基板上に形成された第１導電型の基板側半導体層と、前記基板側半導体層上に形成され、前記基板側半導体層よりも幅の狭い第１導電型の下部半導体層と、前記下部半導体層の上に形成され、前記下部半導体層よりも幅の狭い第１導電型の上部半導体層とを有する半導体層と、
    前記下部半導体層と前記上部半導体層との間の段差部分に形成されたゲート層と、
    前記下部半導体層と前記ゲート層との間に形成された絶縁膜と、
    前記上部半導体層に形成され、前記絶縁膜を介して前記ゲート層に接する第１導電型のソース層と、
    前記ソース層と接するソースコンタクト層と、
    前記第２半導体層に形成され、前記ソースコンタクト層と接すると共に、前記絶縁膜を介して前記ゲート層と対向するベース層と、
    前記下部半導体層の側面に形成された第２導電型半導体層と、を有する半導体装置。
  7. 前記半導体基板の裏面にドレイン電極を備えた請求項６記載の半導体装置。
  8. 前記半導体層の上層に配されたドレイン電極と、
    前記下部半導体層に接続され、前記下部半導体層から前記ドレイン電極に達するドレインコンタクト層を更に備えた請求項６に記載の半導体装置。
  9. 前記ベース層は、前記ソースコンタクト層と接する部分に第２導電型の高濃度ベース層を有する
    請求項２乃至８のうちいずれか１項に記載の半導体装置。
  10. ソース層の両側を挟んで１対のゲート層が形成された半導体装置の製造方法であって、
    半導体基板上に第１導電型の半導体層を形成し、
    前記半導体層の所定の位置に第１トレンチを形成し、
    前記第１トレンチの上方に、前記第１トレンチの開口幅より大きく、前記第１トレンチの開口深さよりも浅い第２トレンチを形成し、
    前記第１トレンチと前記第２トレンチとの段差部分に絶縁膜及びゲート層を形成し、
    隣接する前記第２トレンチの間にソース層を形成し、
    前記第１トレンチの側面に第１導電型の高濃度不純物層を形成する
    半導体装置の製造方法。
  11. ソース層の両側を挟んで１対のゲート層が形成された半導体装置の製造方法であって、
    半導体基板上に第１導電型の半導体層を形成し、
    前記半導体層にソース層を形成し、
    前記ソース層の両側に第１トレンチを形成し、
    前記第１トレンチの上方に、前記第１トレンチの開口幅より大きく、前記第１トレンチの開口深さよりも浅い第２トレンチを形成し、
    前記第１トレンチと前記第２トレンチとの段差部分に絶縁膜及びゲート層を形成し、
    前記第１トレンチの側面に第１導電型の高濃度不純物層を形成する
    半導体装置の製造方法。
  12. 前記高濃度不純物層は、前記ゲート層をマスクとして斜めイオン注入することにより形成する
    請求項１０又は１１記載の半導体装置の製造方法。
  13. ソース層の両側を挟んで１対のゲート層が形成された半導体装置の製造方法であって、
    半導体基板上に第１導電型の半導体層を形成し、
    前記半導体層の所定の位置に第１トレンチを形成し、
    前記第１トレンチの上方に、前記第１トレンチの開口幅より大きく、前記第１トレンチの開口深さよりも浅い第２トレンチを形成し、
    前記第１トレンチと前記第２トレンチとの段差部分に絶縁膜及びゲート層を形成し、
    隣接する前記第２トレンチの間にソース層を形成し、
    前記第１トレンチの側面に第２導電型半導体層を形成する
    半導体装置の製造方法。
  14. ソース層の両側を挟んで１対のゲート層が形成された半導体装置の製造方法であって、
    半導体基板上に第１導電型の半導体層を形成し、
    前記半導体層にソース層を形成し、
    前記ソース層の両側に第１トレンチを形成し、
    前記第１トレンチの上方に、前記第１トレンチの開口幅より大きく、前記第１トレンチの開口深さよりも浅い第２トレンチを形成し、
    前記第１トレンチと前記第２トレンチとの段差部分に絶縁膜及びゲート層を形成し、
    前記第１トレンチの側面に第２導電型半導体層を形成する
    半導体装置の製造方法。
  15. 前記第２導電型半導体層は、前記ゲート層をマスクとして斜めイオン注入により形成する
    請求項１３又は１４に記載の半導体装置の製造方法。
  16. 前記半導体基板の裏面にドレイン電極を形成する
    請求項１０乃至１５のうちいずれか１項に記載の半導体装置の製造方法。
  17. 前記第１トレンチの底面に達するドレインコンタクトを形成し、
    前記半導体層の上層に、前記ドレインコンタクト層に接続されたドレイン電極を形成する
    請求項１０乃至１５のうちいずれか１項に記載の半導体装置の製造方法。
  18. 前記半導体基板と前記半導体層との間にドレイン層を形成する
    請求項１７記載の半導体装置の製造方法。
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