JP2009259968A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ドレイン−ソース間の耐圧を維持したままドレイン−ソース間の抵抗を低減させることができる半導体装置を提供することを目的とする。
【解決手段】縦方向に電流を流す半導体装置であって、ソース電極19からドレイン電極20の間の最も高い電界強度となる位置(点線X)とは異なる位置に、ソース電極19からドレイン電極20間の抵抗を低抵抗化させる構造を備えている。例えば、ソース電極19からドレイン電極20間の抵抗を低抵抗化させる構造は、下部半導体層9aの側面に形成された第1導電型の高濃度不純物層16である。
【選択図】図2
【解決手段】縦方向に電流を流す半導体装置であって、ソース電極19からドレイン電極20の間の最も高い電界強度となる位置(点線X)とは異なる位置に、ソース電極19からドレイン電極20間の抵抗を低抵抗化させる構造を備えている。例えば、ソース電極19からドレイン電極20間の抵抗を低抵抗化させる構造は、下部半導体層9aの側面に形成された第1導電型の高濃度不純物層16である。
【選択図】図2
Description
本発明は、半導体装置及びその製造方法に関し、特に、ゲートトレンチ構造を有する縦型MOSFET及びその製造方法に関する。
縦型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)において、シリコン基板表面に形成されたトレンチにポリシリコン電極が形成された構造をゲートトレンチ構造と呼んでいる。ゲートトレンチ構造を有するN型のFETにおいては、オン動作時にトレンチ側面のゲートポリシリ電極に対向する面に形成されるチャネル部に沿って、シリコン基板裏面側のドレインから表面側のソースに向かって電流が流れる。
ここで、縦型MOSFETのON抵抗を低減するためには、電流が流れるシリコン基板(又はシリコン基板上に形成されるエピタキシャル層)の不純物濃度を高くすれば良い。しかしながら、低抵抗化を図るためにシリコン基板の不純物濃度を高くすると、シリコン基板に空乏層が伸びにくくなり電界集中が起きやすくなるので、ドレイン−ソース間耐圧(BVdss)が低下する。このように、従来の縦型MOSFETでは、オン抵抗の低減を図ると、トレードオフの関係にあるドレイン−ソース間耐圧(BVdss)が低下してしまうという問題があった。
図14は、従来のトレンチゲート構造を有する縦型MOSFETの構成例を示す断面図である。高濃度基板6上には、低濃度エピタキシャル層5が形成されている。低濃度エピタキシャル層5の内部には、ソース層2及びベース層3が形成されている。低濃度エピタキシャル層5には、所定の位置にエッチングによりトレンチが形成されている。トレンチの内部には、ゲート層1及びゲート酸化膜4が形成されている。トレンチゲート側壁に対向する部分には、ベース層3が形成されている。従来の半導体装置においては、低濃度エピタキシャル層5の膜厚を薄くしたり、不純物濃度を高くすることによりオン抵抗の低抵抗化を図っていた。
図15は、特許文献1に記載されたゲートトレンチ構造を有する縦型MOSFETを示す断面図である。この縦型MOSFETにおいては、ゲート層1の下方に島状高濃度領域7が形成されている。なお、図14と略同一構成については同一符号を付すことによりその説明を省略する。島状高濃度領域7は、低濃度エピタキシャル層5において、ベース層3内に形成されるチャネル層3aの直下とならない位置形成されている。
特開平11−177086号公報
従来のゲートトレンチ構造を有する縦型MOSFET構造(図14)では、オン抵抗の低減を図るために、低濃度エピタキシャル層5の層厚を薄くしたり、エピの不純物濃度を高くすると、ベース層3の下端と高濃度基板6の上端との距離で決まるアバランシェ耐量(リーチスルー耐圧)や、ベース層3と低濃度エピタキシャル層5の濃度差で決まるパンチスルー耐圧がそれに伴い急激に低下してしまうという問題がある。
一方、特許文献1に記載された縦型MOSFET(図15)では、トレンチの下方のみにイオン注入にて島状高濃度領域7を形成されているため、電流経路に沿ってオン低抵を低減する構造を有していない。
本発明に係る半導体装置の一態様は、縦方向に電流を流す半導体装置であって、ソース電極からドレイン電極の間の最も高い電界強度となる位置とは異なる位置に、前記ソース電極から前記ドレイン電極間の抵抗を低抵抗化させる構造が電流経路に沿って形成されたものである。
このように、ソース電極とドレイン電極との間の最も高い電界強度となる位置とは異なる位置に、電流経路に沿ってドレイン−ソース間の抵抗を低抵抗化させる構造を形成することで、当該構造において形成される空乏層ではドレイン−ソース間の電界集中が起きることがないため、ドレイン−ソース間の耐圧を低下させることなく、低抵抗化を効率的に実現することができる。
また、本発明に係る半導体装置の製造方法の一態様は、ソース層の両側を挟んで1対のゲート層が形成された半導体装置の製造方法であって、半導体基板上に第1導電型の半導体層を形成し、前記半導体層の所定の位置に第1トレンチを形成し、前記第1トレンチの上方に、前記第1トレンチの開口幅より大きく、前記第1トレンチの開口深さよりも浅い第2トレンチを形成し、前記第1トレンチと前記第2トレンチとの段差部分に絶縁膜及びゲート層を形成し、隣接する前記第2トレンチの間にソース層を形成し、前記第1トレンチの側面に第1導電型の高濃度不純物層を形成するものである。
このように、第1トレンチの側面に高濃度不純物層を形成することで、高濃度不純物層に発生する空乏層にはドレイン−ソース間に印加される最も高い電界が印加されることがないため、ドレイン−ソース間の耐圧を低下させることなく、低抵抗化を実現することができる。
また、本発明に係る半導体装置の製造方法の一態様は、ソース層の両側を挟んで1対のゲート層が形成された半導体装置の製造方法であって、半導体基板上に第1導電型の半導体層を形成し、前記半導体層の所定の位置に第1トレンチを形成し、前記第1トレンチの上方に、前記第1トレンチの開口幅より大きく、前記第1トレンチの開口深さよりも浅い第2トレンチを形成し、前記第1トレンチと前記第2トレンチとの段差部分に絶縁膜及びゲート層を形成し、隣接する前記第2トレンチの間にソース層を形成し、前記第1トレンチの側面に第2導電型半導体層を形成するものである。
このように、第1トレンチの側面に第2導電型半導体層を形成することで、第1導電型の半導体層と第2導電型半導体層が接合されていわゆるスーパージャンクション構造が形成されるが、第1導電型の半導体層と第2導電型半導体層が接合面に発生する空乏層では、ドレイン−ソース間に印加される電界が接合面において全て均一になり、電界が特定部に集中しなくなるため、ドレイン−ソース間の耐圧を低下させることなく、低抵抗化を実現することができる。
本発明に係る半導体装置の一態様によれば、ドレイン−ソース間耐圧に影響を与えることなく、オン抵抗の低抵抗化を図ることができる。
以下、添付した図面を参照して本発明の実施の形態について説明する。
[第1の実施形態]
図1は、本発明の第1の実施形態に係る半導体装置の構成例を示す平面図である。図2は、図1に示された半導体装置のA−A'断面図である。なお、説明においては、本実施形態をN型のゲートトレンチ構造を有する縦型MOSFETに適用して説明する。この半導体装置は、縦方向に電流を流す半導体装置であって、ソース電極19からドレイン電極20の間に発生する電界強度の最も高い位置とは異なる位置に、ソース電極19からドレイン電極20間の抵抗を低抵抗化させる構造を備えている。第1の実施形態において、ソース電極からドレイン電極間の抵抗を低抵抗化させる構造は、下部半導体層9aの側面に形成された高濃度不純物層16であり、ソース電極19からドレイン電極20の間に発生する電界強度の最も高い位置は、ソースコンタクト17の直下からドレイン電極20に至るまでの直線上(点線X)である。
図1は、本発明の第1の実施形態に係る半導体装置の構成例を示す平面図である。図2は、図1に示された半導体装置のA−A'断面図である。なお、説明においては、本実施形態をN型のゲートトレンチ構造を有する縦型MOSFETに適用して説明する。この半導体装置は、縦方向に電流を流す半導体装置であって、ソース電極19からドレイン電極20の間に発生する電界強度の最も高い位置とは異なる位置に、ソース電極19からドレイン電極20間の抵抗を低抵抗化させる構造を備えている。第1の実施形態において、ソース電極からドレイン電極間の抵抗を低抵抗化させる構造は、下部半導体層9aの側面に形成された高濃度不純物層16であり、ソース電極19からドレイン電極20の間に発生する電界強度の最も高い位置は、ソースコンタクト17の直下からドレイン電極20に至るまでの直線上(点線X)である。
図2に示すように、シリコン基板8(N型高濃度サブストレート)の上には、N型のエピタキシャル層9が形成されている。エピタキシャル層9には、所望の位置に第1トレンチ10が形成されている。第1トレンチ10の上方には、第1トレンチ10よりも開口幅が広く、第1トレンチ10よりも開口深さの浅い第2トレンチ11が形成されている。隣接する第1トレンチ10及び第2トレンチ11の間には、凸形状のエピタキシャル層9が形成される。
ここで、エピタキシャル層9のうち、側面を第1トレンチ10とする部分を下部半導体層9aする。また、側面を第2トレンチ11とする、下部半導体層9aよりも幅の狭い部分を上部半導体層9bとする。下部半導体層9aの側面は、第1トレンチ10の側面であり、上部半導体層9bの側面は、第2トレンチ11の側面である。下部半導体層9aと上部半導体層9bとの段差部分9cには、絶縁膜であるゲート酸化膜12及びポリシリコン13が形成されている。すなわち、第2トレンチ11内に、ゲート層となるポリシリコン13が形成されている。ポリシリコン13は、ゲート電極として機能する。
下部半導体層9aの側面及び隣接する第1トレンチ10の間のシリコン基板8の上には、N型の高濃度不純物がドープされた高濃度不純物層16が形成されている。換言すれば、高濃度不純物層16は、第1トレンチ10の側面及び底面に形成されている。高濃度不純物層16は、オン時の電流経路であるポリシリコン13の下方部分からシリコン基板8の間の抵抗を低抵抗化するために形成されている。そのため、高濃度不純物層16は、ポリシリコン13の下方に位置する下部半導体層9aの側面(第1トレンチ10の側面)に形成されていればよく、シリコン基板8上(第1トレンチ10の底面)には形成されていなくてもよい。
また、隣り合う第2トレンチ11に挟まれた上部半導体層9bには、P型のベース層14とN型のソース層15が形成されている。ソース層15は、ソースコンタクト17の両側に設けられている。両側のソース層15には、同時に同じ電圧が印加され、2つが対となって1つのソース層を形成している。ベース層14及びソース層15は、パンチスルーが発生しない不純物濃度及び拡散深さで形成されている。ベース層14及びソース層15は、第2トレンチ11の底面よりも上方に形成されている。この第2トレンチ11の側面と対向するベース層14の一部は、MOSFETのチャネルとして機能する。ソースコンタクト17は、ベース層14とソース層15がショートされるように形成されており、ドレイン−ソース間に電圧印加した時にスナップバック(寄生トランジスタ動作によるBVdss低下)を起こさないように機能する。P+型の高濃度ベース層18は、ベース層14のコンタクト性を上げるために形成されている。
ソースコンタクト17の上部にはソース電極19が形成され、シリコン基板8の裏面にはドレイン電極20が形成されている。図1の平面図に示すように、ポリシリコン13及びソース層15(ベース層14)はストライプ状に形成され、互いに略平行に配されている。ソースコンタクト17は、互いに一定の間隔を空けてソース層15の略中央部に配置されている(P+型のベース層も含む)。また、MOSFETが形成されている素子形成領域上には、全面にソース電極19(図1では図示せず)が形成されている。ゲート電極(図示せず)はソース電極19から一定距離を離間して形成され、図示しない位置においてポリシリコン13と電気的に接続されている。また、ソース電極19を覆うように、カバー膜24が形成されている。
次に、このように構成された第1の実施形態に係る半導体装置の製造方法について説明する。図3乃至6は、本発明の第1の実施形態に係る半導体装置の製造工程を示す断面図である。図3乃至6において、紙面左側に半導体装置の断面図を示し、紙面右側に断面図に対応する平面図を示す。図3(a)に示すように、シリコン基板8の上に、エピタキシャル成長法によりN型のエピタキシャル層9を形成する。
図3(b)に示すように、エピタキシャル層9上に、熱酸化膜22a、第1酸化膜22b及びレジスト21Aの順に堆積する。第1酸化膜22bは、CVD(Chemical Vapor Deposition)法により形成することができる。フォトリソグラフィー法によりレジスト21Aを所望の形状にパターニングしてマスクを形成する。レジスト21Aをマスクとしてドライエッチングにより、所定の位置の熱酸化膜22a、第1酸化膜22bを除去し、レジスト21Aを除去した後に、パターニングされた熱酸化膜22a、第1酸化膜22bをマスクとして、エピタキシャル層9を除去して第1トレンチ10を形成する。エッチングするトレンチの深さは、必要なドレイン−ソース間耐圧や後から形成する第2トレンチ11との関係で最適となる深さに形成する。また、第1トレンチ10の幅は、後工程において行う斜めイオン注入において、不純物をドーピングする際にトレンチ側面と底部がほぼ均一な不純物濃度とすることが出来るような広さの幅に形成することが好ましい。その後、熱酸化膜22a、第1酸化膜22bを除去する。
図3(c)に示すように、第1トレンチ10を含むエピタキシャル層9の一面に、CVD法により第2酸化膜22cを形成する。換言すれば、第1トレンチ10を埋め込むように、第2酸化膜22cを形成する。第2酸化膜22cを第1トレンチ10の開口部に至るまでエッチバックを行い平坦化する。CVD法により、第3酸化膜22dを形成してシリコン基板8の全面を被覆する。
図3(d)に示すように、レジスト21Bを全面に形成した後、フォトリソグラフィーによって所定のパターンに形成する。そして、レジスト21Bを除去した後にパターニングされた第3酸化膜22dをマスクとしてドライエッチングを行い、所定の位置のエピタキシャル層9を除去して第2トレンチ11を形成する。エピタキシャル層9には、下部半導体層9a及び上部半導体層9bが形成される。
図4(a)に示すように、第2トレンチ11の側面にゲート酸化膜12を形成する。ゲート酸化膜12の上に、ポリシリコン13を全面に成長させた後、エッチバックする。これにより、下部半導体層9aと上部半導体層9bの段差部分9cにポリシリコン13を形成する。
図4(b)に示すように、ポリシリコン13及び第2酸化膜22cをマスクとして、ベース層14をイオン注入により形成する。
図4(c)に示すように、レジスト21Cを形成し、フォトリソグラフィーにより所定のパターンに成形する。レジスト21Cをマスクとして、イオン注入により高濃度ベース層18を形成する。
図4(d)に示すように、レジスト21Dを形成し、フォトリソグラフィーにより所定のパターンに成形する。レジスト21D及び第2酸化膜22cをマスクとして、イオン注入によりソース層15を形成する。ここで、ベース層14、高濃度ベース層18及びソース層15は、第2トレンチ11の底面よりも上方に位置するよう形成される。
図5(a)に示すように、第1層間絶縁膜23Aを全面に形成した後に、レジスト21Eを全面に堆積する。そして、レジスト21Eをフォトリソグラフィーにより所定の形状にパターニングする。レジスト21Eをマスクとしてドライエッチングにより第1トレンチ10内部の第2酸化膜22c及び第1層間絶縁膜23Aを除去する。その後、レジスト21Eを除去する。除去されずに残った第1層間絶縁膜23A及びポリシリコン13をマスクとして斜めイオン注入により高濃度不純物層16を形成する。
図5(b)に示すように、酸化膜エッチングにより第1層間絶縁膜23Aを除去する。
図5(c)に示すように、第1トレンチ10を含む全面に第2層間絶縁膜23Bを成長させ、CMP(Chemical Mechanical Polishing)等により表面を平坦化する。
図5(d)に示すように、フォトリソグラフィー及びドライエッチングによりソースコンタクト17用の開口部を形成する。そして、この開口部にソースコンタクト17となるブランケットタングステン等を形成する。ソース電極19とゲート電極(図示せず)となる電極メタルをアルミによって形成する。
図6に示すように、ソース電極19を覆うように、カバー膜24を成長させ、ソース電極19を被覆する。ウェーハ研削等でウェーハを所望の厚さとした後に、裏面にメタル蒸着でドレイン電極20を形成する。これにより、図2に示す半導体装置が完成する。
このように製造される図2に示す半導体装置においては、ゲート−ソース間にP型のベース層14が、n型に反転するしきい値電圧以上の電圧が印加されると、ドレイン−ソース間に電流が流れ、MOSFETがオンとなる。ベース層14が反転して電流が流れる領域は、チャネルと呼ばれる。オン時の電流は、N型MOSFETの場合、ドレイン(シリコン基板8)、第1トレンチ10の側面、第2トレンチ11の底面(ポリシリコン13の底面直下)、ベース層14(第2トレンチ11側面)及びソース層15という順の電流経路で流れる。
本実施形態では、下部半導体層9aの側面に高濃度不純物層16を形成することにより、第1トレンチ10の側面の電流経路に沿って、低抵抗化を実現する構造を設けることができる。電流経路に沿って高濃度不純物層16が形成されるため、単位チャネル幅あたりのオン抵抗を低減することができる。
また、半導体装置においては、ソース電極19からドレイン電極20間において発生する最も高い電界強度は、点線X(図2)によって示す、ソースコンタクト17の直下からドレイン電極20に至る直線上となるが、本実施形態では、高濃度不純物層16は、ソースコンタクト17の直下とは異なる位置に配されている。このため、高濃度不純物層16に形成される空乏層に高電圧が印加されることを防止することができ、ドレイン−ソース間の耐圧低下を防止することができる。これにより、高耐圧を維持したまま、効果的にオン抵抗の低抵抗化を実現することができる。
また、本発明の製造方法においては、ゲート酸化膜12を形成した後に高濃度不純物層16を形成する。このため、ゲート酸化膜12を形成するための熱処理時に、高濃度不純物層16がベース層14付近へ熱拡散してBVdssを低下させることがない。
なお、トレンチゲート構造を有する縦型MOSFETとして、Pチャンネル型の半導体を形成する場合は、第1の実施形態における各層のN型とP型をそれぞれ逆にすれば良い。
本実施形態では、第1トレンチ10及び第2トレンチ11を形成した後に、ベース層14及びソース層15の形成を行なっているが、ベース層14及びソース層15を形成した後に第1トレンチ10及び第2トレンチ11を形成しても良い。
図7は、本発明の第1実施形態に係る半導体装置をシミュレーションにより性能評価した結果を示す図である。横軸は、第1トレンチ10内部の高濃度不純物層16を形成する際に斜めイオン注入したドーズ量[cm2]、縦軸はBVdss[V]及びオン抵抗[Ω]を示している。また、エピタキシャル層9の不純物濃度が2.0×1016[cm―3]のとき、高濃度不純物層16を1.2×1017[cm―3]〜5.0×1017[cm―3]程度のピークを持つ不純物濃度にすることで、BVdssを低下させることなく、オン抵抗を23%低減することができる。
[第2の実施形態]
図8は、本発明の第2実施形態に係る半導体装置の平面図である。図9(a)は、図8のB−B'断面図であり、図9(b)は、図8のC−C'断面図である。第2の実施形態の特徴は、第1の実施形態においてシリコン基板8の裏面に形成されていたドレイン電極20が、シリコン基板8の表面側に形成されている点にある。第2の実施形態では、ソース層15から高濃度不純物層16に流れた電流を上層のドレイン電極20に引き上げるために、高濃度不純物層16からドレイン電極20に達するドレインコンタクト27が形成されている。なお、第2の実施形態において、ソース電極19からドレイン電極20間の抵抗を低抵抗化させるための構造は、第1の実施形態と同様に下部半導体層9aの側面に形成された高濃度不純物層16である。
図8は、本発明の第2実施形態に係る半導体装置の平面図である。図9(a)は、図8のB−B'断面図であり、図9(b)は、図8のC−C'断面図である。第2の実施形態の特徴は、第1の実施形態においてシリコン基板8の裏面に形成されていたドレイン電極20が、シリコン基板8の表面側に形成されている点にある。第2の実施形態では、ソース層15から高濃度不純物層16に流れた電流を上層のドレイン電極20に引き上げるために、高濃度不純物層16からドレイン電極20に達するドレインコンタクト27が形成されている。なお、第2の実施形態において、ソース電極19からドレイン電極20間の抵抗を低抵抗化させるための構造は、第1の実施形態と同様に下部半導体層9aの側面に形成された高濃度不純物層16である。
第2の実施形態においては、第1の実施形態のシリコン基板8の代わりに、予めSi基板と表面Si層の間にSiO2が挿入されたSOI基板や埋め込み基板が用いられている。SOI基板25は、支持基板25c、埋め込み酸化膜層25b及び活性層25aが積層されて構成されている。また、支持基板25cと埋め込み酸化膜層25bとの間には、高濃度のN型不純物がドープされたドレイン層26が形成されている。活性層25aは、第1の実施形態におけるエピタキシャル層9に相当する。ドレインコンタクト27は、高濃度不純物層16及びドレイン層26と接するように形成されている。ドレインコンタクト27は、上層においてドレイン電極20に接続されている。なお、高濃度不純物層16からドレインコンタクト27を経由する電流経路のみで所望する低いオン抵抗が得られる場合は、ドレイン層26は省略可能である。
図10及び図11は、本発明の第2の実施形態に係る半導体装置の製造工程を示す断面図である。なお、第2の実施形態の製造工程は、第1の実施形態の製造工程における図3(a)〜図5(c)までの工程と略同一であるためその説明を省略する。図10及び図11を用いて、図5(c)以降の工程について説明する。
第2の実施形態の製造工程では、図10(a)に示すように、ソースコンタクト17の形成時に同時にドレインコンタクト27を第1トレンチ10内部に形成する。
また、図10(b)に示すように、ソース電極19及びドレイン電極20となるメタル電極を一面に形成する。
図11(a)に示すように、エッチングによりパターニングすることで、ソース電極19及びドレイン電極20を形成する。
図11(b)に示すように、カバー膜24をソース電極19及びドレイン電極20を覆うように一面に形成する。なお、ドレインコンタクト27及びドレイン電極20は、ポリシリコン13やソースコンタクト17及びソース電極19とドレイン−ソース間及びドレイン−ゲート間の耐圧を確保するのに十分な一定の間隔だけ離間して形成される。これにより、図9(a)及び(b)に示される半導体体装置が完成する。
ここで、PoIC(Power Integrated Circuit)等で縦型MOSFETを回路の一部に搭載する場合には、ドレイン電極20もシリコン基板8の表面に形成する必要がある。すなわち、素子表面のソースから下側のドレインに向かって流れるオン電流をもう一度、素子表面側に形成されたドレイン電極20へ引き上げる必要があるが、ドレインコンタクト27をドレイン電極20にコンタクトするよう形成することで、本発明をPoICにも適用することができる。
また、ドレインコンタクト27によって電流経路として引き上げる経路には、抵抗(引き上げ抵抗)が発生してしまい、オン抵抗を増大させるデメリットがあるが、予め埋め込み基板やSOI基板の素子形成領域下部にドレイン層26を形成し、ドレインコンタクト27をそのドレイン層26と接続することで、オン抵抗の増大を最小限に抑えることができる。
第2の実施形態によれば、高濃度不純物層16で代用できるのでドレイン層26は不要となり、この高濃度不純物層形成工程を削減できるため、製造コストをコストダウンさせる効果がある。ただし、他の回路等で高濃度不純物層が削減出来ない場合もあるが、このような場合であってもMOSFETとして更にオン抵抗が低減するだけでありデメリットは無い。
なお、平面パターンとしては、ソース電極19とドレイン電極20は略並行(ストライプ状)に配列されるほうが抵抗低減の効果が大きいが、素子面積のスケールダウンを図るためにソース電極19とドレイン電極20をセル状に配置しても良い。また、第1トレンチ10に埋め込まれた層間絶縁膜によりゲート−ドレイン間、ソース−ドレイン間は絶縁されているので、平面レイアウトとしてソース電極をドレイン電極近傍に配置することができるため、抵抗低減の効果が大きくなる。
第2の実施形態では、特別な工程を追加することなく上記の効果を奏することが可能となるので、コストアップすることなく従来の半導体装置に適用することができる。
なお、第1の実施形態と同様に、第1トレンチ10及び第2トレンチ11を形成した後に、ベース層14及びソース層15の形成を行なっているが、逆の順番で形成しても良い。
[第3の実施形態]
図12は、本発明の第3実施例による半導体装置の平面図であり、図13は、図12に示した半導体装置のD−D' 断面図である。この例では、第1の実施形態や第2の実施形態において、N型としていたエピタキシャル層9をP型のエピタキシャル層(Pチャンネルの場合はN型)とした点に特徴がある。
図12は、本発明の第3実施例による半導体装置の平面図であり、図13は、図12に示した半導体装置のD−D' 断面図である。この例では、第1の実施形態や第2の実施形態において、N型としていたエピタキシャル層9をP型のエピタキシャル層(Pチャンネルの場合はN型)とした点に特徴がある。
N型の半導体層28は、N型の不純物濃度がP型のエピタキシャル層9とスーパージャンクション構造となる条件を満たしている。また、第1トレンチ10の側面を通って流れる電流は、N型半導体層28を介してシリコン基板8、ドレイン電極20の間を流れる。なお、製造工程については第1の実施形態と略同一であるためその説明を省略する。
第3の実施形態では、スーパージャンクション構造となっているので、第1、2の実施形態よりもBVdssの高耐圧が要求されるMOSFETの場合にも適用可能である。特に、スーパージャンクション構造を構成するためには、P層及びN層の精密な位置及び濃度制御性が要求されるが、本実施形態では、第トレンチ10の側面にN型の半導体層28を形成すればよいため、高い位置制御性を有しており、ばらつきが小さく安定した特性を得ることができる。
スーパージャンクション構造を有した縦型MOSFETを形成する場合、高温熱処理工程が完了した後に第1トレンチ10の側面及び底面にN層を形成するため、位置及び濃度の制御性が高くなり、特性ばらつきの小さいスーパージャンクション構造を容易に形成することができる。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
1 ゲート
2 ソース拡散層
3 ベース層
3a チャネル層
4 ゲート酸化膜
5 低濃度エピタキシャル層
6 高濃度基板
7 島状高濃度領域
8 シリコン基板
9 エピタキシャル層
9a 下部半導体層
9b 上部半導体層
9c 段差部分
10 第1トレンチ
11 第2トレンチ
12 ゲート酸化膜
13 ポリシリコン
14 ベース層
15 ソース層
16 高濃度不純物層
17 ソースコンタクト
18 高濃度ベース層
19 ソース電極
20 ドレイン電極
21 レジスト
22 酸化膜
22a 熱酸化膜
22b 第1酸化膜
22c 第2酸化膜
22d 第3酸化膜
23 層間絶縁膜
24 カバー膜
25 SOI基板
25a 活性層
25b 埋め込み酸化膜層
25c 支持基板
26 高濃度不純物層
27 ドレインコンタクト
28 半導体層
2 ソース拡散層
3 ベース層
3a チャネル層
4 ゲート酸化膜
5 低濃度エピタキシャル層
6 高濃度基板
7 島状高濃度領域
8 シリコン基板
9 エピタキシャル層
9a 下部半導体層
9b 上部半導体層
9c 段差部分
10 第1トレンチ
11 第2トレンチ
12 ゲート酸化膜
13 ポリシリコン
14 ベース層
15 ソース層
16 高濃度不純物層
17 ソースコンタクト
18 高濃度ベース層
19 ソース電極
20 ドレイン電極
21 レジスト
22 酸化膜
22a 熱酸化膜
22b 第1酸化膜
22c 第2酸化膜
22d 第3酸化膜
23 層間絶縁膜
24 カバー膜
25 SOI基板
25a 活性層
25b 埋め込み酸化膜層
25c 支持基板
26 高濃度不純物層
27 ドレインコンタクト
28 半導体層
Claims (18)
- 縦方向に電流を流す半導体装置であって、ソース電極からドレイン電極の間の最も高い電界強度となる位置とは異なる位置に、前記ソース電極から前記ドレイン電極間の抵抗を低抵抗化させる構造が電流経路に沿って形成された半導体装置。
- 半導体基板と、
前記半導体基板上に形成された第1導電型の下部半導体層と、前記下部導体層の上に形成され、前記第下部導体層よりも幅の狭い第1導電型の上部半導体層とを有する半導体層と、
前記下部半導体層と前記上部半導体層との間の段差部分に形成されたゲート層と、
前記上部半導体層と前記ゲート層との間に形成された絶縁膜と、
前記上部半導体層に形成され、前記絶縁膜を介して前記ゲート層に接する第1導電型のソース層と、
前記下部半導体層の側面に形成された第1導電型の高濃度不純物層と、を有する請求項1記載の半導体装置。 - 前記半導体基板の裏面にドレイン電極を備えた請求項2記載の半導体装置。
- 前記半導体層の上層に配されたドレイン電極と、
前記高濃度不純物層に接続され、前記高濃度不純物層から前記ドレイン電極に達するドレインコンタクト電極層を更に備えた請求項2に記載の半導体装置。 - 前記下部半導体層と前記半導体基板との間にドレイン層を更に備え、
前記ドレインコンタクト層は、前記ドレイン層と前記ドレイン電極とを接続する
請求項3に記載の半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第1導電型の基板側半導体層と、前記基板側半導体層上に形成され、前記基板側半導体層よりも幅の狭い第1導電型の下部半導体層と、前記下部半導体層の上に形成され、前記下部半導体層よりも幅の狭い第1導電型の上部半導体層とを有する半導体層と、
前記下部半導体層と前記上部半導体層との間の段差部分に形成されたゲート層と、
前記下部半導体層と前記ゲート層との間に形成された絶縁膜と、
前記上部半導体層に形成され、前記絶縁膜を介して前記ゲート層に接する第1導電型のソース層と、
前記ソース層と接するソースコンタクト層と、
前記第2半導体層に形成され、前記ソースコンタクト層と接すると共に、前記絶縁膜を介して前記ゲート層と対向するベース層と、
前記下部半導体層の側面に形成された第2導電型半導体層と、を有する半導体装置。 - 前記半導体基板の裏面にドレイン電極を備えた請求項6記載の半導体装置。
- 前記半導体層の上層に配されたドレイン電極と、
前記下部半導体層に接続され、前記下部半導体層から前記ドレイン電極に達するドレインコンタクト層を更に備えた請求項6に記載の半導体装置。 - 前記ベース層は、前記ソースコンタクト層と接する部分に第2導電型の高濃度ベース層を有する
請求項2乃至8のうちいずれか1項に記載の半導体装置。 - ソース層の両側を挟んで1対のゲート層が形成された半導体装置の製造方法であって、
半導体基板上に第1導電型の半導体層を形成し、
前記半導体層の所定の位置に第1トレンチを形成し、
前記第1トレンチの上方に、前記第1トレンチの開口幅より大きく、前記第1トレンチの開口深さよりも浅い第2トレンチを形成し、
前記第1トレンチと前記第2トレンチとの段差部分に絶縁膜及びゲート層を形成し、
隣接する前記第2トレンチの間にソース層を形成し、
前記第1トレンチの側面に第1導電型の高濃度不純物層を形成する
半導体装置の製造方法。 - ソース層の両側を挟んで1対のゲート層が形成された半導体装置の製造方法であって、
半導体基板上に第1導電型の半導体層を形成し、
前記半導体層にソース層を形成し、
前記ソース層の両側に第1トレンチを形成し、
前記第1トレンチの上方に、前記第1トレンチの開口幅より大きく、前記第1トレンチの開口深さよりも浅い第2トレンチを形成し、
前記第1トレンチと前記第2トレンチとの段差部分に絶縁膜及びゲート層を形成し、
前記第1トレンチの側面に第1導電型の高濃度不純物層を形成する
半導体装置の製造方法。 - 前記高濃度不純物層は、前記ゲート層をマスクとして斜めイオン注入することにより形成する
請求項10又は11記載の半導体装置の製造方法。 - ソース層の両側を挟んで1対のゲート層が形成された半導体装置の製造方法であって、
半導体基板上に第1導電型の半導体層を形成し、
前記半導体層の所定の位置に第1トレンチを形成し、
前記第1トレンチの上方に、前記第1トレンチの開口幅より大きく、前記第1トレンチの開口深さよりも浅い第2トレンチを形成し、
前記第1トレンチと前記第2トレンチとの段差部分に絶縁膜及びゲート層を形成し、
隣接する前記第2トレンチの間にソース層を形成し、
前記第1トレンチの側面に第2導電型半導体層を形成する
半導体装置の製造方法。 - ソース層の両側を挟んで1対のゲート層が形成された半導体装置の製造方法であって、
半導体基板上に第1導電型の半導体層を形成し、
前記半導体層にソース層を形成し、
前記ソース層の両側に第1トレンチを形成し、
前記第1トレンチの上方に、前記第1トレンチの開口幅より大きく、前記第1トレンチの開口深さよりも浅い第2トレンチを形成し、
前記第1トレンチと前記第2トレンチとの段差部分に絶縁膜及びゲート層を形成し、
前記第1トレンチの側面に第2導電型半導体層を形成する
半導体装置の製造方法。 - 前記第2導電型半導体層は、前記ゲート層をマスクとして斜めイオン注入により形成する
請求項13又は14に記載の半導体装置の製造方法。 - 前記半導体基板の裏面にドレイン電極を形成する
請求項10乃至15のうちいずれか1項に記載の半導体装置の製造方法。 - 前記第1トレンチの底面に達するドレインコンタクトを形成し、
前記半導体層の上層に、前記ドレインコンタクト層に接続されたドレイン電極を形成する
請求項10乃至15のうちいずれか1項に記載の半導体装置の製造方法。 - 前記半導体基板と前記半導体層との間にドレイン層を形成する
請求項17記載の半導体装置の製造方法。
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Patent Citations (3)
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---|---|---|---|---|
JP2000323706A (ja) * | 1999-05-06 | 2000-11-24 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
JP2001111050A (ja) * | 1999-10-13 | 2001-04-20 | Toyota Central Res & Dev Lab Inc | 縦型半導体装置 |
JP2007165380A (ja) * | 2005-12-09 | 2007-06-28 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018133528A (ja) * | 2017-02-17 | 2018-08-23 | トヨタ自動車株式会社 | スイッチング素子とその製造方法 |
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