JP2008091689A - 横型二重拡散型ｍｏｓトランジスタおよびその製造方法、並びに集積回路 - Google Patents
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Links
- 238000004519 manufacturing process Methods 0.000 title claims description 45
- 238000009792 diffusion process Methods 0.000 claims abstract description 199
- 239000012535 impurity Substances 0.000 claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 230000015556 catabolic process Effects 0.000 claims description 37
- 230000005669 field effect Effects 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 4
- 239000006185 dispersion Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 210000000746 body region Anatomy 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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Abstract
【課題】横型二重拡散型ＭＯＳトランジスタであって、高耐圧で、かつ低オン抵抗特性をもつものを提供すること。
【解決手段】 第２導電型の半導体層１と、第１導電型の素子領域２と、第２導電型のボディ拡散領域３と、ゲート絶縁膜４ａ，４ｂと、ゲート電極５と、第１導電型のソース拡散領域６と、第１導電型のドレイン拡散領域７と、このドレイン拡散領域７に沿った領域に形成されたロコス１０とを備える。素子領域２のうち、横方向に関して、ボディ拡散領域３から第１境界位置１５までを占める主領域２ｂの不純物濃度に比して、第１境界位置１５から第２境界位置１６までを占める特定領域２ａの不純物濃度が低い。
【選択図】図１
【解決手段】 第２導電型の半導体層１と、第１導電型の素子領域２と、第２導電型のボディ拡散領域３と、ゲート絶縁膜４ａ，４ｂと、ゲート電極５と、第１導電型のソース拡散領域６と、第１導電型のドレイン拡散領域７と、このドレイン拡散領域７に沿った領域に形成されたロコス１０とを備える。素子領域２のうち、横方向に関して、ボディ拡散領域３から第１境界位置１５までを占める主領域２ｂの不純物濃度に比して、第１境界位置１５から第２境界位置１６までを占める特定領域２ａの不純物濃度が低い。
【選択図】図１
Description
この発明は、横型二重拡散型ＭＯＳトランジスタおよびその製造方法に関し、特に高耐圧で低オン抵抗特性をもつ横型二重拡散型ＭＯＳトランジスタおよびその製造方法に関する。
また、この発明は、そのような横型二重拡散型電界効果トランジスタを備えた集積回路に関する。
近年、電子機器が多機能化されるのに伴い、それに使用される半導体装置は多様化し、高耐圧化、大電力化、小型化、低消費電力化が要求されている。低消費電力化を達成するためにはオン抵抗が低いトランジスタが必要である。
図４は、一般的な横型二重拡散型ＭＯＳトランジスタの構造を示している。この横型二重拡散型ＭＯＳトランジスタは、この例ではＮチャネル型ＭＯＳトランジスタであり、Ｐ型シリコン基板１０１上に形成されたドリフト領域としての低濃度Ｎウェル拡散領域１０２を備えている。低濃度Ｎウェル拡散領域１０２内の表面には、チャネルを形成するためのＰボディ拡散領域１０３が形成されている。Ｐボディ拡散領域１０３上からこの拡散領域の外側のＮウェル拡散領域１０２上まで覆う位置に、ゲート酸化膜１０４を介してゲート電極１０５が設けられている。ゲート電極１０５の両側に相当するＰボディ拡散領域１０３の表面、Ｎウェル拡散領域１０２の表面にそれぞれＮ＋ソース拡散領域１０６、Ｎ＋ドレイン拡散領域１０７が形成されている。Ｐボディ拡散領域１０３の内、ゲート電極５の直下で、かつＮ＋ソース拡散領域１０６とＮウェル拡散領域１０２とで挟まれた領域がチャネルとなる。また、Ｐボディ拡散領域１０３は、Ｐ＋バックゲート拡散領域１０８および図示しない配線を介してＮ＋ソース拡散領域１０６と短絡しており、これにより寄生ＮＰＮが動作することを防いでいる。
上記横型二重拡散型ＭＯＳトランジスタは特に高耐圧で低オン抵抗であることが要求される。耐圧は、Ｐボディ拡散領域１０３とＮ＋ドレイン拡散領域１０７との間の横方向の距離（ドリフト領域の長さ）や、Ｎウェル拡散領域１０２の濃度により決まる。つまり、ドリフト領域が長く、かつＮウェル拡散領域１０２の濃度が低いほど耐圧が高い（その理由は、ボディ領域１０３から空乏層が拡がってドレイン拡散領域１０７まで到達したとき、それ以上拡がれず、そこでの電界集中によりブレイクダウンするためである。）。しかし、もう一つの必要性能である低オン抵抗化のためには、ドリフト領域が短く、かつＮウェル拡散領域１０２の濃度が高い必要がある。この結果、耐圧とオン抵抗はトレードオフの関係にある。また小型化が要求されることからも、ドリフト領域を長くして耐圧を高くする選択は受け入れがたい。
これに対して、同一面積でドリフト領域の長さを増やすために、図５のようにＮウェル拡散領域１０２のうちＮ＋ドレイン拡散領域１０７に沿った部分に、局所酸化によってロコス（局所酸化膜）１１０を形成した構造が知られている。これにより、ボディ領域１０３から拡がる空乏層がドレイン拡散領域１０７へ到達しにくくする効果に加えて、ゲート電極端でのゲート酸化膜破壊を防止する効果が得られる。しかし、このように単にロコス１１０を設けた構造では、空乏層の拡がりが不均一になり、ロコスエッジ１１４付近に電界が集中して、耐圧が低下する場合がある。
そこで、従来は、図６に示すように、すきま領域（ドリフト領域）の表面（＋で示す部分）１２１の不純物濃度を、ロコス１１０の下部の基板領域よりも薄くした構造が提案されている（例えば特許文献１（特開平１０−２５６５３４号公報）参照。）。これにより、この部分１２１における電界の集中を防止して、耐圧の低下を防いでいる。
特開平１０−２５６５３４号公報
特開平３−２０１４８４号公報
しかしながら、図６に示す構造では、ボディ拡散領域１０３とロコス１１０との間の、すきま領域（ドリフトドレイン領域）の全域にわたって、表面部分のＮ型不純物濃度を低くしているため、オン抵抗を低くできないという問題がある。
そこで、この発明の課題は、横型二重拡散型ＭＯＳトランジスタであって、高耐圧で、かつ低オン抵抗特性をもつものを提供することにある。
なお、ゲート電極端でのゲート酸化膜破壊を防止するためには、例えば特許文献２（特開平３−２０１４８４号公報）に記載されているように、ゲート電極端のゲート酸化膜厚を厚くすることが有効である。
上記課題を解決するため、この発明の横型二重拡散型ＭＯＳトランジスタは、
第２導電型の半導体層と、
上記第２導電型の半導体層上に設けられた第１導電型の素子領域と、
上記素子領域内の表面に形成された第２導電型のボディ拡散領域と、
上記ボディ拡散領域上からこの拡散領域の外側の上記素子領域上まで覆う領域に、ゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極の両側に相当する上記ボディ拡散領域の表面、上記素子領域の表面にそれぞれ形成された第１導電型のソース拡散領域、第１導電型のドレイン拡散領域と、
上記ボディ拡散領域とドレイン拡散領域との間で上記ドレイン拡散領域に沿った領域に形成されたロコスとを備え、
上記素子領域のうち、上記ソース拡散領域とドレイン拡散領域とを結ぶ横方向に関して、上記ボディ拡散領域から上記ボディ拡散領域と上記ロコスとの間に定められた第１境界位置までを占める主領域の不純物濃度に比して、上記第１境界位置から上記ロコスの直下に定められた第２境界位置までを占める特定領域の不純物濃度が低いことを特徴とする。
第２導電型の半導体層と、
上記第２導電型の半導体層上に設けられた第１導電型の素子領域と、
上記素子領域内の表面に形成された第２導電型のボディ拡散領域と、
上記ボディ拡散領域上からこの拡散領域の外側の上記素子領域上まで覆う領域に、ゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極の両側に相当する上記ボディ拡散領域の表面、上記素子領域の表面にそれぞれ形成された第１導電型のソース拡散領域、第１導電型のドレイン拡散領域と、
上記ボディ拡散領域とドレイン拡散領域との間で上記ドレイン拡散領域に沿った領域に形成されたロコスとを備え、
上記素子領域のうち、上記ソース拡散領域とドレイン拡散領域とを結ぶ横方向に関して、上記ボディ拡散領域から上記ボディ拡散領域と上記ロコスとの間に定められた第１境界位置までを占める主領域の不純物濃度に比して、上記第１境界位置から上記ロコスの直下に定められた第２境界位置までを占める特定領域の不純物濃度が低いことを特徴とする。
ここで、例えば「第１導電型」はＮ型、「第２導電型」はＰ型を指す。逆に、「第１導電型」がＰ型、「第２導電型」はＮ型であっても良い。
また、領域の「不純物濃度」とは、その領域の導電型（Ｎ型またはＰ型）を定める不純物の濃度を指す。
この発明の横型二重拡散型ＭＯＳトランジスタでは、上記ボディ拡散領域とドレイン拡散領域との間で上記ドレイン拡散領域に沿った領域にロコスを形成しているので、動作時に、ボディ領域から拡がる空乏層がドレイン拡散領域へ到達しにくくする効果に加えて、ゲート電極のドレイン拡散領域側エッジでのゲート酸化膜破壊を防止する効果が得られる。しかも、上記素子領域のうち、上記主領域の不純物濃度に比して上記特定領域の不純物濃度が低いので、上記特定領域における電界の集中が防止されて、耐圧は低下しない。しかも、この発明では、ボディ拡散領域とロコスとの間のドリフトドレイン領域の全域にわたって不純物濃度を低くしているのではなく、上記特定領域の不純物濃度を低くしているだけであるため、オン抵抗を低くできる。したがって、高耐圧で、かつ低オン抵抗特性をもつ横型二重拡散型ＭＯＳトランジスタが実現される。
なお、上記第２導電型の半導体層は、半導体基板であっても良いし、上記半導体基板上に形成された別の半導体層（例えばエピタキシャル層）であっても良い。
一実施形態の横型二重拡散型ＭＯＳトランジスタでは、
上記ゲート絶縁膜は、上記ソース拡散領域から上記ボディ拡散領域と上記第１境界位置との間に定められた第３境界位置までの領域を覆う第１ゲート絶縁膜と、この第１ゲート絶縁膜よりも膜厚が厚く、上記第３境界位置から上記ロコスまでの領域を覆う第２ゲート絶縁膜とを含み、
上記素子領域の上記主領域のうち、上記ボディ拡散領域から上記第３境界位置までの領域の不純物濃度が少なくとも均一であることを特徴とする。
上記ゲート絶縁膜は、上記ソース拡散領域から上記ボディ拡散領域と上記第１境界位置との間に定められた第３境界位置までの領域を覆う第１ゲート絶縁膜と、この第１ゲート絶縁膜よりも膜厚が厚く、上記第３境界位置から上記ロコスまでの領域を覆う第２ゲート絶縁膜とを含み、
上記素子領域の上記主領域のうち、上記ボディ拡散領域から上記第３境界位置までの領域の不純物濃度が少なくとも均一であることを特徴とする。
この一実施形態の横型二重拡散型ＭＯＳトランジスタによれば、上記ボディ拡散領域のうちゲート電極の直下の表面部分（チャネル領域）は、膜厚が薄い第１ゲート絶縁膜で覆われているので、相互コンダクタンス（Ｇｍ）が大きくなって、さらにオン抵抗を低くできる。
一実施形態の横型二重拡散型ＭＯＳトランジスタは、上記素子領域の上記主領域の不純物濃度が均一であることを特徴とする。
この一実施形態の横型二重拡散型ＭＯＳトランジスタでは、さらにオン抵抗を低くできる。
一実施形態の横型二重拡散型ＭＯＳトランジスタでは、上記ロコスのボディ拡散領域側エッジは、上記第１境界位置と第２境界位置との間の中央に位置することを特徴とする。
上記ロコスの「ボディ拡散領域側エッジ」とは、上記ソース拡散領域とドレイン拡散領域とを結ぶチャネル方向に関して、上記ロコスの二つのエッジのうち上記ボディ拡散領域に近い方のエッジ、言い換えれば、上記ドレイン拡散領域から遠い方のエッジを指す。
この一実施形態の横型二重拡散型ＭＯＳトランジスタでは、上記ロコスのボディ拡散領域側エッジが確実に上記特定領域の範囲内となる。したがって、上記ロコスのボディ拡散領域側エッジ付近に電界が集中するのが防止されて、耐圧の低下が確実に防止される。
公知の集積回路として、同一の半導体基板上に、或るドレイン耐圧を有する第１の種類の電界効果トランジスタと、上記ドレイン耐圧よりも高いドレイン耐圧を有する第２の種類の電界効果トランジスタとを混載したものがある。そのような集積回路では、第１の種類の電界効果トランジスタのゲート絶縁膜の膜厚に対して、高いドレイン耐圧を実現するために、第２の種類の電界効果トランジスタのゲート絶縁膜の膜厚は厚く設定されている。
そこで、この発明の集積回路は、
同一の半導体基板上に、請求項１に記載の横型二重拡散型電界効果トランジスタと、ゲート絶縁膜の膜厚がそれぞれ実質的に一定で、互いに異なるドレイン耐圧を有する第１および第２の種類の電界効果トランジスタとを少なくとも備え、
上記横型二重拡散型電界効果トランジスタの上記第１ゲート絶縁膜の膜厚は、或るドレイン耐圧を有する第１の種類の電界効果トランジスタのゲート絶縁膜の膜厚と実質的に同じであり、
上記横型二重拡散型電界効果トランジスタの上記第２ゲート絶縁膜の膜厚は、上記ドレイン耐圧よりも高いドレイン耐圧を有する第２の種類の電界効果トランジスタのゲート絶縁膜の膜厚と実質的に同じであることを特徴とする。
同一の半導体基板上に、請求項１に記載の横型二重拡散型電界効果トランジスタと、ゲート絶縁膜の膜厚がそれぞれ実質的に一定で、互いに異なるドレイン耐圧を有する第１および第２の種類の電界効果トランジスタとを少なくとも備え、
上記横型二重拡散型電界効果トランジスタの上記第１ゲート絶縁膜の膜厚は、或るドレイン耐圧を有する第１の種類の電界効果トランジスタのゲート絶縁膜の膜厚と実質的に同じであり、
上記横型二重拡散型電界効果トランジスタの上記第２ゲート絶縁膜の膜厚は、上記ドレイン耐圧よりも高いドレイン耐圧を有する第２の種類の電界効果トランジスタのゲート絶縁膜の膜厚と実質的に同じであることを特徴とする。
この発明の集積回路では、上記発明の横型二重拡散型電界効果トランジスタの第１ゲート絶縁膜を上記第１の種類の電界効果トランジスタのゲート絶縁膜と同時に形成でき、また、上記発明の横型二重拡散型電界効果トランジスタの第２ゲート絶縁膜を上記第２の種類の電界効果トランジスタのゲート絶縁膜と同時に形成できる。したがって、製造工程を削減でき、製造コストを低減できる。
一実施形態の集積回路では、上記集積回路はスイッチングレギュレータ用であることを特徴とする。
この発明の横型二重拡散型ＭＯＳトランジスタの製造方法は、
上記発明の横型二重拡散型ＭＯＳトランジスタを作製する横型二重拡散型ＭＯＳトランジスタの製造方法であって、
上記第２導電型の半導体層の表面に上記ロコスを形成する工程と、
フォトリソグラフィを行って、上記第２導電型の半導体層の表面のうち上記特定領域に相当する領域をフォトレジストで覆う工程と、
上記フォトレジストをマスクとして、上記第２導電型の半導体層の表面のうち上記特定領域の両側に相当する領域に第１導電型の不純物をイオン注入して、上記素子領域のうちの少なくとも上記主領域を形成する工程と、
上記フォトレジストを除去したのち熱処理を行って、上記特定領域の両側に相当する領域から上記第１導電型の不純物を合流するように横方向拡散させることによって上記素子領域のうちの上記特定領域を形成する工程と、
上記第１ゲート絶縁膜および上記第２ゲート絶縁膜を含む上記ゲート絶縁膜を形成する工程と、
上記ゲート電極を形成する工程と、
上記ゲート電極および上記ロコスをマスクとして第１導電型の不純物のイオン注入を行って、上記ソース拡散領域、ドレイン拡散領域を形成する工程とを含むことを特徴とする。
上記発明の横型二重拡散型ＭＯＳトランジスタを作製する横型二重拡散型ＭＯＳトランジスタの製造方法であって、
上記第２導電型の半導体層の表面に上記ロコスを形成する工程と、
フォトリソグラフィを行って、上記第２導電型の半導体層の表面のうち上記特定領域に相当する領域をフォトレジストで覆う工程と、
上記フォトレジストをマスクとして、上記第２導電型の半導体層の表面のうち上記特定領域の両側に相当する領域に第１導電型の不純物をイオン注入して、上記素子領域のうちの少なくとも上記主領域を形成する工程と、
上記フォトレジストを除去したのち熱処理を行って、上記特定領域の両側に相当する領域から上記第１導電型の不純物を合流するように横方向拡散させることによって上記素子領域のうちの上記特定領域を形成する工程と、
上記第１ゲート絶縁膜および上記第２ゲート絶縁膜を含む上記ゲート絶縁膜を形成する工程と、
上記ゲート電極を形成する工程と、
上記ゲート電極および上記ロコスをマスクとして第１導電型の不純物のイオン注入を行って、上記ソース拡散領域、ドレイン拡散領域を形成する工程とを含むことを特徴とする。
この発明の横型二重拡散型ＭＯＳトランジスタの製造方法では、今回の発明の横型二重拡散型ＭＯＳトランジスタの構造が得られる。
別の局面では、この発明の横型二重拡散型ＭＯＳトランジスタの製造方法は、
上記発明の横型二重拡散型ＭＯＳトランジスタを作製する横型二重拡散型ＭＯＳトランジスタの製造方法であって、
上記第２導電型の半導体層の表面に上記ロコスを形成する工程と、
上記第１ゲート絶縁膜と上記第２ゲート絶縁膜とに加えて、上記ロコスの外側に上記第１ゲート絶縁膜と同じ厚みを有する第３ゲート絶縁膜を含むように上記ゲート絶縁膜を形成する工程と、
上記ロコスおよび上記第２ゲート絶縁膜をマスクとして、上記第２導電型の半導体層の表面のうち上記第１ゲート絶縁膜および上記第３ゲート絶縁膜の直下に相当する領域に第１導電型の不純物をイオン注入して、上記素子領域のうちの少なくとも上記主領域を形成する工程と、
熱処理を行って、上記第１ゲート絶縁膜および上記第３ゲート絶縁膜の直下に相当する領域から上記第１導電型の不純物を合流するように横方向拡散させることによって上記素子領域のうちの上記特定領域を形成する工程と、
上記ゲート電極を形成する工程と、
上記ゲート電極および上記ロコスをマスクとして第１導電型の不純物のイオン注入を行って、上記ソース拡散領域、ドレイン拡散領域を形成する工程とを含むことを特徴とする。
上記発明の横型二重拡散型ＭＯＳトランジスタを作製する横型二重拡散型ＭＯＳトランジスタの製造方法であって、
上記第２導電型の半導体層の表面に上記ロコスを形成する工程と、
上記第１ゲート絶縁膜と上記第２ゲート絶縁膜とに加えて、上記ロコスの外側に上記第１ゲート絶縁膜と同じ厚みを有する第３ゲート絶縁膜を含むように上記ゲート絶縁膜を形成する工程と、
上記ロコスおよび上記第２ゲート絶縁膜をマスクとして、上記第２導電型の半導体層の表面のうち上記第１ゲート絶縁膜および上記第３ゲート絶縁膜の直下に相当する領域に第１導電型の不純物をイオン注入して、上記素子領域のうちの少なくとも上記主領域を形成する工程と、
熱処理を行って、上記第１ゲート絶縁膜および上記第３ゲート絶縁膜の直下に相当する領域から上記第１導電型の不純物を合流するように横方向拡散させることによって上記素子領域のうちの上記特定領域を形成する工程と、
上記ゲート電極を形成する工程と、
上記ゲート電極および上記ロコスをマスクとして第１導電型の不純物のイオン注入を行って、上記ソース拡散領域、ドレイン拡散領域を形成する工程とを含むことを特徴とする。
この発明の横型二重拡散型ＭＯＳトランジスタの製造方法では、今回の発明の横型二重拡散型ＭＯＳトランジスタの構造が得られる。しかも、先の局面の製造方法に比して、上記特定領域に相当する領域をフォトレジストで覆う工程を有しないので、製造プロセスが簡素化される。したがって、工数および製造コストの低減が可能となる。また、上記第２のゲート酸化膜およびロコスに対して、上記主領域および特定領域を自己整合的に精度良く形成できる。
一実施形態の横型二重拡散型ＭＯＳトランジスタの製造方法では、
上記主領域を形成するためのイオン注入のエネルギを、このイオン注入の飛程をＲｐ、その飛程の分散をΔＲｐ、上記第２のゲート酸化膜の膜厚をＴｏｘとしたとき、
Ｒｐ ＋ ΔＲｐ ＜ Ｔｏｘ
なる関係を満たすように設定することを特徴とする。
上記主領域を形成するためのイオン注入のエネルギを、このイオン注入の飛程をＲｐ、その飛程の分散をΔＲｐ、上記第２のゲート酸化膜の膜厚をＴｏｘとしたとき、
Ｒｐ ＋ ΔＲｐ ＜ Ｔｏｘ
なる関係を満たすように設定することを特徴とする。
この一実施形態の横型二重拡散型ＭＯＳトランジスタの製造方法では、上記主領域を形成するためのイオン注入の際に、上記第２のゲート酸化膜によって上記第１導電型の不純物が確実にマスクされる。したがって、横型二重拡散型ＭＯＳトランジスタが確実に製造される。
以下、この発明を図示の実施の形態により詳細に説明する。
なお、以下の実施形態では、第１導電型がＮ型、第２導電型がＰ型の例について説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態となる横型二重拡散ＭＯＳトランジスタの断面構造を示している。この横型二重拡散型ＭＯＳトランジスタは、この例ではＮチャネル型ＭＯＳトランジスタであり、第２導電型の半導体層としてのＰ型シリコン基板１と、このＰ型シリコン基板１上に形成された素子領域としての低濃度Ｎウェル拡散領域２を備えている。低濃度Ｎウェル拡散領域２内の表面には、チャネルを形成するためのＰボディ拡散領域３が形成されている。Ｐボディ拡散領域３上からこの拡散領域の外側のＮウェル拡散領域２上まで覆う位置に、絶縁膜としてのゲート酸化膜４を介してゲート電極５が設けられている。ゲート電極５の両側に相当するＰボディ拡散領域３の表面、Ｎウェル拡散領域２の表面にそれぞれＮ＋ソース拡散領域６、Ｎ＋ドレイン拡散領域７が形成されている。
図１は、本発明の第１の実施形態となる横型二重拡散ＭＯＳトランジスタの断面構造を示している。この横型二重拡散型ＭＯＳトランジスタは、この例ではＮチャネル型ＭＯＳトランジスタであり、第２導電型の半導体層としてのＰ型シリコン基板１と、このＰ型シリコン基板１上に形成された素子領域としての低濃度Ｎウェル拡散領域２を備えている。低濃度Ｎウェル拡散領域２内の表面には、チャネルを形成するためのＰボディ拡散領域３が形成されている。Ｐボディ拡散領域３上からこの拡散領域の外側のＮウェル拡散領域２上まで覆う位置に、絶縁膜としてのゲート酸化膜４を介してゲート電極５が設けられている。ゲート電極５の両側に相当するＰボディ拡散領域３の表面、Ｎウェル拡散領域２の表面にそれぞれＮ＋ソース拡散領域６、Ｎ＋ドレイン拡散領域７が形成されている。
上記ゲート酸化膜４は、Ｎ＋ソース拡散領域６からＰボディ拡散領域３のパターンを越えた領域まで覆う第１ゲート酸化膜４ｂと、この第１ゲート酸化膜４ｂよりも膜厚が厚く、第１ゲート酸化膜４ｂが覆う領域よりもＮ＋ドレイン拡散領域７に近い領域を覆う第２ゲート酸化膜４ａとを含んでいる。
Ｎウェル拡散領域２の表面でＮ＋ドレイン拡散領域７に沿った領域に、第２ゲート酸化膜４ａに連なってロコス（局所酸化膜）１０が形成されている。ロコス１０の膜厚は第２ゲート酸化膜４ａの膜厚よりも厚くなっている。
また、Ｎ＋ソース拡散領域６とＮ＋ドレイン拡散領域７とを結ぶ横方向に関してＰボディ拡散領域３からこのＰボディ拡散領域３とロコス１０との間に定められた第１境界位置１５までを占める主領域２ｂの不純物濃度に比して、第１境界位置１５からロコス１０の直下に定められた第２境界位置１６までを占める特定領域２ａの不純物濃度が低くなっている。Ｎウェル拡散領域２のうち第２境界位置１６に関して第１境界位置１５と反対の側、つまりＮ＋ドレイン拡散領域７側は、上述の主領域２ｂの不純物濃度と同じ不純物濃度を有する別の主領域２ｃとなっている。主領域２ｂ，２ｃの不純物濃度は均一である。
この例では、ロコス１０のボディ拡散領域側エッジ１４は、第１境界位置１５と第２境界位置１６との間の中央に位置している。また、第１ゲート酸化膜４ｂと第２ゲート酸化膜４ａとを区切る第３境界位置１３は、Ｐボディ拡散領域３と第１境界位置１５との間に定められている。
Ｐボディ拡散領域３のうち、ゲート電極５の直下の表面部分で、Ｎ＋ソース拡散領域６とＮウェル拡散領域２とで挟まれた領域がチャネルとなる。また、Ｎウェル拡散領域２の表面部分がドリフトドレイン領域となる。なお、Ｐボディ拡散領域３はＰ＋拡散領域８を介して不図示の配線によってＮ＋ソース拡散領域６と短絡されている。これにより、Ｐボディ拡散領域３とＮ＋ソース拡散領域６とを同電位にして、寄生ＮＰＮが動作することを防いでいる。その他の配線やフィールド膜、保護膜については、簡単のため説明を省略する。
この横型二重拡散型ＭＯＳトランジスタは、次のようにして作製される。
まず、図２Ａに示すように、Ｐ型シリコン基板１の表面にシリコン酸化膜１１を３０ｎｍの膜厚で形成し、その上にシリコン窒化膜３０を１６０ｎｍの膜厚で成長（被着）する。そして、フォトリソグラフィおよびエッチングを行って、シリコン窒化膜３０のうちロコスを形成すべき領域（開口３０ｗ）に相当する部分を除去する。その後、開口３０ｗを通してロコス酸化を実施して、開口３０ｗ内にロコス１０を形成する。
次に上記シリコン窒化膜３０をすべて除去し、ロコス１０以外のシリコン酸化膜１１も一度除去する。
この後、図２Ｂに示すように、酸化を行って、ロコス１０以外の領域にゲート酸化膜４を８０ｎｍの厚さで形成する。なお、スイッチングレギュレータ用集積回路を作製する場合のように、この横型二重拡散型電界効果トランジスタと、高耐圧ゲートＭＯＳトランジスタと、低耐圧ゲートＭＯＳトランジスタとを共通のＰ型シリコン基板１に形成する場合は、このゲート酸化膜４（つまり、後述する第２ゲート酸化膜４ａ）の形成と同時に、Ｐ型シリコン基板１上に並行して形成される図示しない高耐圧ゲートＭＯＳトランジスタのゲート酸化膜を同じ厚さ８０ｎｍに形成する。
次に、図２Ｃに示すように、フォトリソグラフィを行って、図１中に示したＮウェル拡散領域２以外の部分を覆うとともに、ロコス１０とゲート酸化膜４との間の境界位置（これは図１中に示したロコス１０のボディ拡散領域側エッジに相当する。）１４を中心とした上記特定領域２ａに相当する領域を覆うように、フォトレジスト３１を設ける。そして、このフォトレジスト３１をマスクとして、Ｐ型シリコン基板１のうちフォトレジスト３１の開口に対応する表面部分に、Ｎ型不純物としてのリン２１を約１×１０１３ａｔｏｍｓ／ｃｍ２程度イオン注入する。この時点では、Ｐ型シリコン基板１のうち特定領域２ａに相当する領域は、まだＰ型のままである。
次に、フォトレジスト３１を除去したのち、図２Ｄに示すように、熱処理としての１２００℃、６００分間のドライブイン処理を行う。これにより、Ｎウェル拡散領域２のうちの主領域２ｂ，２ｃを形成すると共に、主領域２ｂ，２ｃからリンを合流するように横方向拡散させることによって、Ｎウェル拡散領域２のうちの特定領域２ａを形成する。このようにした場合、特定領域２ａ、すなわちロコスエッジ１４を中心としたリンをイオン注入していない領域２ａは一応Ｎ型になってはいるが、リンが直接イオン注入された主領域２ｂ，２ｃの不純物濃度（図２Ｄ中にＮ−で示す。）に比べて、不純物濃度が低くなっている（図２Ｄ中にＮ−−で示す。）。特に、ロコスエッジ１４付近はリンが直接イオン注入された主領域２ｂ，２ｃより最も遠いため、不純物濃度が最も低くなっている。一方、主領域２ｂ，２ｃの不純物濃度は略均一になる。
次に、図２Ｅに示すように、Ｎウェル拡散領域２の主領域２ｂに、公知の手法により、ボロンを約３×１０１３ａｔｏｍｓ／ｃｍ２程度イオン注入して、チャネル領域となるＰ型ボディ拡散領域３を形成する。
その後、ゲート酸化膜４の一部、すなわち、図２Ｅにおいて、Ｐボディ拡散領域３と第１境界位置１５との間に定められた第３境界位置１３よりも左側に相当する部分をエッチングにより一旦除去し、再酸化を行って、膜厚２５ｎｍの第１ゲート酸化膜４ｂを形成する。このとき、ゲート酸化膜４のうち第３境界位置１３よりも右側の部分は第２ゲート酸化膜４ａとして残す。なお、スイッチングレギュレータ用集積回路を作製する場合のように、この横型二重拡散型電界効果トランジスタと、高耐圧ゲートＭＯＳトランジスタと、低耐圧ゲートＭＯＳトランジスタとを共通のＰ型シリコン基板１に形成する場合は、この第１ゲート酸化膜４ｂの形成と同時に、Ｐ型シリコン基板１上に並行して形成される図示しない低耐圧ゲートＭＯＳトランジスタのゲート酸化膜を同じ厚さ２５ｎｍに形成する。
次に、この上全域にポリシリコンを形成し、図２Ｆに示すように、このポリシリコンをパターン加工してゲート電極５とする。このとき、ゲート電極５は、Ｐボディ拡散領域３からＮウェル拡散領域２内のロコス１０までまたがる位置に形成する。動作時には、Ｐ型ボディ拡散領域３のうちゲート電極５が重なっている部分がチャネルとなる。
次に、図１に示すように、ゲート電極５およびロコス１０をマスクとして砒素を約６×１０１５ａｔｏｍｓ／ｃｍ２程度、イオン注入する。これにより、Ｐボディ拡散領域３の表面に、ゲート電極５に対して自己整合的にＮ＋ソース拡散領域６を形成すると共に、Ｎウェル拡散領域２の主領域２ｃの表面に、ロコス１０に対して自己整合的にＮ＋ドレイン拡散領域７を形成する。
最後に、Ｐ型ボディ拡散領域３のバックゲートを取るために、ソース拡散領域６に沿った位置にＰ＋バックゲート拡散領域８を形成し、ソース拡散領域６とＰ＋バックゲート拡散領域８とを図示しない配線にて短絡する。
このようにして、図１の横型二重拡散ＭＯＳトランジスタが作製される。
このようにして作製された横型二重拡散型ＭＯＳトランジスタでは、Ｐボディ拡散領域３とＮ＋ドレイン拡散領域７との間で上記ドレイン拡散領域７に沿った領域にロコス１０を形成しているので、動作時に、Ｐボディ拡散領域３から拡がる空乏層がドレイン拡散領域７へ到達しにくくする効果に加えて、ゲート電極５のドレイン拡散領域側エッジでのゲート酸化膜破壊を防止する効果が得られる。しかも、Ｎウェル拡散領域２のうち、主領域２ｂ，２ｃの不純物濃度に比して特定領域２ａの不純物濃度が低いので、上記特定領域２ａ、つまりロコスエッジ１４における電界の集中が防止されて、耐圧は低下しない。しかも、この発明では、Ｐボディ拡散領域３とロコス１０との間のドリフトドレイン領域の全域にわたって不純物濃度を低くしているのではなく、上記特定領域２ａの不純物濃度を低くしているだけであるため、オン抵抗の増加も最小限に抑えられ、特許文献１（特開平１０−２５６５３４号公報）に記載の従来例に比してオン抵抗を低くできる。
また、Ｐボディ拡散領域３のうちゲート電極５の直下の表面部分（チャネル領域）は、膜厚が薄い第１ゲート絶縁膜４ｂで覆われているので、相互コンダクタンス（Ｇｍ）が大きくなって、さらにオン抵抗を低くできる。なお、仮に、チャネル領域が、膜厚が厚い第２ゲート絶縁膜４ａで覆われていれば、相互コンダクタンス（Ｇｍ）が小さくなって、オン抵抗が高くなってしまう。
また、第１ゲート絶縁膜４ｂと第２ゲート絶縁膜４ａとを区切る第３の境界位置１３は、Ｐボディ拡散領域３と第１境界位置１５との間に定められている。このことは、ドリフト領域内で、第１ゲート酸化膜４ｂの直下の領域は必ず主領域２ｂが占めていること（言い換えれば、第１ゲート酸化膜４ｂの直下の領域内に特定領域２ａがはみ出していないこと）を意味する。これは、この横型二重拡散型ＭＯＳトランジスタのオン抵抗をできる限り低くするためである。すなわち、ゲート電極５に印加される正電圧を高くしていくと、Ｐボディ拡散領域３のうちゲート電極５の直下の表面部分（チャネル領域）がＮ型反転し、さらに、もともとＮ型である主領域２ｂの表面のＮ型キャリア密度よりもＮ型キャリア密度が濃くなっていく。その程度は、ゲート酸化膜の膜厚に依存する。ゲート酸化膜の厚さが薄いほど、低いゲート電圧でＮ型反転が起こり、よりＮ型キャリア密度が濃くなっていく。したがって、第１ゲート酸化膜４ｂの直下の領域のＮ型キャリア密度が第２ゲート酸化膜４ａの直下のＮ型キャリア密度よりも濃くなる。ここで、ドリフト領域内で、第１ゲート酸化膜４ｂの直下の領域は必ず主領域２ｂが占めていることにより、第１ゲート酸化膜４ｂの直下の領域のＮ型キャリア密度をさらに高めることができる。仮に、第１ゲート酸化膜４ｂの直下の領域内に特定領域２ａがはみ出していれば、つまり、第１ゲート酸化膜４ｂの直下の領域の不純物濃度が部分的に低ければ、オン時にせっかくＮ型反転しても、オン抵抗に関して不利になる。
また、主領域２ｂの不純物濃度は、既述のように略均一になっているので、さらにオン抵抗を低くできる。
このように、この発明によれば、高耐圧で、かつ低オン抵抗特性をもつ横型二重拡散型ＭＯＳトランジスタが実現される。
また、スイッチングレギュレータ用集積回路を作製する場合のように、この横型二重拡散型電界効果トランジスタと、第１の種類としての高耐圧ゲートＭＯＳトランジスタと、第２の種類としての低耐圧ゲートＭＯＳトランジスタとをＰ型シリコン基板１に形成する場合は、上述の製造方法により、それらの３種類のトランジスタを共通のＰ型シリコン基板１上に混載した集積回路が得られる。既述のように、上記横型二重拡散型電界効果トランジスタの第１ゲート絶縁膜４ｂを低耐圧電界効果トランジスタのゲート絶縁膜と同時に形成でき、また、上記横型二重拡散型電界効果トランジスタの第２ゲート絶縁膜４ａを高耐圧電界効果トランジスタのゲート絶縁膜と同時に形成できる。したがって、製造工程を削減でき、製造コストを低減できる。
（第２の実施形態）
上記横型二重拡散型ＭＯＳトランジスタは、別の製造方法によっても作製される。
上記横型二重拡散型ＭＯＳトランジスタは、別の製造方法によっても作製される。
この製造方法では、図２Ｃに示したフォトレジスト３１からなるマスクに代えて、図３に示すように、ゲート絶縁膜とロコスとをマスクにしてイオン注入を行う点が異なっている。
具体的には、図２Ｂに示すようにロコス１０以外の領域にゲート酸化膜４を形成した後、図３に示すように、Ｐボディ拡散領域３と第１境界位置１５との間に定められた第３境界位置１３よりも左側に相当する部分と、ロコス１０よりも右側に相当する部分とをエッチングにより一旦除去し、再酸化を行って、膜厚２５ｎｍの第１ゲート酸化膜４ｂ、第３ゲート絶縁膜４ｃをそれぞれ形成する。このとき、ゲート酸化膜４のうち第３境界位置１３からロコス１０までの部分は第２ゲート酸化膜４ａとして残す。
次に、ロコス１０および第２ゲート絶縁膜４ａをマスクとして、Ｐ型シリコン基板１の表面のうち第１ゲート絶縁膜４ｂおよび第３ゲート絶縁膜４ｃの直下に相当する領域に第１導電型の不純物としてのリン２１をイオン注入する。
ここで、イオン注入のエネルギを、このイオン注入の飛程をＲｐ、その飛程の分散をΔＲｐ、第２のゲート酸化膜４ａの膜厚をＴｏｘとしたとき、
Ｒｐ ＋ ΔＲｐ ＜ Ｔｏｘ …（１）
なる関係を満たすように設定する。この設定により、第２のゲート酸化膜４ａによってリン２１が確実にマスクされる。つまり、イオン種（この例ではリン）がほとんどシリコン半導体層内に注入されないことを意味する。したがって、この段階で既述の特定領域２ａをＰ型のままに確実に残すことができ、横型二重拡散型ＭＯＳトランジスタを確実に製造できる。
Ｒｐ ＋ ΔＲｐ ＜ Ｔｏｘ …（１）
なる関係を満たすように設定する。この設定により、第２のゲート酸化膜４ａによってリン２１が確実にマスクされる。つまり、イオン種（この例ではリン）がほとんどシリコン半導体層内に注入されないことを意味する。したがって、この段階で既述の特定領域２ａをＰ型のままに確実に残すことができ、横型二重拡散型ＭＯＳトランジスタを確実に製造できる。
この後、第１の実施形態で述べたのと同様に、熱処理としての１２００℃、６００分間のドライブイン処理を行う。これにより、Ｎウェル拡散領域２のうちの主領域２ｂ，２ｃを形成すると共に、主領域２ｂ，２ｃからリンを合流するように横方向拡散させることによって、Ｎウェル拡散領域２のうちの特定領域２ａを形成する。
この製造方法では、先の製造方法に比して、特定領域２ａに相当する領域をフォトレジストで覆う工程を有しないので、製造プロセスが簡素化される。したがって、工程削減による工数および製造コストの低減が可能となる。
また、第２のゲート酸化膜４ａおよびロコス１０に対して、主領域２ｂ，２ｃおよび特定領域２ａを自己整合的に精度良く形成できる。したがって、横型二重拡散型ＭＯＳトランジスタを確実に低オン抵抗化できる。
なお、上の例では、第２導電型の半導体層は、Ｐ型シリコン基板１であるものとしたが、これに限られるものではない。第２導電型の半導体層は、例えば半導体基板の表面に形成されたＰ型エピタキシャル層であってもよい。
また、上記横型二重拡散型ＭＯＳトランジスタの各領域の導電型を逆にしても、高耐圧で、低オン抵抗という効果は同様に得られる。
また、上述の各実施形態では、半導体基板としてシリコン基板、不純物として砒素、リンを用いたが、これに限られるものではなく、半導体製造に用いられている様々な材料を使用できる。また、この発明は、化合物半導体を用いた横型二重拡散型ＭＯＳトランジスタにも広く適用できる。
１ Ｐ型シリコン基板
２ Ｎ型ウェル拡散領域
２ａ 特定領域
２ｂ，２ｃ 主領域
３ Ｐボディ拡散領域
４ ゲート酸化膜
４ａ 第１ゲート酸化膜
４ｂ 第２ゲート酸化膜
４ｃ 第３ゲート酸化膜
５ ゲート電極
６ Ｎ＋ソース拡散領域
７ Ｎ＋ドレイン拡散領域
８ Ｐ＋バックゲート拡散領域
２ Ｎ型ウェル拡散領域
２ａ 特定領域
２ｂ，２ｃ 主領域
３ Ｐボディ拡散領域
４ ゲート酸化膜
４ａ 第１ゲート酸化膜
４ｂ 第２ゲート酸化膜
４ｃ 第３ゲート酸化膜
５ ゲート電極
６ Ｎ＋ソース拡散領域
７ Ｎ＋ドレイン拡散領域
８ Ｐ＋バックゲート拡散領域
Claims (9)
- 第２導電型の半導体層と、
上記第２導電型の半導体層上に設けられた第１導電型の素子領域と、
上記素子領域内の表面に形成された第２導電型のボディ拡散領域と、
上記ボディ拡散領域上からこの拡散領域の外側の上記素子領域上まで覆う領域に、ゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極の両側に相当する上記ボディ拡散領域の表面、上記素子領域の表面にそれぞれ形成された第１導電型のソース拡散領域、第１導電型のドレイン拡散領域と、
上記ボディ拡散領域とドレイン拡散領域との間で上記ドレイン拡散領域に沿った領域に形成されたロコスとを備え、
上記素子領域のうち、上記ソース拡散領域とドレイン拡散領域とを結ぶ横方向に関して、上記ボディ拡散領域から上記ボディ拡散領域と上記ロコスとの間に定められた第１境界位置までを占める主領域の不純物濃度に比して、上記第１境界位置から上記ロコスの直下に定められた第２境界位置までを占める特定領域の不純物濃度が低いことを特徴とする横型二重拡散型ＭＯＳトランジスタ。 - 請求項１に記載の横型二重拡散型ＭＯＳトランジスタにおいて、
上記ゲート絶縁膜は、上記ソース拡散領域から上記ボディ拡散領域と上記第１境界位置との間に定められた第３境界位置までの領域を覆う第１ゲート絶縁膜と、この第１ゲート絶縁膜よりも膜厚が厚く、上記第３境界位置から上記ロコスまでの領域を覆う第２ゲート絶縁膜とを含み、
上記素子領域の上記主領域のうち、上記ボディ拡散領域から上記第３境界位置までの領域の不純物濃度が少なくとも均一であることを特徴とする横型二重拡散型ＭＯＳトランジスタ。 - 請求項２に記載の横型二重拡散型ＭＯＳトランジスタにおいて、
上記素子領域の上記主領域の不純物濃度が均一であることを特徴とする横型二重拡散型ＭＯＳトランジスタ。 - 請求項１に記載の横型二重拡散型ＭＯＳトランジスタにおいて、
上記ロコスのボディ拡散領域側エッジは、上記第１境界位置と第２境界位置との間の中央に位置することを特徴とする横型二重拡散型ＭＯＳトランジスタ。 - 同一の半導体基板上に、請求項１に記載の横型二重拡散型電界効果トランジスタと、ゲート絶縁膜の膜厚がそれぞれ実質的に一定で、互いに異なるドレイン耐圧を有する第１および第２の種類の電界効果トランジスタとを少なくとも備え、
上記横型二重拡散型電界効果トランジスタの上記第１ゲート絶縁膜の膜厚は、或るドレイン耐圧を有する第１の種類の電界効果トランジスタのゲート絶縁膜の膜厚と実質的に同じであり、
上記横型二重拡散型電界効果トランジスタの上記第２ゲート絶縁膜の膜厚は、上記ドレイン耐圧よりも高いドレイン耐圧を有する第２の種類の電界効果トランジスタのゲート絶縁膜の膜厚と実質的に同じであることを特徴とする集積回路。 - 請求項５に記載の集積回路において、
上記集積回路はスイッチングレギュレータ用であることを特徴とする集積回路。 - 請求項１に記載の横型二重拡散型ＭＯＳトランジスタを作製する横型二重拡散型ＭＯＳトランジスタの製造方法であって、
上記第２導電型の半導体層の表面に上記ロコスを形成する工程と、
フォトリソグラフィを行って、上記第２導電型の半導体層の表面のうち上記特定領域に相当する領域をフォトレジストで覆う工程と、
上記フォトレジストをマスクとして、上記第２導電型の半導体層の表面のうち上記特定領域の両側に相当する領域に第１導電型の不純物をイオン注入して、上記素子領域のうちの少なくとも上記主領域を形成する工程と、
上記フォトレジストを除去したのち熱処理を行って、上記特定領域の両側に相当する領域から上記第１導電型の不純物を合流するように横方向拡散させることによって上記素子領域のうちの上記特定領域を形成する工程と、
上記第１ゲート絶縁膜および上記第２ゲート絶縁膜を含む上記ゲート絶縁膜を形成する工程と、
上記ゲート電極を形成する工程と、
上記ゲート電極および上記ロコスをマスクとして第１導電型の不純物のイオン注入を行って、上記ソース拡散領域、ドレイン拡散領域を形成する工程とを含むことを特徴とする横型二重拡散型ＭＯＳトランジスタの製造方法。 - 請求項１に記載の横型二重拡散型ＭＯＳトランジスタを作製する横型二重拡散型ＭＯＳトランジスタの製造方法であって、
上記第２導電型の半導体層の表面に上記ロコスを形成する工程と、
上記第１ゲート絶縁膜と上記第２ゲート絶縁膜とに加えて、上記ロコスの外側に上記第１ゲート絶縁膜と同じ厚みを有する第３ゲート絶縁膜を含むように上記ゲート絶縁膜を形成する工程と、
上記ロコスおよび上記第２ゲート絶縁膜をマスクとして、上記第２導電型の半導体層の表面のうち上記第１ゲート絶縁膜および上記第３ゲート絶縁膜の直下に相当する領域に第１導電型の不純物をイオン注入して、上記素子領域のうちの少なくとも上記主領域を形成する工程と、
熱処理を行って、上記第１ゲート絶縁膜および上記第３ゲート絶縁膜の直下に相当する領域から上記第１導電型の不純物を合流するように横方向拡散させることによって上記素子領域のうちの上記特定領域を形成する工程と、
上記ゲート電極を形成する工程と、
上記ゲート電極および上記ロコスをマスクとして第１導電型の不純物のイオン注入を行って、上記ソース拡散領域、ドレイン拡散領域を形成する工程とを含むことを特徴とする横型二重拡散型ＭＯＳトランジスタの製造方法。 - 請求項８に記載の横型二重拡散型ＭＯＳトランジスタの製造方法において、
上記主領域を形成するためのイオン注入のエネルギを、このイオン注入の飛程をＲｐ、その飛程の分散をΔＲｐ、上記第２のゲート酸化膜の膜厚をＴｏｘとしたとき、
Ｒｐ ＋ ΔＲｐ ＜ Ｔｏｘ
なる関係を満たすように設定することを特徴とする横型二重拡散型ＭＯＳトランジスタの製造方法。
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