JP2008299927A - 半導体記憶装置 - Google Patents

Abstract

【課題】リフレッシュにおいて各バンクにて同時に連続した端マットへのアクセスを行わず、ワードラインを駆動するための消費電流を抑制するとともに、リダンダンシ回路を従来と同様の構成として形成できる半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、センスアンプが千鳥状に配置されたオープンビットライン構造からなるマットから構成されるバンクを複数有し、リフレッシュコマンドの数を計数し、ワードラインアドレスを生成するリフレッシュカウンタと、バンク毎に設けられ、ワードラインアドレスをプリデコードし、マットの行選択するプリデコード信号を出力するプリデコーダと、リフレッシュ時であることを示すリフレッシュ信号が入力されると、プリデコード信号のビット配置を変換するビット配置変換回路と、プリデコード信号とワードラインアドレスとにより、マット及びワードラインの駆動信号を出力するＸデコーダとを有する。
【選択図】図１

Description

本発明は、センスアンプが千鳥配置されたオープンビットライン構造を有する半導体記憶装置に関する。

半導体記憶装置として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
このＤＲＡＭは、行列配置された複数のメモリセル（メモリセルアレイ）と、それらに接続される複数のセンスアンプとを有している。
最近のＤＲＡＭは、複数（２ｎ個、ｎ：自然数）のメモリセルに対してセンスアンプを１個設ける構成が主流となっている。そして、複数のメモリセルに１個のセンスアンプを接続する方式として、オープンビットライン方式と、フォールデッドビットライン（又は２交点）方式がある。

上記オープンビットライン方式は、図６に示すように、各センスアンプ４０に接続される一対のビットラインＢＬ１，／ＢＬ１の一方が、そのセンスアンプ４０の一方の側（図の左側）に位置するマット３１に接続され、他方が、そのセンスアンプの他方の側（図の右側）に位置するマット３２に接続される方式である。この方式は、各マットのメモリセルに接続されるワードライン５１，５２が、それぞれ、ビットラインＢＬ１，／ＢＬ１のいずれか一方とのみ交差するので、一交点方式とも呼ばれている。

一般に、オープンビットライン方式のＤＲＡＭとフォールデッドビットライン方式のＤＲＡＭとでは、図６に示すオープンビットライン方式のＤＲＡＭの方が、チップサイズをより小さくすることが可能である。
すなわち、オープンビットライン方式は、図７に示すように、各マットにおいて両端を除くワードライン５１にそれぞれ接続されているメモリセル７２を、ビットラインを介して、その両側に配列されたセンスアンプ４０Ａ，４０Ｂに順番にかつ交互に接続する構成となっている。
このようなセンスアンプが千鳥配置されているオープンビットライン方式のＤＲＡＭの場合、チップサイズの大幅な小型化が可能である。

なお、図６及び図７において、各ビットラインに接続されるセンスアンプは、それぞれ１個しか示されていないが、実際には、各マット（メモリセルマトリックスの最小単位）に含まれるメモリセルであって同一列に属するメモリセルは、全て同一のビットラインに接続される。例えば、各マットに含まれるメモリセルの配列が、ｎ行ｍ列（ｎ：自然数、ｍ：自然数）である場合、各ビットラインには、ｎ個のメモリセルが接続される。この場合、各センスアンプには、２ｎ個のメモリセルが接続されることになる。

図８に示すように、ＤＲＡＭのメモリセルアレイは複数のバンクに分割され、この各バンクは、行列配置された複数のマットから１以上のマットを選択するため、この選択のためのマット選択信号を発生するプリデコーダ、Ｘデコーダ及びＹデコーダを備えている。
ここで、「マット」とは、バンクにおけるメモリセルマトリックスの最小単位を示しており、行列配置された所定数のメモリセルを含んでいる。
また、上記マット各々は、内部のメモリセルに接続されたビットラインに１以上のセンスアンプが配置され、１以上のメモリセルを選択するためのサブワードラインを駆動するサブワードドライバ（図示せず）が接続されているが、このサブワードドライバは、本発明に直接関係がないので、その説明を省略する。

上記センスアンプは、図７を参照して説明したように、後述する通常マットの両側に配置されている。すなわち、センスアンプは、互いに隣り合うマット行の間に千鳥状に配置されており、互いに隣り合う２つのマットにそれぞれ含まれるビットラインのうち、同一の列に属するメモリセルが接続されたビットラインに接続されている。
なお、本明細書においては、以下、各バンクの両端（図７においては、各ブロックの左右端）に位置するマット行を端マット行と呼び、端マット行に属するマットをそれぞれ端マットと呼ぶこととする。また、図８に示すように、本明細書では、各バンクの両端に位置するマット行を端マットからなる端マット行とし、一方、各バンクの両端に位置するマット行以外のマット行をそれぞれ通常マット行と呼び、通常マット行に属するマットをそれぞれ通常マットと呼ぶこととする。端マットが通常マットと対向する間にセンスアンプは配置されているが、端マットの開放された側にはセンスアンプは配置されていない。

また、よく知られているように、ＤＲＡＭのメモリセルの各々は、トランジスタとコンデンサとで構成されている。
この各メモリセルは、コンデンサに電荷を蓄積することにより情報を記憶する。コンデンサに蓄積された電荷は、トランジスタのリーク電流等によって次第に失われるため、メモリセルに情報を保持するために、コンデンサの電荷が情報として読み取れる間隔にてリフレッシュ動作を行うことが必要である。

ＤＲＡＭのリフレッシュ動作は、ワードラインを順次選択することにより行なわれるが、その際、選択しようとするワードラインを含むマットを選択（活性化）する必要がある。このマットの選択は、各バンクにおけるマット行単位で行われる。
そして選択されたマット行に含まれる各マットにおいて、ワードラインの選択駆動が行われる。このＤＲＡＭのリフレッシュ動作において、順次選択されてワードラインが駆動されることにより、このワードラインに接続された複数のメモリセルから、それぞれに蓄積された電荷が対応するセンスアンプによって読み出され、増幅されて再び読み出したメモリセルに書き戻される。

また、複数のバンクを有するＤＲＡＭにおいて、リフレッシュ動作は、全バンク同時に並列して行なわれる。
そのため、従来の複数バンクを有するＤＲＡＭにおいては、各バンクにおけるメモリセルのワードラインアドレスが他のバンクにおけるメモリセルのワードラインアドレスと同一である。
したがって、リフレッシュ動作において、各バンクにて選択されるワードラインは、全てのバンクにおいて同一ワードラインアドレス、すなわち同一位置にあるワードラインとなる。

ここで、リフレッシュ動作において選択されるマット行は、全てのバンクにおいて同一位置にあるマット行となることを意味している。
例えば、各バンクのワードラインを２本ずつ選択して、外部のリフレッシュ周期に対して２倍のワードラインのリフレッシュを行なう場合、このリフレッシュ動作によって、活性化されるマット行は、端マット行が選択された場合、通常マット行のみの場合に比較して１．５倍となる。

すなわち、すでに述べたように、センスアンプが千鳥配置されているＤＲＡＭにおいて、通常マット行に対しては、センスアンプが両側に配置されているのに対し、端マット行に対しては片側にしかセンスアンプが配置されていない。
そのため、端マット行を活性化した場合に読み書き可能となるメモリセルの数は、通常マット行を活性化した場合に読み書き可能となるメモリセルの数の半分となる。
したがって、従来のＤＲＡＭは、各バンクの２つの端マット行に同一のアドレスを割り当てることにより、一対の端マット行が一行の通常マット行と同様にアクセスされるように構成されている。

しかしながら、一対の端マット行を一行の通常マット行のようにアクセスされる構成において、端マット行を活性化した場合、２つの端マット行各々を選択するマット行選択線と、それぞれのマットにおけるワードラインが１本ずつ駆動される。
このため、端マット行にアクセスする場合、通常マット行にアクセスする場合に比較して、マット行選択線及びワードラインを駆動するための駆動電流が増大するという問題がある。特に、リフレッシュ動作時には、全てのブロックにおいて、同時に端マット行へのアクセスが行われることになるため、そのピーク電流の増大が通常のアクセス動作に比較して大幅に増加する。

例えば、上述の例のように１バンク当り２行のマット行を選択的に活性化してリフレッシュ動作を行なう場合には、通常、８行のマット行が活性化されるのに対して、端マット行を活性化するときには、通常マットの４行のマット行と、端マットの８行のマット行との計１２行のマット行が活性化され、上述したように、通常マット行のみのリフレッシュに対して１．５倍の駆動電流が流れることになる。
ここで、２倍のワードラインを活性化してリフレッシュを行う構成は、半導体記憶装置の記憶容量が２倍となっても、リフレッシュサイクルを元のままとする必要に対応したものである。このため、記憶容量を２倍とすると、単純に２倍のリフレッシュ時間となり、メモリセルにおける記憶保持時間の能力を向上させる必要がある。
一方、メモリセルの記憶保持時間の能力を同等とした場合、ｎ回のリフレッシュコマンドにより、２ｎのワードラインを立ち上げて、１リフレッシュ周期に２ワード分のリフレッシュ処理を行う必要がある。

上述した問題を解決するため、４つのバンク全てにおいて同時に同一のマット行が選択されないように、入力されたワードラインアドレスに対応してワードラインを選択するＸデコーダを、入力されるワードラインアドレスに対して同一のワードラインが選択されない回路構成としている（例えば、特許文献１参照）。
すなわち、各バンクのＸデコーダに対して、同一のワードラインアドレスが入力されるが、選択されるマット行の位置がそれぞれのバンクにおいて異なるように、各バンクのＸデコーダの回路構成を異ならせておくことで、全てのバンクにおいて同時に同一のマット行が選択されないようにし、リフレッシュ動作における消費電力の増加を低減させている。
特開２００４−０５５００５号公報

しかしながら、特許文献１に示す従来の半導体装置にあっては、Ｘデコーダの回路自体を変更してしまうため、ワードラインアドレスとマット位置との対応が不明確となり、かつ不良ワードラインを救済ワードラインと置換するリダンダンシ回路が複雑となる欠点がある。
本発明は、このような事情に鑑みてなされたもので、リフレッシュにおいて各バンクにて同時にあるいは連続して端マットへのアクセスを行わず、ワードラインを駆動するための消費電流を抑制する半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、オープンビットライン構造からなる半導体記憶装置であり、リフレッシュコマンドの数を計数し、ワードラインアドレスを生成するリフレッシュカウンタと、複数のマットからなるバンク毎に設けられ、外部から入力されるアドレスまたは前記ワードラインアドレスの一部ビットをプリデコードし、マットの行を選択する複数ビットからなるプリデコード信号を出力するプリデコーダと、該プリデコーダ毎に設けられ、リフレッシュ時であることを示すリフレッシュ信号が入力されると、プリデコード信号のビット配置を変換するビット配置変換回路と、プリデコード信号と、前記一部ビットを除いた外部から入力されるアドレスまたはワードラインアドレスとにより、マットの行及びワードラインの駆動信号を出力するＸデコーダとを有することを特徴とする。

本発明の半導体記憶装置は、前記駆動位置変換回路が、各バンク毎にて異なるビット配置にプリデコード信号を変換することを特徴とする。

本発明の半導体記憶装置は、前記リフレッシュカウンタがマットの行を選択する複数ビットのうちいずれか１つをワードラインアドレスの最下位ビットとして出力することを特徴とする。

本発明の半導体記憶装置は、オープンビットライン構造からなる半導体記憶装置であり、リフレッシュコマンドの数を計数し、ワードラインアドレスを生成するリフレッシュカウンタと、複数のマットからなるバンク毎に設けられ、外部から入力されるアドレスまたは前記ワードラインアドレスの一部ビットをプリデコードし、マットの行を選択する複数ビットからなるプリデコード信号を出力するプリデコーダと、プリデコード信号と、前記一部ビットを除いた外部から入力されるアドレスまたはワードラインアドレスとにより、マットの行及びワードラインの駆動信号を出力するＸデコーダとを有し、前記リフレッシュカウンタがマットの行を選択する複数ビットのうちいずれか１つをワードラインアドレスの最下位ビットとして出力することを特徴とする。

本発明の半導体記憶装置のリフレッシュ方法は、オープンビットライン構造からなる半導体記憶装置のリフレッシュ方法であり、リフレッシュコマンドの数を計数し、ワードラインアドレスを生成するリフレッシュカウント過程と、複数のマットからなるバンク毎に設けられ、外部から入力されるアドレスまたは前記ワードラインアドレスの一部ビットをプリデコードし、マットの行を選択する複数ビットからなるプリデコード信号を出力するプリデコード過程と、該プリデコード毎、リフレッシュ時であることを示すリフレッシュ信号が入力されると、プリデコード信号のビット配置を変換するビット配置変換過程と、プリデコード信号と、前記一部ビットを除いた外部から入力されるアドレスまたはワードラインアドレスとにより、マットの行及びワードラインの駆動信号を出力するＸデコード過程とを有することを特徴とする。

本発明の半導体記憶装置のリフレッシュ方法は、オープンビットライン構造からなる半導体記憶装置のリフレッシュ方法であり、リフレッシュコマンドの数を計数し、ワードラインアドレスを生成するリフレッシュカウント過程と、複数のマットからなるバンク毎に設けられ、外部から入力されるアドレスまたは前記ワードラインアドレスの一部ビットをプリデコードし、マットの行を選択する複数ビットからなるプリデコード信号を出力するプリデコード過程と、プリデコード信号と、前記一部ビットを除いた外部から入力されるアドレスまたはワードラインアドレスとにより、マットの行及びワードラインの駆動信号を出力するＸデコード過程とを有し、前記リフレッシュカウント過程にてマットの行を選択する複数ビットのうちいずれか１つをワードラインアドレスの最下位ビットとして出力することを特徴とする。

以上説明したように、本発明によれば、駆動位置変換回路により、リフレッシュ時において、各バンクにて同一のマット行が選択されないように、ワードラインアドレスのビット配置を変換することにより、端マット行が選択されるタイミングを分散させたため、全バンクにて同時に端マットが選択されることが無くなり、ワードラインの駆動電流を抑制するとともに、マット行選択線を駆動するための駆動電流を抑制することができる。
また、本発明によれば、駆動位置変換回路により、リフレッシュ時でない場合とリフレッシュ時の場合とにおいて、ワードラインアドレスのビット配置を変換するか否かを選択することができる構成となっており、メモリセルのデータ割付を変更することなく、従来のようにＸデコーダ自体を変換することがないため、リダンダンシ回路の構成を複雑とすることがない。

本発明の半導体装置は、従来例と同様なオープンビットライン構造（センスアンプを挟んで両側にマットが配置されて構成され、このセンスアンプが一方のマットに属するビットラインと他方のマットに属するビットラインとの電位を比較増幅する構成）であり、メモリセルアレイを複数のバンクに分割し、分割されたバンク各々が、行列配置された複数のメモリセルからなる複数のマットが行列配置されて構成され、この複数のマットの行毎に接続される複数のマット行選択線と、各々が互いに隣接するマット行同士の間に配置され、上記複数のメモリセルに対して千鳥配置された複数のセンスアンプと、を有している。
また、複数のマットからなるバンク毎に設けられ、外部から入力されるアドレスまたはリフレッシュカウンタにより生成されるワードラインアドレスの一部ビットをプリデコードし、マットの行を選択する複数ビットからなるプリデコード信号を出力するプリデコーダと、このプリデコード信号と、前記一部ビットを除いた外部から入力されるアドレスまたはワードラインアドレスとにより、マットの行及びワードラインの駆動信号を出力するＸデコーダとを有している。本実施形態においては、マット行選択線とワードラインを駆動するための駆動信号とはＸデコーダにより形成される。

＜第１の実施形態＞
以下、本発明の第１の実施形態による半導体記憶装置を図面を参照して説明する。図１は同実施形態による半導体集積回路の構成例を示すブロック図である。
この図において、本発明の半導体記憶装置は、コマンドデコーダ１、リフレッシュカウンタ２、セレクタ３、プリデコーダ４、ビット配置変換回路５、Ｘデコーダ６、Ｙデコーダ７及び複数のバンク８を有している。プリデコーダ４、ビット配置変換回路５、Ｘデコーダ６、Ｙデコーダ７はバンク毎に設けられている。

バンク８は、複数のマットに分割されており、例えば、図２に示すように、ワードラインアドレスＸ８、Ｘ９、Ｘ１０、Ｘ１１、Ｘ１２、Ｘ１３から設定されるマットＭ０〜マットＭ３１の３２個に分割されている。
ここで、マットＭ０〜Ｍ３１各々は、ワードラインアドレスＸ０〜Ｘ７により設定される２５６本の正規ワードラインと、ビットラインアドレスＹ（Ｙ０〜Ｍ）により設定される複数のビットラインにて形成されている。

コマンドデコーダ１は、／ＣＡＳ（Column Address Strobe）、／ＲＡＳ（Row Address Strobe）、／ＷＥ（Write Enable）、／ＣＳ（Chip Select）などの制御信号により、半導体記憶装置内における各バンク８に対するリフレッシュ操作やデータの書き込み及び読み出し処理を行うための内部制御信号を生成している。以下の説明において、コマンドデコーダ１は、上記各制御信号によりリフレッシュコマンドを生成して出力するが、他のデータの書き込み及び読み出し処理に対する制御信号に関し、本発明と関係ない他の信号にの説明は省略する。

リフレッシュカウンタ２は、リフレッシュ対象のワードラインを選択するためのアドレスを生成する回路であり、リフレッシュコマンドの入力された回数をカウントし、ワードラインアドレスＸ０〜Ｘ１１を出力する。
ここで、リフレッシュ時には、ワードラインアドレスの最上位ビットであるＸ１３をDon't Careとするため、ワードラインアドレスＸ１３は使用されないため、リフレッシュアドレスとして生成する必要はない。

セレクタ回路３は、外部から入力されるワードワインアドレスＸ０〜Ｘ１３を用いるか、上記リフレッシュカウンタ２から出力されるワードラインアドレスＸ０〜Ｘ１２を用いるかの選択を、リフレッシュコマンドにより行う。
例えば、セレクタ回路３は、リフレッシュコマンドが入力されていない場合、外部から入力されるワードラインアドレスをプリデコーダ４へ出力し、一方、リフレッシュコマンドが入力されている場合、リフレッシュカウンタ２が生成するワードラインアドレスをプリデコーダ４へ出力する。
プリデコーダ４は、ワードラインアドレスの１部を入力し、すなわちマットの行を選択するワードラインアドレスＸ８、Ｘ９及びＸ１０を入力し、複数ビットからなるマットの行を選択するプリデコード信号として、対応するマット行選択線を駆動する信号を出力する。このプリデコーダ５は各バンクにて同一の構成となっている。

ビット配置置換回路５は、リフレッシュコマンド（リフレッシュ信号）が入力されていない場合、入力される上記プリデコード信号をそのままのビット配置により出力し（図３の＜Normal＞）、一方、リフレッシュコマンドが入力されると、プリデコード信号のビット配置を変換する（図３の＜REF＞）。
図３に示すように、バンク毎、本実施形態の場合、４つのバンクを想定しているため、ビット配置置換回路５は、入力されるプリデコード信号のビット配置を置換するが、４つそれぞれのバンク間にて置換結果のビット配置が異なるよう構成されている。

例えば、図３において、プリデコーダ４として、プリデコーダ４＿０及びビット配置置換回路５＿０がバンクＢ０に対応し、プリデコーダ４＿１及びビット配置置換回路５＿１がバンクＢ１に対応し、プリデコーダ４＿２及びビット配置置換回路５＿２がバンクＢ２に対応し、プリデコーダ４＿３及びビット配置置換回路５＿３がバンクＢ３に対応している。
ここで、それぞれのプリデコーダ４＿０〜４＿３に対し、ワードラインアドレス｛Ｘ８，Ｘ９，Ｘ１０｝が入力されると、プリデコーダ４＿０〜４＿３は、＜Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７＞のいずれかのビット位置から、マット行選択に用いるプリデコード信号を出力する。

ビット配置置換回路５＿０は入力するビット配列＜Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７＞と、出力するビット配列＜Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７＞とは同様であり、入力されたプリデコード信号をそのままのビット位置にて出力する。
一方、ビット配置置換回路５＿１は入力するビット配列＜Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７＞と、出力するビット配列＜Ｂ６，Ｂ１，Ｂ０，Ｂ３，Ｂ２，Ｂ５，Ｂ４，Ｂ７＞とビット配置が並べ替えられて置換され、例えば、ビット＜Ｂ０＞が入力されると、ビット＜Ｂ２＞に対応するビット位置のプリデコード信号が出力される。

同様に、ビット配置置換回路５＿２は入力するビット配列＜Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７＞と、出力するビット配列＜Ｂ４，Ｂ１，Ｂ６，Ｂ３，Ｂ０，Ｂ５，Ｂ２，Ｂ７＞とビット配置が並べ替えられて置換され、例えば、ビット＜Ｂ０＞が入力されると、ビット＜Ｂ４＞に対応するビット位置のプリデコード信号が出力される。
また、 ビット配置置換回路５＿３は入力するビット配列＜Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７＞と、出力するビット配列＜Ｂ２，Ｂ１，Ｂ４，Ｂ３，Ｂ６，Ｂ５，Ｂ０，Ｂ７＞とビット配置が並べ替えられて置換され、例えば、ビット＜Ｂ０＞が入力されると、ビット＜Ｂ６＞に対応するビット位置のプリデコード信号が出力される。
上述したように、ビット配置置換回路５は、リフレッシュコマンドが入力されている場合、入力されるプリデコード信号に対してバンク毎に異なるビット配置の置換を行い、バンク毎に異なるマット行が選択されるプリデコード信号を出力する。

Ｘデコーダ６は、上記プリデコード信号及びワードラインアドレスＸ１１によりマット行の選択を行うマット行選択配線を駆動し、ワードラインアドレスＸ０〜Ｘ７により、選択されたマット内におけるワードラインの駆動を行い、入力されたワードラインアドレスに対応するワードラインの活性化を行う。
Ｙデコーダ７は、外部から入力されるアドレスから、ワードラインアドレスＸ０〜Ｘ１３を除いたビットラインアドレスＹによりビットラインを選択する回路である。

上述した構成により、ビット配置置換回路５は、リフレッシュ時において、プリデコーダ４から入力するプリデコード信号のビット配置を、各バンク毎に異なるビット配置に変換し、同一のマット行が選択されないようにしている。
これにより、ワードラインアドレスが端マット行を選択するアドレスとなったとしても、同一のマット行が選択されないため、同一のリフレッシュ周期において、半導体集積回路における全てのバンクにて端マット行が同時に選択されることがない。
したがって、本発明によれば、端マットのマット行選択線及び端マットにおけるワードラインの駆動を位置的に分散することができ、マット行選択線の駆動電流及びワードラインの駆動電流をピーク電流の上昇を抑制し、ワードラインの駆動電圧の低下を防止することができ、効率的なリフレッシュを行うことができる。

ただし、リフレッシュカウンタ２は、リフレッシュコマンドが入力されるごとに、Ｘ０〜Ｘ１２を順番にインクリメント（１ずつ加算）していく。
このため、一端いずれかのバンクにおける端マットが選択されると、マット選択を行うワードラインアドレスの最下位ビット、すなわちワードラインアドレスＸ８が変化するまで、同一の端マットに対して連続してリフレッシュ処理が行われることとなる。

＜第２の実施形態＞
次に、第２の実施形態による半導体記憶装置の構成を図４を用いて説明する。図４は第２の実施形態による半導体記憶装置の構成例を示すブロック図である。
第１の実施形態と同様な構成については、同一の符号を付けて説明を省略する。第２の実施形態が第１の実施形態と異なる点は、プリデコーダ４の出力であるプリデコード信号が、リフレッシュ時においても、ビット配置を変換せずにそのままＸデコーダ６に入力されていることと、リフレッシュカウンタ９が図５に示す構成をしていることである。
また、図５において、リフレッシュ周期毎に２倍のワードラインを立ち上げる構成の場合、ワードラインアドレスＸ１２を出力するシフトレジスタＳ１２は必要が無く、また最下位ビットはワードラインアドレスＸ９となる。

図５から判るように、リフレッシュカウンタ９は、マット行の選択を行うＸ８〜Ｘ１２のいずれかが、最下位ビットとして出力されるように、ビット構成が配置されている。
これにより、リフレッシュコマンドが入力される際、マット行選択のワードラインアドレスのビットが変化するため、カウント毎に選択されるマット行が変わり、各バンクにおいて連続して同一のマット行が選択されることが無くなる。
本実施形態においては、リフレッシュカウンタ９をシフトレジスタＳ０からＳ１２により構成したが、生成されるワードラインアドレスのビット配置をマット行を選択する複数ビットのうちいずれか１つを、出力されるリフレッシュアドレスとしてのワードラインアドレスの最下位ビットとして設定されていれば、何れのカウンタ構成を用いても良い。

これにより、端マットのマット行が連続して選択されることが無くなり、ワードラインの駆動電流の消費を時間的に分散することができる。
しかしながら、マット行としては全てのバンクにて同一のマット行が選択されるため、消費電流のピークは存在することとなる。
この構成においても、リフレッシュアドレスの出力するワードラインアドレスのビット配置がことなるのみで、第１の実施形態と同様に、メモリセルのアドレス割付を変更することがない。

＜第３の実施形態＞
第３の実施形態は、図１の第１の実施形態におけるリフレッシュカウンタ２を、第２の実施形態におけるリフレッシュカウンタ９に変更する構成である。
この構成により、第１の実施形態と同様に、リフレッシュ時において、全てのバンクにて同時に端マットが選択されることが無く、かつ第２の実施形態と同様に、連続して同一のマット行が選択されないため、より細かい分散、すなわち選択されるマット行の位置及びマットの選択される時間の分散を実現し、リフレッシュ時におけるマット行選択配線及びワードラインを駆動する駆動電流のピーク電流値をより抑制することができる。

本発明の第１の実施形態による半導体記憶装置の構成例を示すブロック図である。 メモリセルアレイを分割した図１のバンク８の構成を示す概念図である。 図１のビット配置変換回路５の構成例を示すブロック図である。 本発明の第２の実施形態による半導体記憶装置の構成例を示すブロック図である。 図４のリフレッシュカウンタ９の構成例を示すブロック図である。 本発明の使用対象となるオープンビットライン構造を説明する概念図である。 本発明の使用対象となるオープンビットライン構造を説明する概念図である。 半導体記憶装置のバンク構成を説明するバンク配置図である。

符号の説明

１…コマンドデコーダ
２…リフレッシュカウンタ
３…セレクタ
４、４＿０、４＿１、４＿２、４＿３…プリデコーダ
５、５＿０、５＿１、５＿２、５＿３…ビット配置変換回路
６…Ｘデコーダ
７…Ｙデコーダ
８…バンク
Ｓ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６…シフトレジスタ
Ｓ７、Ｓ８、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２…シフトレジスタ

Claims (6)

1. オープンビットライン構造からなる半導体記憶装置であり、
   リフレッシュコマンドの数を計数し、ワードラインアドレスを生成するリフレッシュカウンタと、
   複数のマットからなるバンク毎に設けられ、外部から入力されるアドレスまたは前記ワードラインアドレスの一部ビットをプリデコードし、マットの行を選択する複数ビットからなるプリデコード信号を出力するプリデコーダと、
   該プリデコーダ毎に設けられ、リフレッシュ時であることを示すリフレッシュ信号が入力されると、プリデコード信号のビット配置を変換するビット配置変換回路と、
   プリデコード信号と、前記一部ビットを除いた外部から入力されるアドレスまたはワードラインアドレスとにより、マットの行及びワードラインの駆動信号を出力するＸデコーダと
   を有することを特徴とする半導体記憶装置。
2. 前記駆動位置変換回路が、各バンク毎にて異なるビット配置にプリデコード信号を変換することを特徴とする請求項１記載の半導体記憶装置。
3. 前記リフレッシュカウンタがマットの行を選択する複数ビットのうちいずれか１つをワードラインアドレスの最下位ビットとして出力することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. オープンビットライン構造からなる半導体記憶装置であり、
   リフレッシュコマンドの数を計数し、ワードラインアドレスを生成するリフレッシュカウンタと、
   複数のマットからなるバンク毎に設けられ、外部から入力されるアドレスまたは前記ワードラインアドレスの一部ビットをプリデコードし、マットの行を選択する複数ビットからなるプリデコード信号を出力するプリデコーダと、
   プリデコード信号と、前記一部ビットを除いた外部から入力されるアドレスまたはワードラインアドレスとにより、マットの行及びワードラインの駆動信号を出力するＸデコーダと
   を有し、
   前記リフレッシュカウンタがマットの行を選択する複数ビットのうちいずれか１つをワードラインアドレスの最下位ビットとして出力することを特徴とする半導体記憶装置。
5. オープンビットライン構造からなる半導体記憶装置のリフレッシュ方法であり、
   リフレッシュコマンドの数を計数し、ワードラインアドレスを生成するリフレッシュカウント過程と、
   複数のマットからなるバンク毎に設けられ、外部から入力されるアドレスまたは前記ワードラインアドレスの一部ビットをプリデコードし、マットの行を選択する複数ビットからなるプリデコード信号を出力するプリデコード過程と、
   該プリデコード毎、リフレッシュ時であることを示すリフレッシュ信号が入力されると、プリデコード信号のビット配置を変換するビット配置変換過程と、
   プリデコード信号と、前記一部ビットを除いた外部から入力されるアドレスまたはワードラインアドレスとにより、マットの行及びワードラインの駆動信号を出力するＸデコード過程と
   を有することを特徴とする半導体記憶装置のリフレッシュ方法。
6. オープンビットライン構造からなる半導体記憶装置のリフレッシュ方法であり、
   リフレッシュコマンドの数を計数し、ワードラインアドレスを生成するリフレッシュカウント過程と、
   複数のマットからなるバンク毎に設けられ、外部から入力されるアドレスまたは前記ワードラインアドレスの一部ビットをプリデコードし、マットの行を選択する複数ビットからなるプリデコード信号を出力するプリデコード過程と、
   プリデコード信号と、前記一部ビットを除いた外部から入力されるアドレスまたはワードラインアドレスとにより、マットの行及びワードラインの駆動信号を出力するＸデコード過程と
   を有し、
   前記リフレッシュカウント過程にてマットの行を選択する複数ビットのうちいずれか１つをワードラインアドレスの最下位ビットとして出力することを特徴とする半導体記憶装置のリフレッシュ方法。

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