JP4756724B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、主としてシンクロナス・ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のバースト動作を行なうカラム選択技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
シンクロナスＤＲＡＭ（ダイナミック型ＲＡＭ）はバースト動作を行うために、チップ上にアドレスカウンタを有する。標準的には、信号が伝搬する順番に、外部アドレスを受け取る入力部、次にそのアドレスから次のサイクルで用いるアドレスを演算するアドレスカウンタ、冗長アドレス比較回路とそれに並列に配置されたプリデコーダ、冗長比較結果に基づきプリデコーダ出力を制御する出力バツファ、カラムデコーダから構成される。
【０００３】
カラム系選択動作の高速化のために、プリデコーダと冗長回路の後段にアドレスシフトレジスタを設け、かかるシフトレジスタのシフト動作によってバースト動作のためのアドレス信号を生成するようにしたシンクロナスＤＲＡＭの例として、特開平６−２７５０７３号公報、特開平９−３２０２６９号公報がある。
【０００４】
【発明が解決しようとする課題】
ＭＰＵ（マイクロプロセッサ・ユニット）の動作周波数高速化に伴い、ＤＲＡＭの高速化に対する要求も高まっている。しかし、外部アドレスを受け取る入力部のアドレスから次のサイクルで用いるアドレスを演算するアドレスカウンタを設けるような標準的な回路構成では、コマンドデコーダがカラム系動作信号を発生するまでアドレスをその先に送ることができないのでファーストアクセスが遅れてしまう。そこで、上記公報に記載のシンクロナスＤＲＡＭでは、プリデコーダの後段にシフトレジスタを設けることよりファーストアクセスの高速化及びアドレスのカウントアツプ動作をシフト動作で実現できるためにサイクルの高速化も図ることができる。
【０００５】
しかしながら、上記公報に記載のシンクロナスＤＲＡＭでは、単純なシフト動作によるバーストモードしか対応されておらず、初期アドレスに対応して複雑なアドレスを変化を必要とするインターリーブ動作モードには対応できない。例えば、バースト長が８のとき、インターリーブ動作モードでは初期値が０ならシーケンシャル動作モードと同じく０→１→２→３→４→５→６→７となるが、初期値が１なら１→０→３→２→５→４→７→６となり、初期値２なら２→３→０→１→６→７→４→５となる等のように前記公報に記載のシフトレジスタでは到底実現不能ものになってしまう。更に、上記特開平９−３２０２６９号公報では冗長回路に対する配慮がなく、特開平６−２７５０７３号公報では、冗長回路にも同様なシフトレジスタを設けるために回路規模が大きくなってしまうという問題も有する。
【０００６】
この発明の目的は、高速化を図りつつ多様なバースト動作を実現した半導体記憶装置を提供することにある。この発明の他の目的は、高速化を図りつつ冗長回路の簡素化を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数のワード線と複数のビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を設け、上記第１のプリデコーダの出力信号と上記出力回路を通した出力信号とにより上記選択信号を形成し、上記シフトレジスタは、互いに独立した偶数アドレス用の複数の偶数ビットが循環する第１シフトレジスタと奇数アドレス用の複数の奇数ビットが循環する第２シフトレジスタを用い、それらのアップとダウンのシフト動作の組み合わせによって上記初期値を基にシーケンシャル動作とインターリーブ動作とからなる２通りの上記ビット線の連続的な選択信号を形成する。
【０００８】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数のワード線と複数のビット線及び冗長ビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を用い、上記冗長ビット線に切り換える冗長回路として、記憶回路に記憶された不良アドレスのうち上記の上位アドレスに対応したアドレス信号と入力されたアドレス信号とを比較する比較回路と、記憶回路に記憶された不良アドレスのうち上記の下位アドレスをデコードする冗長プリデコーダと、上記比較回路の比較一致出力と、上記冗長プリデコーダと上記第２のプリデコーダのそれぞれの出力信号との一致を検出する一致検出回路とを用い、上記一致検出回路の検出信号により、上記カラム系アドレスデコーダで形成された選択信号に代えて上記冗長回路により上記冗長ビット線の中から特定のビット線を選択する。
【０００９】
【発明の実施の形態】
図１には、この発明に係るシンクロナスＤＲＡＭのカラム系選択回路の一実施例の基本的なブロック図が示され、図２にはその動作波形図が示されている。従来の標準的なシンクロナスＤＲＡＭでは、アドレスバッファＡＤＢの次にあったアドレスカウンタＹＣＴＲが、この実施例ではカラムプリデコーダＹＰＤの次に移動している。つまり、アドレスバッファＡＤＢにより取り込まれた内部アドレス信号ＣＡｎは、カラムプリデコーダＹＰＤとＹ系冗長回路を構成する冗長アドレス比較回路ＹＲに供給される。ただし、この実施例のアドレスカウンタＹＣＴＲは、いわゆる２進のカウンタ回路ではなく、シフトレジスタＳＲによって構成される。
【００１０】
この構成によって、アドレスカウンタＹＣＴＲがアクセススピードを決めるクリティカルパスから除かれ、図示しないコマンドデコーダがカラム系動作信号を発生するのを待たずに、アドレスＣＡｎをカラムプリデコーダＹＰＤにアドレス信号ＣＡｎ’を冗長アドレス比較回路ＹＲに入力することができるため、ファーストアクセスの高速化が可能になる。また、アドレスカウンタＹＣＴＲはプリデコーダ出力信号ＡＹｍｎをシフトするだけでカウントアップができるため、従来のような２進のカウンタ回路のようなカウントアップ用の演算器が不要となり、サイクルの高速化も可能となる。
【００１１】
上記の回路構成では、冗長アドレス比較回路ＹＲにはアドレスバッファＡＤＢを通した外部から入力されたアドレス信号ＣＡｎ’しか入力されず、バースト動作時のカウンタアドレスは入力されない。したがって、カウンタアドレスが冗長アドレスと一致してヒット信号ＨＩＴｎが形成された場合に正規系を停止し、冗長カラム選択信号を発生する別の回路が必要になる。これに対応するため、この実施例では冗長アドレス比較回路ＹＲのヒット信号ＨＩＴｎは、プリデコーダ出力バッファＹＰＤＯに供給され、かかるプリデコーダ出力バッファＹＰＤＯによって、上記正規回路と冗長回路及びバースト動作と通常動作との切り換えが一括して行なわれる。
【００１２】
図２において、クロックＣＬＫに同期してコマンドＣｏｍｄが入力され、コマンドによってリードモード（ＲＥＡＤ）が指定され、カラムアドレスＣＡ（Ａａ０）が上記クロック信号ＣＬＫに同期して内部アドレスＣＡｎとして取り込まれる。カラムプリデコーダＹＰＤは、そのプリデコーダ出力信号ＡＹｍｎを形成し、それと並行して内部アドレス信号ＣＡｎ'が冗長回路のアドレス比較回路に入力され、それと不良アドレスが比較されて一致信号ＨＩＴｎが形成される。
【００１３】
上記コマンドデコーダによりリードモードが判定され、デコーダイネーブルクロック信号ＣＳＥが形成され、これにより上記冗長回路の一致／不一致に対応して、不一致ならカラムプリデコーダＹＰＤの出力信号であるプリデコーダ出力信号（ＡＹｍｎ）、一致なら冗長回路による冗長選択信号がプリデコーダ出力バッファＹＰＤＯより選択され、その出力信号ＡＹｍｎＤがカラムデコーダＹＤＥＣに供給されてカラム選択信号ＹＳが形成される。以下、クロック信号ＣＣＬＫに同期して、バースモードならアドレスカウンタ（シフトレジスタ）ＹＣＴＲがシフト動作を行なって次アドレスに対応したプリデコード信号（ＳＲｏｕｔｎ）を形成するので、プリデコーダ出力バッファＹＰＤＯがそれを出力してカラムデコーダＹＤＥＣによりカラム選択信号ＹＳを形成する。
【００１４】
このようにコマンドデコーダによりリードモードが判定されてデコーダイネーブルクロック信号ＣＳＥにより行なわれるファーストアクセスのカラム選択動作及びクロック信号ＣＣＬＫによるバースト動作時の第２回目以降のサイクルも上記単なるシフトレジスタによるシフト動作で形成されたプリデコード信号ＳＲｏｕｔｎにより実現できるから高速となるものである。
【００１５】
図３には、この発明に係るシンクロナスＤＲＡＭのカラム系選択回路の一実施例の具体的なブロック図が示されている。この実施例では、カラムプリデコーダＹＰＤは、ライト用プリデコーダ５０４とリード用プリデコーダ５０５に分けられる。この理由は、クロック信号ＣＬＫの高速化に伴い、ライトモードでは書き込みデータがカラム選択回路に伝えられるまでの信号遅延に対応させてカラム選択動作を遅らせる必要がある。アドレスバッファＡＤＢを通したアドレス信号は、ライトアドレスレジスタ５０２により例えば２クロック分遅れたアドレス信号ＬＷＡにされて、上記ライト用プリデコーダ５０４に供給される。上記ライトモードでのカラム選択の遅延に対応して、冗長アドレス比較回路ＹＲでのヒット信号はヒットレジスタ５１０に入力されて、ここでクロック信号に対応して例えば２クロック分遅延させられ、ライトモードでのヒット信号ＨＩＴＷを上記のようにライドモードでのカラム選択動作に対応して遅延させて不良ビット線を冗長ビット線に切り換える。
【００１６】
上記ライト用とリード用プリデコーダ５０４，５０５は、更にバースト長に対応した下位アドレスと上位アドレスに分けられる。例えば、バースト長が２、４、８の３通りである場合には、下位アドレスは０〜７を指定する３ビットのアドレス信号が下位プリデコーダに入力されて、１／８のデコード動作が行なわれる。上記３ビット以外のカラム選択用のアドレス信号が上位アドレスとされて、上位プリデコーダでデコードされる。
【００１７】
冗長アドレス比較回路ＹＲは、アドレスバッファを通して入力されたアドレス信号のうち、上位アドレスとそれに対応された救済アドレスのうちの上位アドレスとを比較するアドレス比較回路と、救済アドレスの下位アドレスのデコード信号と上記アドレス比較回路の出力との一致を判定する判定回路から構成されて、上記バースト長に対応した複数通りの一致信号を形成する。
【００１８】
つまり、冗長アドレス比較回路ＹＲは、まず冗長（救済）アドレスと外部入力アドレスのそれぞれ下位３ビットを除いた上位ビットについてアドレス比較を行い、双方が一致した場合には、冗長（救済）アドレスの下位３ビットについてのプリデコード信号である冗長アドレスプリデコード信号を上記下位アドレスプリデコーダ出力バッファ５０８に出力する。下位アドレスのプリデコーダ出力バッファ５０８では、この冗長アドレスプリデコード信号をラッチし、外部入力アドレスのプリデコード信号あるいはアドレスカウンタＹＣＴＲ（バーストカウンタ５０９）の出力信号と毎クロックサイクルごとに比較して、一致した場合には正規系のカラムデコーダを停止し、冗長のカラム選択信号を発生する。この実施例では、シンクロナスＤＲＡＭが複数のメモリバンクを持つ場合には、後述するように高速化のために冗長アドレス比較回路ＹＲはバンク毎に別々に設ける。
【００１９】
ライト用及びリード用のプリデコーダ５０４，５０５のうち、上位アドレスに対応したプリデコード出力ＡＹＷ３，ＡＹＷ６及びＡＹＲ３，ＡＹＲ６は、上位アドレスプリデコーダ出力バッファ５０７を通してＹデコーダ５１１に入力される。Ｙデコーダ５１１は、上記下位プリデコード信号ＡＹＯＤ又はＲＹと上位プリデコード信号ＡＹ３Ｄ，ＡＹ６Ｄとにより、カラム選択信号ＹＳを形成する。
【００２０】
コマンドデコーダ５０１は、外部端子から供給される制御信号の組み合わせにより指定されるコマンドを受けて、各種制御信号を形成する。同図では、カラム系の選択動作に対応した代表的な制御信号のみが例示的に示されている。クロックバッファ５０３は、外部端子から供給されたクロック信号を受けて、内部クロック信号を形成する。同図では、カラム系の選択動作に用いられる代表的なクロック信号のみが例示的に示されている。また、モードレジスタ５０６は、各種モードの設定を行なうものであるが、同図では、カラム系の選択動作に対応した代表的な制御信号が例示的に示されている。
【００２１】
図４には、冗長アドレス比較回路ＹＲの一実施例のブロック図が示されている。冗長アドレス比較回路ＹＲは、カラムアドレス信号ＣＡ０〜ＣＡ８のうち、下位３ビットを除いた、アドレス信号ＣＡ３〜ＣＡ８と、それに対応した救済アドレスＣＲＡ３〜ＣＲＡ８との一致を比較するアドレス比較回路を備える。このアドレス比較回路は、アドレス信号ＣＡ３とＣＲＡ３に対応した１ビット分の排他的論理和回路ＥＮＯＲが代表として例示的に示されているように、インバータ回路Ｎ１，Ｎ２とＮチャンネル型ＭＯＳＦＥＴＱ１，Ｑ３とＰチャンネル型ＭＯＳＦＥＴＱ２，Ｑ４からなる２組の回路によって構成される。
【００２２】
非反転の救済アドレスＣＲＡａＴとそれを受けるインバータ回路Ｎ１の出力信号により上記ＭＯＳＦＥＴＱ１とＱ２からなるＣＭＯＳスイッチを制御し、かかるＣＭＯＳスイッチを通して非反転の入力されたアドレス信号ＣＡａＴを伝達させる。反転の救済アドレスＣＲＡａＢとそれを受けるインバータ回路Ｎ２の出力信号により上記ＭＯＳＦＥＴＱ３とＱ４からなるＣＭＯＳスイッチを制御し、かかるＣＭＯＳスイッチを通して反転の入力されたアドレス信号ＣＡａＢを伝達させる。上記２つのＣＭＯＳスイッチの出力を共通化し（ワイヤードオア論理）て出力信号を得る。
【００２３】
例えば、非反転の救済アドレスＣＲＡａＴがハイレベルで、入力された非反転のアドレス信号ＣＡａＴが同じくハイレベルで一致した場合には、上記ＭＯＳＦＥＴＱ１とＱ２からなるＣＭＯＳスイッチがオン状態となり、上記入力された非反転のアドレス信号ＣＡａＴのハイレベルを出力に伝える。また、反転の救済アドレスＣＲＡａＢがハイレベルで、入力された反転のアドレス信号ＣＡａＢが同じくハイレベルで一致した場合には、上記ＭＯＳＦＥＴＱ３とＱ４からなるＣＭＯＳスイッチがオン状態となり、上記入力された反転のアドレス信号ＣＡａＢのハイレベルを出力に伝える。つまり、救済アドレスと入力アドレスとが一致した場合にはハイレベルの一致信号が出力される。
【００２４】
例えば、非反転の救済アドレスＣＲＡａＴがハイレベルで、入力された非反転のアドレス信号ＣＡａＴがロウレベルで不一致した場合には、上記ＭＯＳＦＥＴＱ１とＱ２からなるＣＭＯＳスイッチがオン状態となり、上記入力された非反転のアドレス信号ＣＡａＴのロウレベルを出力に伝える。また、反転の救済アドレスＣＲＡａＢがハイレベルで、入力された反転のアドレス信号ＣＡａＢがロウレベルで不一致した場合には、上記ＭＯＳＦＥＴＱ３とＱ４からなるＣＭＯＳスイッチがオン状態となり、上記入力された反転のアドレス信号ＣＡａＢのロウレベルを出力に伝える。つまり、救済アドレスと入力アドレスとが不一致の場合にはロウレベルの不一致信号が出力される。
【００２５】
他のビットＣＡ４〜ＣＡ８及びＣＲＡ４〜ＣＲＡ８についても同様な排他的論理和回路ＥＮＯＲが設けられ、それぞれの一致出力信号が３入力のナンド（ＮＡＮＤ）ゲート回路Ｇ１，Ｇ２に分散されて入力され、その出力がノア（ＮＯＲ）ゲート回路Ｇ３に入力されて全体として論理積が採られて、全ビットＣＡ３〜ＣＡ８とＣＲＡ３〜ＣＲＡ８とが一致した場合にはノアゲート回路Ｇ３からハイレベル（論理１）の出力信号が形成される。
【００２６】
下位３ビットの救済アドレスＣＲＡ０〜ＣＲＡ２は、冗長プリデコーダＲＰＤに入力されて、８通りの救済デコード信号ＡＲＹ００〜ＡＲＹ０７に変換される。これらの救済デコード信号ＡＲＹ００〜ＡＲＹ０７は、それぞれナンドゲート回路に入力される。これらのナンドゲート回路には、上記のアドレス比較回路の一致信号がそれぞれに供給される。
【００２７】
シンクロナスＤＲＡＭが４つのメモリバンクを持つ場合、バンクを選択するアドレス信号Ａ１３とＡ１４を受けるバンク選択回路により形成されたバンク選択信号ＢＡＮＫｉが上記救済デコード信号ＡＲＹ００〜ＡＲＹ０７に対応されたナンドゲート回路の入力に供給される。上記救済デコード信号ＡＲＹ００〜ＡＲＹ０７に対応した各ゲート回路の出力信号は、それぞれヒット信号ＨＩＴｎ（０〜７）として出力される。同図では、太い線により上記８本分の一致信号（０〜７）を表している。上記４バンク構成のときには、それぞれのバンクに対して上記アドレス比較回路及び冗長プリデコーダＲＰＤと、ゲート回路が設けられ、バンク毎に形成された８通りの一致信号ＨＩＴｎが形成される。
【００２８】
このようにカラム系冗長回路として、８通りのヒット信号を形成しておけば、前記のようにシフトレジスタにより構成されたバーストカウンタ５０９により、それに該当する選択信号が形成されたときに正規回路の不良ビット線に代えて、冗長ビット線を選択することができる。この構成は、例えばバースト長に対応して８対分のビット線を一括して冗長回路に切り換える必要がないので、少ない冗長ビット線により効率的な欠陥救済を行なうようにすることができる。また、バースト長を２、４、８の複数通りに設定できる場合でも、共通の冗長回路を用いることができる。
【００２９】
図５には、モードレジスタ５０６の一実施例の構成図が示されている。モードレジスタ５０６は、Ａ０〜Ａ９からなるアドレスバスに対応した１０ビットのレジスタであり、そのうちＡ０〜Ａ２に対応した３ビットがバースト長ＢＬの設定に用いられる。この実施例では、上記アドレス信号Ａ０〜Ａ３のうち、Ａ０とＡ１を用いて２、４、８の３通りのバースト長の設定が可能にされる。将来において、Ａ２を用いることによって、２7＝１２８までのバースト長が指定可能にされる。
【００３０】
Ａ３に対応した１ビットは、バーストタイプＢＴの設定に用いられる。このビットＡ３が論理０ならシーケンシャル動作とされ、論理１ならインタリーブ動作とされる。以下、本願発明には直接関係ないが、Ａ４〜Ａ６に対応した３ビットは、／ＣＡＳレイテンシィの設定に用いられる。Ａ７に対応した１ビットは、テストモードの設定に用いられる。Ａ８は予備とされ、Ａ９はＤＬＬ（同期化回路）のリセットに用いられる。
【００３１】
図６には、この発明に係るシンクロナスＤＲＡＭのバーストモード動作説明図が示されている。シンクロナスＤＲＡＭのバーストシーケンスにはシーケンシャルとインターリーブの２種類があり、それぞれカウントアップの方式が異なる。シーケンシャルでは、単純にインクリメントすればよいので単純なシフト動作で対応できる。しかし、インターリーブでは例えば、バースト長が８であって、初期値が６のときには６→７→４→５→２→３→０→１のようなシーケンスとなり単純なシフト動作では対応できない。
【００３２】
本実施例では、インターリーブ動作モードでの各シーケンスを検討した結果、奇数と偶数に分けて見ると単純なシフト動作によって対応できることに気が付いた。つまり、図６において、バースト長が８のときにおいて、初期値が０のときのシーケンスは０→１→２→３→４→５→６→７であるが、それを偶数と奇数に分けてみると、０→２→４→６と１→３→５→７になる。そして、初期値が１のときのシーケンスは１→０→３→２→５→４→７→６となり、一見すると複雑なシーケンスではあるが、それを上記と同様に偶数と奇数に分けてみると、０→２→４→６と１→３→５→７のように上記初期値が０のときと同じくシフトアップ動作で実現できる。
【００３３】
以下、初期値が２〜７についてみると、初期値が２のときのシーケンスは２→３→０→１→６→７→４→５のように一見すると複雑となるが、それを偶数と奇数に分けてみると、２→０→６→４と３→１→７→５となり、初期値が３のときのシーケンスは３→２→１→０→７→６→５→４となり、それを偶数と奇数に分けてみると、２→０→６→４と３→１→７→５となって、上記初期値が２のときと同じくシフトダウン動作で実現できる。
【００３４】
初期値が４のときのシーケンスは４→５→６→７→０→１→２→３であるが、それを偶数と奇数に分けてみると、４→６→０→２と５→７→１→３になり、初期値が５のときにのシーケンスは５→４→７→６→１→０→３→２のように一見すると複雑になるが、それを偶数と奇数に分けてみると、４→６→０→２と５→７→１→３のように上記初期値が４のときと同じくシフトアップ動作で実現できる。
【００３５】
そして、初期値が６のときのシーケンスは６→７→４→５→２→３→０→１であるが、それを偶数と奇数に分けてみると、６→４→２→０と７→５→３→１になり、初期値が７のときにのシーケンスは７→６→５→４→３→２→１→０になり偶数と奇数に分けてみると、６→４→２→０と７→５→３→１のように上記初期値が６のときと同じくシフトダウン動作で実現できる。
【００３６】
バースト長が４のときには、初期値が０のときにのシーケンスは０→１→２→３であるが、それを偶数と奇数に分けてみると、０→２と１→３になる。そして、初期値が１のときのシーケンスは１→０→３→２となり、一見すると複雑なシーケンスではあるが、それを上記と同様に偶数と奇数に分けてみると、０→２と１→３のように上記初期値が０のときと同じくシフトアップ動作で実現できる。そして、初期値が２のときのシーケンスは２→３→０→１であるが、それを偶数と奇数に分けてみると、２→０と３→１のようなシフトダウン動作になる。初期値が３のときのシーケンスは３→２→１→０となり、それを上記と同様に偶数と奇数に分けてみると、２→０と３→１のように上記初期値が２のときと同じくシフトダウン動作で実現できる。
【００３７】
そして、上記バースト長が４のときのシーケンシャル動作モードにおいて、初期値が１のときのシーケンスが、１→２→３→０のように変化するため、それを偶数と奇数に分けると、２→０と１→３になり、偶数はシフトダウン動作に奇数はシフトアップ動作になる。また、初期値が３のときのシーケンスが、３→０→１→２のように変化するため、それを偶数と奇数に分けると、０→２と３→１になり、偶数はシフトアップ動作に奇数はシフトダウン動作になる。シーケンシャル動作モードでは、上記以外は全てシフトアップ動作によって対応できる。
【００３８】
プリデコーダ出力は、図６に示すようにバーストシーケンスに即した組み合わせで偶数と奇数とが必ずペアで２つ出力される。そして、偶数アドレス用と奇数アドレス用の２つのカウンタが設けられ、各カウンタはシフト動作を反転（シフトアップとシフトダウン）できるようにすることで、上記のようなシーケンスに対応している。
【００３９】
図７と図８には、上記シフトレジスタの一実施例のブロック図が示されている。図７はカウトアップ（シフトアップ）時の下位プリデコード信号のシフト方向が示され、図８はカウントダウン（シフトダウン）時の下位プリデコード信号のシフト方向が示されている。図７及び図８において、偶数用のシフトレジスタＳＲ０even〜ＳＲ３evenは、ライト用とリード用のプリデコード信号ＡＹＷ＜０＞ないしＡＹＷ＜６＞とＡＹＲ＜０＞ないしＡＹＲ＜６＞がそれぞれのタイミング信号ＹＣＬＫ１ＷとＹＣＬＫ１Ｒに対応して取り込まれる。奇数用のシフトレジスタＳＲ０odd 〜ＳＲ３odd は、ライト用とリード用のプリデコード信号ＡＹＷ＜１＞ないしＡＹＷ＜７＞とＡＹＲ＜１＞ないしＡＹＲ＜７＞がそれぞれのタイミング信号ＹＣＬＫ１ＷとＹＣＬＫ１Ｒに対応して取り込まれる。
【００４０】
前記リード用とライト用のプリデコーダ５０４，５０５は、前記図６に示したようにインターリーブ動作モードでは、偶数用と奇数用に対応した２つ出力をペアとして初期値が０と１、２と３、４と５及び６と７のときには、偶数と奇数のシフトレジスタＳＲ０、ＳＲ１、ＳＲ２及びＳＲ３のそれぞれに対して論理１の選択信号を入力する。シーケンシャル動作モードでは、０、１、２、３、４、５、６、７の各初期値に対して、０と１、１と２、２と３、３と４、４と５、５と６、６と７、７と０の２つのプリデコード信号がペアとされて偶数と奇数のシフトレジスタＳＲ０、ＳＲ１、ＳＲ２及びＳＲ３に論理１の選択信号が供給される。
【００４１】
前記図３に示した下位アドレスプリデコーダ出力バッファ５０８も偶数バッファと奇数バッファがサイクルごとに交互に活性化されるように制御し、外部から入力されたアドレスの偶数と奇数に応じて最初に活性化するバッファを決めるようにすれば、上記構成により２種類のバーストシーケンスに対応することができる。また、ＤＤＲ（Double Data Rate) ＳＤＲＡＭのように２ビットプリフェッチを行う場合には、カラム選択信号を２個同時に出力するため、下位アドレスプリデコーダ出力バッファ５０８を偶数と奇数で分けて制御する必要は無くなる。
【００４２】
図９には、図３のアドレスバッファの一実施例の回路図が示されている。外部端子（ＰＡＤ）に入力端子が接続された入力バッファは、ＣＭＯＳインバータ回路により構成されて、反転信号を形成する。この反転信号は、クロック信号ＡＣＬＫＢにより動作するクロックドインバータ回路ＣＮ１によりクロック信号ＡＣＬＫＢに同期化されて内部に取り込まれる。
【００４３】
インバータ回路Ｎ１２〜Ｎ１４とクロックドインバータ回路ＣＮ２〜ＣＮ４は、スルーラッチ回路を構成し、ライトアドレスレジスタに伝えられるラッチアドレスＬＡを形成する。インバータ回路Ｎ１５とＮ１６は、内部アドレス信号ＩＡを形成するものであり、前記リード用プリデコーダ５０５と冗長アドレス比較回路ＹＲに供給される。信号ＲＥＦはリフレッシュ制御信号であり、この信号ＲＥＦによってリフレッシュアドレスＲＡＢがロウ系のアドレス信号ＢＸＢとして内部に取り込まれる。
【００４４】
図１０には、シフトレジスタの一実施例の回路図が示されている。この実施例のシフトレジスタは、前記偶数用シフトレジスタと奇数用シフトレジスタの１ビット分の回路が示されている。初期値の入力部は、読み出し用のプリデコード出力ＡＹＲ０と書き込み用のプリデコード信号ＡＹＷ０がそれぞれの動作モードに対応したクロック信号ＹＣＬＫ１ＲＤとＹＣＬＫ１ＷＤによって取り込まれる。シーケンシャルＳＥＱＢとインタリーブＩＮＴＬＢとに対応し、シフトすべき入力信号ＲＶＳとＲＶＳＢが、クロック信号ＹＣＬＫＣとＹＣＬＫＣＢによりスイッチ制御されるＭＯＳＦＥＴＱ１０とＱ１１からなるＣＭＯＳスイッチを通してインバータ回路Ｎ２１とクロックドインバータ回路ＣＮ８からなるスルーラッチ回路に取り込まれ、後段のクロックドインバータ回路ＣＮ９，ＣＮ１０，ＣＮ１１及びインバータ回路Ｎ２２とＮ２３からなるラッチ回路とにより１ビット分のシフト動作が行なわれる。
【００４５】
図１１には、カウンタ（シフトレジスタ）制御回路の一実施例の回路図が示されている。カウンタ制御回路は、前記モードレジスタ５０６で設定されたバーストタイプＢＴとバースト長ＢＬに基づいて形成された制御信号ＩＮＴＥＬとＢＬ８、及びクロック信号ＹＳＥＢ、ＹＣＬＫ１Ｒ，ＹＣＬＫ１Ｗ及びプリデコード出力に基づいて形成された信号ＡＹＲＯ２３、ＡＹＲＯ６７及びＡＹＷＯ２３、ＡＹＷＯ６７を受けて、それぞれのバースト動作に対応したシフトレジスタの制御信号を形成する。つまり、前記図６に示したように初期値の設定とシフトアップ又はシフトダウンの動作を行なわせる制御信号を形成する。
【００４６】
図１２には、ヒットレジスタ５１０の一実施例の回路図が示されている。アドレス比較回路でのヒット信号ＨＩＴは、書き込み動作のときは３段のラッチ回路を通すことによって、１．５サイクル遅らせて出力させることにより、カラム選択動作ではクロック信号ＣＬＫの２サイクル分遅らせて不良ビット線を冗長ビット線に切り換える。これによって、入力された書き込みデータが２クロック遅れてカラムスイッチを通して正規メモリセル又は冗長メモリセルに書き込まれるようにされる。
【００４７】
図１３には、ライトアドレスレジスタ５０２の一実施例の回路図が示されている。ライトモードでのカラムアドレス信号は、３段のラッチ回路からなるライトアドレスレジスタ５０２を通すことによって、１．５サイクル遅らせてライト用プリデコーダ５０４に供給する。カラム選択動作ではクロック信号ＣＬＫの２サイクル分遅らせてカラムスイッチの選択信号を形成することによって、メモリセルが選択されるに必要な時間を確保し、入力された書き込みデータが２クロック遅れてカラムスイッチを通して上記選択された正規メモリセル又は冗長メモリセルに書き込まれるようにされる。
【００４８】
図１４には、下位アドレスプリデコーダ出力バッファ５０８の一実施例の回路図が示されている。リード用プリデコーダ５０５の出力信号ＡＹＲ０又はシフトレジスタで形成されたシフト信号ＬＡＹは、ヒット信号ＨＩＴＷ又はＨＩＴＲが形成されたときには正規回路側の出力信号ＡＹＯＤの出力が禁止され、代わって冗長選択信号ＲＹが形成される。下位アドレスプリデコード信号ＡＹＯＤ又は冗長選択信号ＲＹは、Ｙ系タイミング信号ＹＳＥＢに同期して出力される。
【００４９】
図１５には、リード用プリデコーダ５０５における下位プリデコーダの一実施例の回路図が示されている。ビット長ＢＬ４、ＢＬ８とバーストモード信号ＩＮＴＥＬに対応して、アドレス信号ＩＡ＜０＞、ＩＡ＜１＞及びＩＡ＜２＞の３ビットのアドレス信号のうちの上位２ビットＩＡ＜１＞及びＩＡ＜２＞により４通りのデコード信号と、最下位ビットＩＡ＜０＞と上記ビット長ＢＬ８，ＢＬ４及びＩＮＴＥＬを組み合わせて、前記説明したようなシーケンシャルとインタリーブに対応したペアの偶数と奇数のシフトレジスタＳＲ０、ＳＲ１、ＳＲ２及びＳＲ３に対応した初期値を形成する。
【００５０】
具体的には、シーケンシャル動作モードのときには０、１、２、３、４、５、６、７の各初期値に対して、ＡＹＲ＜０＞と＜１＞、ＡＹＲ＜１＞と＜２＞、ＡＹＲ＜２＞と＜３＞、ＡＹＲ＜３＞と＜４＞、ＡＹＲ＜４＞と＜５＞、ＡＹＲ＜５＞と＜６＞、ＡＹＲ＜６＞と＜７＞、ＡＹＲ＜７＞と＜０＞の２つずつのプリデコード信号がペアとされて偶数と奇数のシフトレジスタＳＲ０、ＳＲ１、ＳＲ２及びＳＲ３に論理１の選択信号が供給される。
【００５１】
図１６には、この発明に係るシンクロナスＤＲＡＭのバーストカウンタ動作の一例を説明するための波形図が示されている。同図では、ビット長ＢＬ８でシーケンシャルスタートアドレス＜０１０＞＝２の場合が示されている。タイミング信号ＹＣＬＫ１Ｒにより、初期値＜０１０＞＝２なら、偶数用のシフトレジスタＬＹＥＶ＜１＞と奇数用のシフトレジスタＬＡＹＯＤ＜１＞が論理１にセットされる。
【００５２】
前記図７又は図８の偶数用のシフトレジスタＳＲ０even〜ＳＲ３evenでは、クロック信号ＹＣＬＫＣＥに同期してＬＡＹＥＶ＜１＞→ＬＡＹＥＶ＜２＞→ＬＡＹＥＶ＜３＞→ＬＡＹＥＶ＜０＞のようにシフトアップされる。つまり、ＬＡＹＥＶ＜１＞はＡＹＲ＜２＞に対応しているので、ＡＲＹ２→ＡＲＹ４→ＡＲＹ６→ＡＲＹ０のような選択信号が形成される。
【００５３】
前記図７又は図８の奇数用のシフトレジスタＳＲ０odd〜ＳＲ３oddでは、クロック信号ＹＣＬＫＣＯに同期してＬＡＹＯＤ＜１＞→ＬＡＹＯＤ＜２＞→ＬＡＹＯＤ＜３＞→ＬＡＹＯＤ＜０＞のようにシフトアップされる。つまり、ＬＡＹＯＤ＜１＞はＡＹＲ＜３＞に対応しているので、ＡＲＹ３→ＡＲＹ５→ＡＲＹ７→ＡＲＹ１のような選択信号が形成される。
【００５４】
初期値が２の偶数であるので、偶数−奇数の順次でシフトレジスタの出力信号を交互に出力させることにより、前記のようなシーケンシャル動作モードのときに初期値が２であるなら、２→３→４→５→６→７→０→１のようなシーケンスでバーストモードでのカラム選択信号が形成される。
【００５５】
図１７には、この発明に係るシンクロナスＤＲＡＭのバーストカウンタ動作の一例を説明するための波形図が示されている。同図では、ビット長ＢＬ８でインタリーブスタートアドレス＜０１０＞＝２の場合が示されている。タイミング信号ＹＣＬＫ１Ｒにより、初期値＜０１０＞＝２なら、偶数用のシフトレジスタＬＹＥＶ＜１＞と奇数用のシフトレジスタＬＡＹＯＤ＜１＞が論理１にセットされる。
【００５６】
前記図７又は図８の偶数用のシフトレジスタＳＲ０even〜ＳＲ３evenでは、クロック信号ＹＣＬＫＣＥに同期してＬＡＹＥＶ＜１＞→ＬＡＹＥＶ＜０＞→ＬＡＹＥＶ＜３＞→ＬＡＹＥＶ＜２＞のようにシフトダウンされる。つまり、ＬＡＹＥＶ＜１＞はＡＹＲ＜２＞に対応しているので、ＡＲＹ２→ＡＲＹ０→ＡＲＹ６→ＡＲＹ４のような選択信号が形成される。
【００５７】
前記図７又は図８の奇数用のシフトレジスタＳＲ０odd 〜ＳＲ３odd では、クロック信号ＹＣＬＫＣＯに同期してＬＡＹＯＤ＜１＞→ＬＡＹＯＤ＜０＞→ＬＡＹＯＤ＜３＞→ＬＡＹＯＤ＜２＞のようにシフトダウンされる。つまり、ＬＡＹＯＤ＜１＞はＡＹＲ＜３＞に対応しているので、ＡＲＹ３→ＡＲＹ１→ＡＲＹ７→ＡＲＹ５のような選択信号が形成される。
【００５８】
初期値が２の偶数であるので、偶数−奇数の順次でシフトレジスタの出力信号を交互に出力させることにより、前記のようなインタリーブ動作モードのときに初期値が２であるなら、２→３→０→１→６→７→４→５のようなシーケンスでバーストモードでのカラム選択信号が形成される。
【００５９】
この実施例では、プリデコーダの次にバーストモードでの選択信号をシフトレジスタを設けることにより、アドレスカウンタとしてのシフトレジスタがアクセススピードを決めるクリティカルパスから除かれ、コマンドデコーダがカラム系動作信号を発生するのを待たずに、アドレスをカラムプリデコーダ及び冗長アドレス比較回路に入力することができるため、ファーストアクセスの高速化が可能になる。また、アドレスカウンタはプリデコーダ出力をシフトするだけでカウントアップができるため、従来のようなカウントアップ用の演算器が不要となり、サイクルの高速化も可能となる。
【００６０】
そして、シフトレジスタを偶数用と奇数用の２つに分けて設けることにより、シーケンシャル動作モードの場合も、インタリーブ動作モードの場合も単純なシフトアップ又はシフトダウンにより選択信号を形成することができるものとなる。そして、冗長回路も、各不良ビット線毎に冗長ビット線に切り換える方式をとるものであるので、少ない冗長ビット線により効率的な欠陥救済を行なうようにすることができるものとなる。
【００６１】
図１８には、この発明が適用されたＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）の一実施例の全体ブロック図が示されている。この実施例のＤＤＲ ＳＤＲＡＭは、特に制限されないが、４つのメモリバンクに対応して４つのメモリアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００６２】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路に相当するカラムデコーダ(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムデコーダ２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００６３】
メモリアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラムデコーダ２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
【００６４】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【００６５】
例えば、２５６Ｍビットのような記憶容量を持つ場合、×４ビット構成では、カラム系のアドレス信号Ａ１１まで有効とされ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではアドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有効とされる。
【００６６】
カラムアドレスバッファ２０６の出力は、カラムプリデコーダ（Column Pre-Decoder）２０３’に供給され、前記のような上位アドレスと下位アドレスに分けてプリデコード動作が行なわれ、下位アドレスのプリデコード出力は、カラムアドレスカウンタ（Column Counter) ２０７のプリセットデータとして供給される。カラムアドレスカウンタ２０７は、前記のような出力バッファ回路を含んでおり、コマンドなどで指定されるバーストモード等に対応して上記プリセットデータとしてのプリデコード信号、又はそのシフト信号をカラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００６７】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【００６８】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介してＤＬＬ回路２１４に入力され、上記クロック信号ＣＬＫと／ＣＬＫに同期化された内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【００６９】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００７０】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００７１】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【００７２】
アドレス信号Ａ１３とＡ１４は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１３とＡ１４の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００７３】
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ８のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００７４】
次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。
（１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ９を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、２，４，８とされ、設定可能なＣＡＳレイテンシイは２，２．５とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【００７５】
上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【００７６】
（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１３とＡ１４によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ１２に供給されるアドレスがロウアドレス信号として、Ａ１３とＡ１４に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【００７７】
（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ８（×１６ビット構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号は、カラムプリデコーダ２０３’を通してバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。
【００７８】
これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７からシフト動作によって出力されるプリデコード信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングス２、４又は８によって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【００７９】
（４）カラムアドレス・ライトコマンド（Ｗｒ）
当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ８に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいては、前記ライトレジスタとプリデコーダ２０３’に含まれるライト用プリデコーダを通してカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。。
【００８０】
（５）プリチャージコマンド（Ｐｒ）
これはＡ１２とＡ１３によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。
【００８１】
（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。
【００８２】
（７）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。
【００８３】
ＤＤＲ ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
【００８４】
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、ロウ系アドレスがＡ０〜Ａ１２（約８Ｋ）とカラム系アドレスがＡ０〜Ａ８（約０．５Ｋ）で構成されることから約４Ｍのアドレスを持ち、全体で４つのメモリバンクを持つことから、全体では約２５６Ｍビット（４Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
【００８５】
ＤＤＲ ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【００８６】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。
【００８７】
センスアンプ２０２から出力されたデータはデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをシフトして次の列データを読み出すようにされる。
【００８８】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックＱＣＬＫを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号ＱＣＬＫが入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、レプリカ回路を用いて内部クロック信号ＱＣＬＫの位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、この場合、外部クロック信号と位相が一致させられるのは上記データ信号やデータストローブ信号である。
【００８９】
図１９には、この発明が適用されるＳＤＲＡＭの一実施例の概略レイアウト図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。同図の各回路は、上記半導体基板上での幾何学的な配置にほぼ合わせて描かれている。この実施例では、メモリアレイは、前記同様に全体として４個に分けられて、それぞれがメモリバンク（Ｂａｎｋ）０〜３を構成するようにされる。
【００９０】
上記メモリバンク０〜３は、半導体チップの長手方向に沿った上下に２個、左右に２個ずつに分割されたメモリアレイに対応される。上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる周辺回路が設けられる。この周辺回路は、ランダム・ロジック回路からなる上記各回路のレイアウトを合理的にするために、ランダム・ロジック回路とボンディングパッドが並んで配置される。
【００９１】
この実施例では、上記のように周辺回路とボンディングパッド列とが並んで配置される。この構成では、ボンディングパッド列は、半導体チップの長手方向に沿った中心線から偏った位置に配置される。この結果、半導体チップの長手方向に沿った中央部分には、比較的大きな纏まったエリアを確保することができ、回路素子のレイアウト設計を行うにおいて好都合となる。つまり、この実施例と同じく周辺回路とボンディングパッド列とを並んで配置させる構成でも、ボンディングパッドを中心にして、周辺回路を左右に振り分けて配置するようにした場合に比べて高集積化や高速化に適したものとなる。
【００９２】
この実施例は、前記のようなシンクロナスＤＲＡＭに向けられており、上記周辺回路は以下の各回路ブロックが含まれる。同図における半導体チップの長手方向に沿った上半分の中央部においては、次のような各回路ブロックが設けられる。ＶＰＰ−Ｇは、昇圧電圧発生回路であり、メモリセルが接続されたワード線の選択回路や、後述するシェアードスイッチＭＯＳＦＥＴの選択回路の動作電圧に用いられて選択レベルを決定する。ＶＰＰ−Ｃは、上記昇圧回路の動作を制御する制御回路である。
【００９３】
ＨＶＤＤＱ−Ｇは、電源電圧ＶＤＤを１／２に分圧した電圧を形成するものであり、差動回路で構成された入力バッファの参照電圧とされ、ＶＤＤ振幅の入力信号のハイレベル／ロウレベルの判定を行うのに用いられる。ＩＯＢとＣＬ−Ｃは、入出力回路とクロックコントロール回路であり、ＣＬ−Ｃは、出力バッファのＣＡＳレイテンシに対応した動作制御に用いられる。このＩＯＢとＣＬ−Ｃは、同様な回路が全体で５個設けられる。
【００９４】
Ｙ−ＰＲＥＤとＲＷＢは、Ｙプリデコーダとリード／ライトバッファである。リード／ライトバッファは、メインアンプの動作制御及びラントアンプの動作を行う。ＶＰＥＲＩ−ＧとＶＤＬ−Ｇは、降圧電圧発生回路であり、周辺回路の降圧した動作電圧ＶＰＲＥＩとセンスアンプの動作電圧ＶＤＬを形成する。これらの降圧電圧発生回路は、同様な回路が他に２個設けられる。ＶＰＰ−Ｓは、ＶＰＰ電圧が所望の電圧であるか否かを検出するＶＰＰセンサである。そして、半導体チップのほぼ中央部分には、外部端子から供給されるクロック信号に対応した内部クロック信号を形成するＤＬＬ( Delay Locked Loop ）が設けられる。
【００９５】
同図における半導体チップの長手方向に沿った下半分の中央部においては、次の各回路ブロックが設けられる。ＸＡＤ−Ｌは、Ｘアドレスラッチ回路であり、Ｙ−ＣＬＫは、Ｙクロック回路であり、Ｙ系の動作に対応したクロック信号を発生する。ＭＤＥＣ／ＣＬＫＢとＣＯＭＤは、モードデコーダ／クロックバッファとコマンド回路である。ＡＤＭＲは、アドレスモードレジスタであり、同様な回路が他に１個設けられる。Ｙ−ＣＮＴとＹ−ＣＮＣは、Ｙカンウタとその制御回路であり、ＲＥＦＣはリフレッシュ制御回路であり、ＢＯＰはボンディングオプション回路であり、ＰＵＰ−Ｇは、電源投入検出回路である。
【００９６】
この実施例では、特に制限されないが、半導体チップの短手方向の中央部に、別の周辺回路ＢＳＬＯＷＥＲが設けられる。この回路ＢＳＬＯＷＥＲは、特に制限されないが、前記のようにメモリアレイ（メモリバンク）の不良ワード線を予備のワード線に置き換えたり、あるいは不良ビット線を予備のビット線に置き換えるためのヒューズセットやアドレス比較回路等を含む欠陥救済回路が設けられる。
【００９７】
図２０には、この発明が適用されるダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。この実施例では、分割ワード線又は階層ワード線方式に向けられている。同図においては、２つのメモリマット１５に上下から挟まれるようにされたセンスアンプ（前記図５のＳＡ）１６と交差エリア（前記図５のＳＡＤ，ＩＯＳＷ）１８に設けられる回路が例示的に示され、他はブロック図として示されている。また、同図の回路素子に付された回路記号は、前記図４と一部が重複しているが、別個の回路機能を持つものであると理解されたい。
【００９８】
ダイナミック型メモリセルは、上記１つのメモリマット１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続される。このＭＯＳＦＥＴＱｍのドレインはビット線ＢＬに接続される。上記ＭＯＳＦＥＴＱｍのソースに記憶キャパシタＣｓが接続される。
【００９９】
上記記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【０１００】
センスアンプ１６を内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプ１６により増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプ１６の上側に設けられたメモリマットの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【０１０１】
センスアンプ１６の単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。
【０１０２】
特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、特に制限されないが、上記交差エリア（ＳＡＤ）１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記のパワースイッチＭＯＳＦＥＴは、各単位回路に分散してセンスアンプ領域１６に設けるようにしてもよい。
【０１０３】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１４とＱ１５のゲートに供給されるセンスアンプ用活性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハイレベルにされる同相の信号とされる。信号ＳＡＰのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖにされるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分にオン状態にして共通ソース線ＣＳＰを内部電圧ＶＤＬレベルにすることができる。
【０１０４】
上記センスアンプ１６の単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記交差エリア１８にインバータ回路を設けて、その立ち上がりや立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各交差エリア１８に分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【０１０５】
上記交差エリア（ＩＯＳＷ）１８には、ＩＯＳＷスイッチを構成するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０が置かれる。さらに、同図に示した回路以外にも、必要に応じてセンスアンプ１６のコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等が設けられる。
【０１０６】
センスアンプ１６の単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のメモリマット１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のメモリマットのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ（ＬＩＯ２とＬＩＯ２Ｂ）とを接続させる。
【０１０７】
上記センスアンプ１６及び交差エリア１８には、前記のように２対のローカル入出力線、例えばＬＩＯ１とＬＩＯＩＢ及びＬＩＯ２とＬＩＯ２Ｂが設けられるので、上記１つの選択信号ＹＳによりメモリマット１５の２対の相補ビット線が上記２対のローカル入出力線ＬＩＯ１とＬＩＯＩＢ及びＬＩＯ２とＬＩＯ２Ｂに接続される。メモリマット１５を挟んで図示しない他方のセンスアンプ１６にも上記同様に２対のローカル入出力線が設けられており、前記のようにメモリマットの中の４対の相補ビット線が４対のローカル入出力線に接続される。
【０１０８】
上記のように上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２がオン状態のときには、センスアンプの入出力ノードに上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルからの微小信号を増幅し、上記カラム選択回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、交差エリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなる選択回路（ＩＯＳＷ）を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。
【０１０９】
上記ＩＯスイッチ回路を構成する選択回路ＩＯＳＷは、Ｘ系のアドレス信号を解読して形成されたマット選択信号ＭＳよりスイッチ制御されれる。なお、選択回路ＩＯＳＷは、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、前記例示的に示されている上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとメモリマットの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【０１１０】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであり、外部端子から供給される電源電圧ＶＤＤＱにより動作させられる。
【０１１１】
上記プリデコーダは、それを降圧した降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【０１１２】
上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、外部端子から供給される電源電圧ＶＤＤＱで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【０１１３】
特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤＱは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）は２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤＱは、第２の形態として２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤＱのときには、降圧電圧ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程度と同じくしてもよい。
【０１１４】
あるいは、外部端子から供給される電源電圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしてもよい。このように外部電源電圧ＶＤＤＱに対して内部電圧は、種々の実施形態を採ることができる。
【０１１５】
以上説明した本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に習っている。
【０１１６】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 複数のワード線と複数のビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を設け、上記第１のプリデコーダの出力信号と上記出力回路を通した出力信号とにより上記選択信号を形成し、上記シフトレジスタとして、そのシフト動作によって複数通りの上記ビット線の連続的な選択信号を形成することにより連続選択機能の向上を図ることができるという効果が得られる。
【０１１７】
（２） 複数のワード線と複数のビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を設け、上記第１のプリデコーダの出力信号と上記出力回路を通した出力信号とにより上記選択信号を形成し、上記シフトレジスタとして、偶数アドレス用の第１シフトレジスタと奇数アドレス用の第２シフトレジスタを用い、そのアップとダウンのシフト動作の組み合わせによって上記初期値を基にシーケンシャル動作とインターリーブ動作とからなる２通りの上記ビット線の連続的な選択動作の高速化を実現することができるという効果が得られる。
【０１１８】
（３） 上記に加えて、シンクロナス・ダイナミック型ＲＡＭに適用し、上記シーケンシャル動作とインターリーブ動作の指定をアドレスバスの特定のビットの信号の論理０と論理１とを指定することにより、使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１１９】
（４） 上記に加えて、バースト長を上記アドレスバスの他のビットにより指定され、２、４、８の３通りとすることにより使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１２０】
（５） 上記に加えて、上記第１と第２のプリデコーダをライト用の第１と第２のプリデコーダとリード用の第１と第２のプリデコードとにより構成し、上記アドレスバッファを通して入力されたアドレス信号をクロック信号によるシフト動作によって遅延させるライトアドレスレジスタを更に設け、かかるライトアドレスレジスタにより遅延されたアドレス信号を上記ライト用の第１と第２のプリデコーダの入力に供給して、ロウ系選択動作に対応させてカラム選択動作を行なうようにすることによって、クロック信号の高速化に対応したライト及びリード動作を実現できるという効果が得られる。
【０１２１】
（６） 複数のワード線と複数のビット線及び冗長ビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を用い、上記冗長ビット線に切り換える冗長回路として、記憶回路に記憶された不良アドレスのうち上記の上位アドレスに対応したアドレス信号と入力されたアドレス信号とを比較する比較回路と、不良アドレスのうち上記の下位アドレスをデコードする冗長プリデコーダと、上記比較回路の比較一致出力と、上記冗長プリデコーダのそれぞれの出力信号との一致を検出する一致検出回路とを用い、上記一致検出回路の検出信号により、上記カラム系アドレスデコーダで形成された選択信号に代えて上記冗長ビット線選択回路により上記冗長ビット線線の中から特定のビット線を選択することにより、動作の高速化と少ない冗長ビット線を用いつつ救済効率を高くすることができるという効果が得られる。
【０１２２】
（７） 上記に加えて、上記シフトレジスタを、偶数アドレス用の第１シフトレジスタと奇数アドレス用の第２シフトレジスタにより構成し、そのアップとダンウのシフト動作の組み合わせによって上記初期値を基にシーケンシャル動作とインターリーブ動作とからなる２通りの上記ビット線の連続的な選択信号を形成し、上記第２のプリデコーダにより上記偶数アドレス用と奇数アドレス用の第１と第２シフトレジスタのそれぞれに対応した初期値を形成することにより、高速化を図りつつ、上記シーケンシャル動作とインターリーブ動作を実現できるという効果が得られる。
【０１２３】
（８） 上記に加えて、シンクロナス・ダイナミック型ＲＡＭに適用し、上記シーケンシャル動作とインターリーブ動作の指定をアドレスバスの特定のビットの信号の論理０と論理１とより指定することにより、使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１２４】
（９） 上記に加えて、バースト長を上記アドレスバスの他のビットにより指定され、２、４、８の３通りとすることにより使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１２５】
（１０） 上記に加えて、上記第１と第２のプリデコーダをライト用の第１と第２のプリデコーダとリード用の第１と第２のプリデコードとにより構成し、上記アドレスバッファを通して入力されたアドレス信号をクロック信号によるシフト動作によって遅延させるライトアドレスレジスタを更に設け、かかるライトアドレスレジスタにより遅延されたアドレス信号を上記ライト用の第１と第２のプリデコーダの入力に供給して、ロウ系選択動作に対応させてカラム選択動作を行なうようにすることによって、クロック信号の高速化に対応したライト及びリード動作を実現できるという効果が得られる。
【０１２６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、カラムアドレスカウンタ（シフトレジスタ）のシフト動作による連続アドレスの順序は、シーケンシャルやインタリーブ動作の他、初期値を基に順次に−１ずつ減らすようにするものや、偶数アドレスのみ、奇数アドレスのみあるいは偶数アドレスの全てを選択した後に奇数アドレスを又はその逆にするもの等何であってもよい。
【０１２７】
半導体記憶装置は、前記のようなシンクロナスＤＲＡＭの他、スタティック型ＲＡＭあるいはフラッシュメモリ等のような不揮発性記憶装置等のカラム選択動作あるいはそれに冗長回路を含ませたものに同様に適用することができる。この発明は、この発明は、システムＬＳＩに搭載される半導体記憶装置や汎用の各種半導体記憶装置に広く利用することができる。
【０１２８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、複数のワード線と複数のビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を設け、上記第１のプリデコーダの出力信号と上記出力回路を通した出力信号とにより上記選択信号を形成し、上記シフトレジスタとして、偶数アドレス用の第１シフトレジスタと奇数アドレス用の第２シフトレジスタを用い、そのアップとダウンのシフト動作の組み合わせによって上記初期値を基にシーケンシャル動作とインターリーブ動作とからなる２通りの上記ビット線の連続的な選択動作の高速化を実現することができる。
【０１２９】
複数のワード線と複数のビット線及び冗長ビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を用い、上記冗長ビット線に切り換える冗長回路として、記憶回路に記憶された不良アドレスのうち上記の上位アドレスに対応したアドレス信号と入力されたアドレス信号とを比較する比較回路と、不良アドレスのうち上記の下位アドレスをデコードする冗長プリデコーダと、上記比較回路の比較一致出力と、上記冗長プリデコーダのそれぞれの出力信号との一致を検出する一致検出回路とを用い、上記一致検出回路の検出信号により、上記カラム系アドレスデコーダで形成された選択信号に代えて上記冗長ビット線選択回路により上記冗長ビット線線の中から特定のビット線を選択することにより、動作の高速化と少ない冗長ビット線を用いつつ救済効率を高くすることができる。
【図面の簡単な説明】
【図１】この発明に係るシンクロナスＤＲＡＭのカラム系選択回路の一実施例を示す基本的なブロック図である。
【図２】図１のカラム選択回路の動作を説明するための動作波形図である。
【図３】この発明に係るシンクロナスＤＲＡＭのカラム系選択回路の一実施例を示す具体的なブロック図である。
【図４】図３の冗長アドレス比較回路の一実施例を示すブロック図である。
【図５】図３のモードレジスタの一実施例を示す構成図である。
【図６】この発明に係るシンクロナスＤＲＡＭのバーストモード動作説明図である。
【図７】この発明に係るシンクロナスＤＲＡＭのバースト動作に用いられるシフトレジスタの動作の一例を説明するためのブロック図である。
【図８】この発明に係るシンクロナスＤＲＡＭのバースト動作に用いられるシフトレジスタの動作の他の一例を説明するためのブロック図である。
【図９】図３のアドレスバッファの一実施例を示す回路図である。
【図１０】この発明に係るシンクロナスＤＲＡＭのバースト動作に用いられるシフトレジスタの一実施例を示す回路図である。
【図１１】この発明に係るシンクロナスＤＲＡＭのバースト動作に用いられるカウンタ（シフトレジスタ）制御回路の一実施例を示す回路図である。
【図１２】図３のヒットレジスタの一実施例を示す回路図である。
【図１３】図３のライトアドレスレジスタの一実施例を示す回路図である。
【図１４】図３の下位アドレスプリデコーダ出力バッファの一実施例を示す回路図である。
【図１５】図３の下位アドレスプリデコーダの一実施例を示す回路図である。
【図１６】この発明に係るシンクロナスＤＲＡＭのバーストカウンタ動作の一例を説明するための波形図である。
【図１７】この発明に係るシンクロナスＤＲＡＭのバーストカウンタ動作の他の一例を説明するための波形図である。
【図１８】この発明が適用されたＤＤＲ ＳＤＲＡＭの一実施例を示す全体ブロック図である。
【図１９】この発明が適用されるＳＤＲＡＭの一実施例を示す概略レイアウト図である。
【図２０】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す回路図である。
【符号の説明】
ＡＤＢ…アドレスバッファ、ＹＤＰ…カラムプリデコーダ、ＹＤ…カラム冗長回路、ＹＣＴＲ…カラムアドレスカウンタ、ＹＰＤＯ…カラムプリデコーダ出力バッファ、ＲＰＤ…冗長プリデコーダ、Ｎ１〜Ｎ５７…インバータ回路、ＣＮ１〜ＣＮ３４…クロックドインバータ回路、Ｇ１〜３５…ゲート回路、
Ｑ１〜Ｑ２０…ＭＯＳＦＥＴ、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０３’…カラムプリデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ（シフトレジスタ）、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ
１１，１２…デコーダ，メインワードドライバ、１５…サブアレイ、１６…センスアンプ、１７…サブワードドライバ、１８…クロスエリア、５１…アドレスバッファ、５２…プリデコーダ、５３…デコーダ、６１…メインアンプ、６２…出力バッファ、６３…入力バッファ。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、主としてシンクロナス・ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のバースト動作を行なうカラム選択技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
シンクロナスＤＲＡＭ（ダイナミック型ＲＡＭ）はバースト動作を行うために、チップ上にアドレスカウンタを有する。標準的には、信号が伝搬する順番に、外部アドレスを受け取る入力部、次にそのアドレスから次のサイクルで用いるアドレスを演算するアドレスカウンタ、冗長アドレス比較回路とそれに並列に配置されたプリデコーダ、冗長比較結果に基づきプリデコーダ出力を制御する出力バツファ、カラムデコーダから構成される。
【０００３】
カラム系選択動作の高速化のために、プリデコーダと冗長回路の後段にアドレスシフトレジスタを設け、かかるシフトレジスタのシフト動作によってバースト動作のためのアドレス信号を生成するようにしたシンクロナスＤＲＡＭの例として、特開平６−２７５０７３号公報、特開平９−３２０２６９号公報がある。
【０００４】
【発明が解決しようとする課題】
ＭＰＵ（マイクロプロセッサ・ユニット）の動作周波数高速化に伴い、ＤＲＡＭの高速化に対する要求も高まっている。しかし、外部アドレスを受け取る入力部のアドレスから次のサイクルで用いるアドレスを演算するアドレスカウンタを設けるような標準的な回路構成では、コマンドデコーダがカラム系動作信号を発生するまでアドレスをその先に送ることができないのでファーストアクセスが遅れてしまう。そこで、上記公報に記載のシンクロナスＤＲＡＭでは、プリデコーダの後段にシフトレジスタを設けることよりファーストアクセスの高速化及びアドレスのカウントアツプ動作をシフト動作で実現できるためにサイクルの高速化も図ることができる。
【０００５】
しかしながら、上記公報に記載のシンクロナスＤＲＡＭでは、単純なシフト動作によるバーストモードしか対応されておらず、初期アドレスに対応して複雑なアドレスを変化を必要とするインターリーブ動作モードには対応できない。例えば、バースト長が８のとき、インターリーブ動作モードでは初期値が０ならシーケンシャル動作モードと同じく０→１→２→３→４→５→６→７となるが、初期値が１なら１→０→３→２→５→４→７→６となり、初期値２なら２→３→０→１→６→７→４→５となる等のように前記公報に記載のシフトレジスタでは到底実現不能ものになってしまう。更に、上記特開平９−３２０２６９号公報では冗長回路に対する配慮がなく、特開平６−２７５０７３号公報では、冗長回路にも同様なシフトレジスタを設けるために回路規模が大きくなってしまうという問題も有する。
【０００６】
この発明の目的は、高速化を図りつつ多様なバースト動作を実現した半導体記憶装置を提供することにある。この発明の他の目的は、高速化を図りつつ冗長回路の簡素化を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数のワード線と複数のビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を設け、上記第１のプリデコーダの出力信号と上記出力回路を通した出力信号とにより上記選択信号を形成し、上記シフトレジスタは、互いに独立した偶数アドレス用の複数の偶数ビットが循環する第１シフトレジスタと奇数アドレス用の複数の奇数ビットが循環する第２シフトレジスタを用い、それらのアップとダウンのシフト動作の組み合わせによって上記初期値を基にシーケンシャル動作とインターリーブ動作とからなる２通りの上記ビット線の連続的な選択信号を形成する。
【０００８】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数のワード線と複数のビット線及び冗長ビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を用い、上記冗長ビット線に切り換える冗長回路として、記憶回路に記憶された不良アドレスのうち上記の上位アドレスに対応したアドレス信号と入力されたアドレス信号とを比較する比較回路と、記憶回路に記憶された不良アドレスのうち上記の下位アドレスをデコードする冗長プリデコーダと、上記比較回路の比較一致出力と、上記冗長プリデコーダと上記第２のプリデコーダのそれぞれの出力信号との一致を検出する一致検出回路とを用い、上記一致検出回路の検出信号により、上記カラム系アドレスデコーダで形成された選択信号に代えて上記冗長回路により上記冗長ビット線の中から特定のビット線を選択する。
【０００９】
【発明の実施の形態】
図１には、この発明に係るシンクロナスＤＲＡＭのカラム系選択回路の一実施例の基本的なブロック図が示され、図２にはその動作波形図が示されている。従来の標準的なシンクロナスＤＲＡＭでは、アドレスバッファＡＤＢの次にあったアドレスカウンタＹＣＴＲが、この実施例ではカラムプリデコーダＹＰＤの次に移動している。つまり、アドレスバッファＡＤＢにより取り込まれた内部アドレス信号ＣＡｎは、カラムプリデコーダＹＰＤとＹ系冗長回路を構成する冗長アドレス比較回路ＹＲに供給される。ただし、この実施例のアドレスカウンタＹＣＴＲは、いわゆる２進のカウンタ回路ではなく、シフトレジスタＳＲによって構成される。
【００１０】
この構成によって、アドレスカウンタＹＣＴＲがアクセススピードを決めるクリティカルパスから除かれ、図示しないコマンドデコーダがカラム系動作信号を発生するのを待たずに、アドレスＣＡｎをカラムプリデコーダＹＰＤにアドレス信号ＣＡｎ’を冗長アドレス比較回路ＹＲに入力することができるため、ファーストアクセスの高速化が可能になる。また、アドレスカウンタＹＣＴＲはプリデコーダ出力信号ＡＹｍｎをシフトするだけでカウントアップができるため、従来のような２進のカウンタ回路のようなカウントアップ用の演算器が不要となり、サイクルの高速化も可能となる。
【００１１】
上記の回路構成では、冗長アドレス比較回路ＹＲにはアドレスバッファＡＤＢを通した外部から入力されたアドレス信号ＣＡｎ’しか入力されず、バースト動作時のカウンタアドレスは入力されない。したがって、カウンタアドレスが冗長アドレスと一致してヒット信号ＨＩＴｎが形成された場合に正規系を停止し、冗長カラム選択信号を発生する別の回路が必要になる。これに対応するため、この実施例では冗長アドレス比較回路ＹＲのヒット信号ＨＩＴｎは、プリデコーダ出力バッファＹＰＤＯに供給され、かかるプリデコーダ出力バッファＹＰＤＯによって、上記正規回路と冗長回路及びバースト動作と通常動作との切り換えが一括して行なわれる。
【００１２】
図２において、クロックＣＬＫに同期してコマンドＣｏｍｄが入力され、コマンドによってリードモード（ＲＥＡＤ）が指定され、カラムアドレスＣＡ（Ａａ０）が上記クロック信号ＣＬＫに同期して内部アドレスＣＡｎとして取り込まれる。カラムプリデコーダＹＰＤは、そのプリデコーダ出力信号ＡＹｍｎを形成し、それと並行して内部アドレス信号ＣＡｎ'が冗長回路のアドレス比較回路に入力され、それと不良アドレスが比較されて一致信号ＨＩＴｎが形成される。
【００１３】
上記コマンドデコーダによりリードモードが判定され、デコーダイネーブルクロック信号ＣＳＥが形成され、これにより上記冗長回路の一致／不一致に対応して、不一致ならカラムプリデコーダＹＰＤの出力信号であるプリデコーダ出力信号（ＡＹｍｎ）、一致なら冗長回路による冗長選択信号がプリデコーダ出力バッファＹＰＤＯより選択され、その出力信号ＡＹｍｎＤがカラムデコーダＹＤＥＣに供給されてカラム選択信号ＹＳが形成される。以下、クロック信号ＣＣＬＫに同期して、バースモードならアドレスカウンタ（シフトレジスタ）ＹＣＴＲがシフト動作を行なって次アドレスに対応したプリデコード信号（ＳＲｏｕｔｎ）を形成するので、プリデコーダ出力バッファＹＰＤＯがそれを出力してカラムデコーダＹＤＥＣによりカラム選択信号ＹＳを形成する。
【００１４】
このようにコマンドデコーダによりリードモードが判定されてデコーダイネーブルクロック信号ＣＳＥにより行なわれるファーストアクセスのカラム選択動作及びクロック信号ＣＣＬＫによるバースト動作時の第２回目以降のサイクルも上記単なるシフトレジスタによるシフト動作で形成されたプリデコード信号ＳＲｏｕｔｎにより実現できるから高速となるものである。
【００１５】
図３には、この発明に係るシンクロナスＤＲＡＭのカラム系選択回路の一実施例の具体的なブロック図が示されている。この実施例では、カラムプリデコーダＹＰＤは、ライト用プリデコーダ５０４とリード用プリデコーダ５０５に分けられる。この理由は、クロック信号ＣＬＫの高速化に伴い、ライトモードでは書き込みデータがカラム選択回路に伝えられるまでの信号遅延に対応させてカラム選択動作を遅らせる必要がある。アドレスバッファＡＤＢを通したアドレス信号は、ライトアドレスレジスタ５０２により例えば２クロック分遅れたアドレス信号ＬＷＡにされて、上記ライト用プリデコーダ５０４に供給される。上記ライトモードでのカラム選択の遅延に対応して、冗長アドレス比較回路ＹＲでのヒット信号はヒットレジスタ５１０に入力されて、ここでクロック信号に対応して例えば２クロック分遅延させられ、ライトモードでのヒット信号ＨＩＴＷを上記のようにライドモードでのカラム選択動作に対応して遅延させて不良ビット線を冗長ビット線に切り換える。
【００１６】
上記ライト用とリード用プリデコーダ５０４，５０５は、更にバースト長に対応した下位アドレスと上位アドレスに分けられる。例えば、バースト長が２、４、８の３通りである場合には、下位アドレスは０〜７を指定する３ビットのアドレス信号が下位プリデコーダに入力されて、１／８のデコード動作が行なわれる。上記３ビット以外のカラム選択用のアドレス信号が上位アドレスとされて、上位プリデコーダでデコードされる。
【００１７】
冗長アドレス比較回路ＹＲは、アドレスバッファを通して入力されたアドレス信号のうち、上位アドレスとそれに対応された救済アドレスのうちの上位アドレスとを比較するアドレス比較回路と、救済アドレスの下位アドレスのデコード信号と上記アドレス比較回路の出力との一致を判定する判定回路から構成されて、上記バースト長に対応した複数通りの一致信号を形成する。
【００１８】
つまり、冗長アドレス比較回路ＹＲは、まず冗長（救済）アドレスと外部入力アドレスのそれぞれ下位３ビットを除いた上位ビットについてアドレス比較を行い、双方が一致した場合には、冗長（救済）アドレスの下位３ビットについてのプリデコード信号である冗長アドレスプリデコード信号を上記下位アドレスプリデコーダ出力バッファ５０８に出力する。下位アドレスのプリデコーダ出力バッファ５０８では、この冗長アドレスプリデコード信号をラッチし、外部入力アドレスのプリデコード信号あるいはアドレスカウンタＹＣＴＲ（バーストカウンタ５０９）の出力信号と毎クロックサイクルごとに比較して、一致した場合には正規系のカラムデコーダを停止し、冗長のカラム選択信号を発生する。この実施例では、シンクロナスＤＲＡＭが複数のメモリバンクを持つ場合には、後述するように高速化のために冗長アドレス比較回路ＹＲはバンク毎に別々に設ける。
【００１９】
ライト用及びリード用のプリデコーダ５０４，５０５のうち、上位アドレスに対応したプリデコード出力ＡＹＷ３，ＡＹＷ６及びＡＹＲ３，ＡＹＲ６は、上位アドレスプリデコーダ出力バッファ５０７を通してＹデコーダ５１１に入力される。Ｙデコーダ５１１は、上記下位プリデコード信号ＡＹＯＤ又はＲＹと上位プリデコード信号ＡＹ３Ｄ，ＡＹ６Ｄとにより、カラム選択信号ＹＳを形成する。
【００２０】
コマンドデコーダ５０１は、外部端子から供給される制御信号の組み合わせにより指定されるコマンドを受けて、各種制御信号を形成する。同図では、カラム系の選択動作に対応した代表的な制御信号のみが例示的に示されている。クロックバッファ５０３は、外部端子から供給されたクロック信号を受けて、内部クロック信号を形成する。同図では、カラム系の選択動作に用いられる代表的なクロック信号のみが例示的に示されている。また、モードレジスタ５０６は、各種モードの設定を行なうものであるが、同図では、カラム系の選択動作に対応した代表的な制御信号が例示的に示されている。
【００２１】
図４には、冗長アドレス比較回路ＹＲの一実施例のブロック図が示されている。冗長アドレス比較回路ＹＲは、カラムアドレス信号ＣＡ０〜ＣＡ８のうち、下位３ビットを除いた、アドレス信号ＣＡ３〜ＣＡ８と、それに対応した救済アドレスＣＲＡ３〜ＣＲＡ８との一致を比較するアドレス比較回路を備える。このアドレス比較回路は、アドレス信号ＣＡ３とＣＲＡ３に対応した１ビット分の排他的論理和回路ＥＮＯＲが代表として例示的に示されているように、インバータ回路Ｎ１，Ｎ２とＮチャンネル型ＭＯＳＦＥＴＱ１，Ｑ３とＰチャンネル型ＭＯＳＦＥＴＱ２，Ｑ４からなる２組の回路によって構成される。
【００２２】
非反転の救済アドレスＣＲＡａＴとそれを受けるインバータ回路Ｎ１の出力信号により上記ＭＯＳＦＥＴＱ１とＱ２からなるＣＭＯＳスイッチを制御し、かかるＣＭＯＳスイッチを通して非反転の入力されたアドレス信号ＣＡａＴを伝達させる。反転の救済アドレスＣＲＡａＢとそれを受けるインバータ回路Ｎ２の出力信号により上記ＭＯＳＦＥＴＱ３とＱ４からなるＣＭＯＳスイッチを制御し、かかるＣＭＯＳスイッチを通して反転の入力されたアドレス信号ＣＡａＢを伝達させる。上記２つのＣＭＯＳスイッチの出力を共通化し（ワイヤードオア論理）て出力信号を得る。
【００２３】
例えば、非反転の救済アドレスＣＲＡａＴがハイレベルで、入力された非反転のアドレス信号ＣＡａＴが同じくハイレベルで一致した場合には、上記ＭＯＳＦＥＴＱ１とＱ２からなるＣＭＯＳスイッチがオン状態となり、上記入力された非反転のアドレス信号ＣＡａＴのハイレベルを出力に伝える。また、反転の救済アドレスＣＲＡａＢがハイレベルで、入力された反転のアドレス信号ＣＡａＢが同じくハイレベルで一致した場合には、上記ＭＯＳＦＥＴＱ３とＱ４からなるＣＭＯＳスイッチがオン状態となり、上記入力された反転のアドレス信号ＣＡａＢのハイレベルを出力に伝える。つまり、救済アドレスと入力アドレスとが一致した場合にはハイレベルの一致信号が出力される。
【００２４】
例えば、非反転の救済アドレスＣＲＡａＴがハイレベルで、入力された非反転のアドレス信号ＣＡａＴがロウレベルで不一致した場合には、上記ＭＯＳＦＥＴＱ１とＱ２からなるＣＭＯＳスイッチがオン状態となり、上記入力された非反転のアドレス信号ＣＡａＴのロウレベルを出力に伝える。また、反転の救済アドレスＣＲＡａＢがハイレベルで、入力された反転のアドレス信号ＣＡａＢがロウレベルで不一致した場合には、上記ＭＯＳＦＥＴＱ３とＱ４からなるＣＭＯＳスイッチがオン状態となり、上記入力された反転のアドレス信号ＣＡａＢのロウレベルを出力に伝える。つまり、救済アドレスと入力アドレスとが不一致の場合にはロウレベルの不一致信号が出力される。
【００２５】
他のビットＣＡ４〜ＣＡ８及びＣＲＡ４〜ＣＲＡ８についても同様な排他的論理和回路ＥＮＯＲが設けられ、それぞれの一致出力信号が３入力のナンド（ＮＡＮＤ）ゲート回路Ｇ１，Ｇ２に分散されて入力され、その出力がノア（ＮＯＲ）ゲート回路Ｇ３に入力されて全体として論理積が採られて、全ビットＣＡ３〜ＣＡ８とＣＲＡ３〜ＣＲＡ８とが一致した場合にはノアゲート回路Ｇ３からハイレベル（論理１）の出力信号が形成される。
【００２６】
下位３ビットの救済アドレスＣＲＡ０〜ＣＲＡ２は、冗長プリデコーダＲＰＤに入力されて、８通りの救済デコード信号ＡＲＹ００〜ＡＲＹ０７に変換される。これらの救済デコード信号ＡＲＹ００〜ＡＲＹ０７は、それぞれナンドゲート回路に入力される。これらのナンドゲート回路には、上記のアドレス比較回路の一致信号がそれぞれに供給される。
【００２７】
シンクロナスＤＲＡＭが４つのメモリバンクを持つ場合、バンクを選択するアドレス信号Ａ１３とＡ１４を受けるバンク選択回路により形成されたバンク選択信号ＢＡＮＫｉが上記救済デコード信号ＡＲＹ００〜ＡＲＹ０７に対応されたナンドゲート回路の入力に供給される。上記救済デコード信号ＡＲＹ００〜ＡＲＹ０７に対応した各ゲート回路の出力信号は、それぞれヒット信号ＨＩＴｎ（０〜７）として出力される。同図では、太い線により上記８本分の一致信号（０〜７）を表している。上記４バンク構成のときには、それぞれのバンクに対して上記アドレス比較回路及び冗長プリデコーダＲＰＤと、ゲート回路が設けられ、バンク毎に形成された８通りの一致信号ＨＩＴｎが形成される。
【００２８】
このようにカラム系冗長回路として、８通りのヒット信号を形成しておけば、前記のようにシフトレジスタにより構成されたバーストカウンタ５０９により、それに該当する選択信号が形成されたときに正規回路の不良ビット線に代えて、冗長ビット線を選択することができる。この構成は、例えばバースト長に対応して８対分のビット線を一括して冗長回路に切り換える必要がないので、少ない冗長ビット線により効率的な欠陥救済を行なうようにすることができる。また、バースト長を２、４、８の複数通りに設定できる場合でも、共通の冗長回路を用いることができる。
【００２９】
図５には、モードレジスタ５０６の一実施例の構成図が示されている。モードレジスタ５０６は、Ａ０〜Ａ９からなるアドレスバスに対応した１０ビットのレジスタであり、そのうちＡ０〜Ａ２に対応した３ビットがバースト長ＢＬの設定に用いられる。この実施例では、上記アドレス信号Ａ０〜Ａ３のうち、Ａ０とＡ１を用いて２、４、８の３通りのバースト長の設定が可能にされる。将来において、Ａ２を用いることによって、２7＝１２８までのバースト長が指定可能にされる。
【００３０】
Ａ３に対応した１ビットは、バーストタイプＢＴの設定に用いられる。このビットＡ３が論理０ならシーケンシャル動作とされ、論理１ならインタリーブ動作とされる。以下、本願発明には直接関係ないが、Ａ４〜Ａ６に対応した３ビットは、／ＣＡＳレイテンシィの設定に用いられる。Ａ７に対応した１ビットは、テストモードの設定に用いられる。Ａ８は予備とされ、Ａ９はＤＬＬ（同期化回路）のリセットに用いられる。
【００３１】
図６には、この発明に係るシンクロナスＤＲＡＭのバーストモード動作説明図が示されている。シンクロナスＤＲＡＭのバーストシーケンスにはシーケンシャルとインターリーブの２種類があり、それぞれカウントアップの方式が異なる。シーケンシャルでは、単純にインクリメントすればよいので単純なシフト動作で対応できる。しかし、インターリーブでは例えば、バースト長が８であって、初期値が６のときには６→７→４→５→２→３→０→１のようなシーケンスとなり単純なシフト動作では対応できない。
【００３２】
本実施例では、インターリーブ動作モードでの各シーケンスを検討した結果、奇数と偶数に分けて見ると単純なシフト動作によって対応できることに気が付いた。つまり、図６において、バースト長が８のときにおいて、初期値が０のときのシーケンスは０→１→２→３→４→５→６→７であるが、それを偶数と奇数に分けてみると、０→２→４→６と１→３→５→７になる。そして、初期値が１のときのシーケンスは１→０→３→２→５→４→７→６となり、一見すると複雑なシーケンスではあるが、それを上記と同様に偶数と奇数に分けてみると、０→２→４→６と１→３→５→７のように上記初期値が０のときと同じくシフトアップ動作で実現できる。
【００３３】
以下、初期値が２〜７についてみると、初期値が２のときのシーケンスは２→３→０→１→６→７→４→５のように一見すると複雑となるが、それを偶数と奇数に分けてみると、２→０→６→４と３→１→７→５となり、初期値が３のときのシーケンスは３→２→１→０→７→６→５→４となり、それを偶数と奇数に分けてみると、２→０→６→４と３→１→７→５となって、上記初期値が２のときと同じくシフトダウン動作で実現できる。
【００３４】
初期値が４のときのシーケンスは４→５→６→７→０→１→２→３であるが、それを偶数と奇数に分けてみると、４→６→０→２と５→７→１→３になり、初期値が５のときにのシーケンスは５→４→７→６→１→０→３→２のように一見すると複雑になるが、それを偶数と奇数に分けてみると、４→６→０→２と５→７→１→３のように上記初期値が４のときと同じくシフトアップ動作で実現できる。
【００３５】
そして、初期値が６のときのシーケンスは６→７→４→５→２→３→０→１であるが、それを偶数と奇数に分けてみると、６→４→２→０と７→５→３→１になり、初期値が７のときにのシーケンスは７→６→５→４→３→２→１→０になり偶数と奇数に分けてみると、６→４→２→０と７→５→３→１のように上記初期値が６のときと同じくシフトダウン動作で実現できる。
【００３６】
バースト長が４のときには、初期値が０のときにのシーケンスは０→１→２→３であるが、それを偶数と奇数に分けてみると、０→２と１→３になる。そして、初期値が１のときのシーケンスは１→０→３→２となり、一見すると複雑なシーケンスではあるが、それを上記と同様に偶数と奇数に分けてみると、０→２と１→３のように上記初期値が０のときと同じくシフトアップ動作で実現できる。そして、初期値が２のときのシーケンスは２→３→０→１であるが、それを偶数と奇数に分けてみると、２→０と３→１のようなシフトダウン動作になる。初期値が３のときのシーケンスは３→２→１→０となり、それを上記と同様に偶数と奇数に分けてみると、２→０と３→１のように上記初期値が２のときと同じくシフトダウン動作で実現できる。
【００３７】
そして、上記バースト長が４のときのシーケンシャル動作モードにおいて、初期値が１のときのシーケンスが、１→２→３→０のように変化するため、それを偶数と奇数に分けると、２→０と１→３になり、偶数はシフトダウン動作に奇数はシフトアップ動作になる。また、初期値が３のときのシーケンスが、３→０→１→２のように変化するため、それを偶数と奇数に分けると、０→２と３→１になり、偶数はシフトアップ動作に奇数はシフトダウン動作になる。シーケンシャル動作モードでは、上記以外は全てシフトアップ動作によって対応できる。
【００３８】
プリデコーダ出力は、図６に示すようにバーストシーケンスに即した組み合わせで偶数と奇数とが必ずペアで２つ出力される。そして、偶数アドレス用と奇数アドレス用の２つのカウンタが設けられ、各カウンタはシフト動作を反転（シフトアップとシフトダウン）できるようにすることで、上記のようなシーケンスに対応している。
【００３９】
図７と図８には、上記シフトレジスタの一実施例のブロック図が示されている。図７はカウトアップ（シフトアップ）時の下位プリデコード信号のシフト方向が示され、図８はカウントダウン（シフトダウン）時の下位プリデコード信号のシフト方向が示されている。図７及び図８において、偶数用のシフトレジスタＳＲ０even〜ＳＲ３evenは、ライト用とリード用のプリデコード信号ＡＹＷ＜０＞ないしＡＹＷ＜６＞とＡＹＲ＜０＞ないしＡＹＲ＜６＞がそれぞれのタイミング信号ＹＣＬＫ１ＷとＹＣＬＫ１Ｒに対応して取り込まれる。奇数用のシフトレジスタＳＲ０odd 〜ＳＲ３odd は、ライト用とリード用のプリデコード信号ＡＹＷ＜１＞ないしＡＹＷ＜７＞とＡＹＲ＜１＞ないしＡＹＲ＜７＞がそれぞれのタイミング信号ＹＣＬＫ１ＷとＹＣＬＫ１Ｒに対応して取り込まれる。
【００４０】
前記リード用とライト用のプリデコーダ５０４，５０５は、前記図６に示したようにインターリーブ動作モードでは、偶数用と奇数用に対応した２つ出力をペアとして初期値が０と１、２と３、４と５及び６と７のときには、偶数と奇数のシフトレジスタＳＲ０、ＳＲ１、ＳＲ２及びＳＲ３のそれぞれに対して論理１の選択信号を入力する。シーケンシャル動作モードでは、０、１、２、３、４、５、６、７の各初期値に対して、０と１、１と２、２と３、３と４、４と５、５と６、６と７、７と０の２つのプリデコード信号がペアとされて偶数と奇数のシフトレジスタＳＲ０、ＳＲ１、ＳＲ２及びＳＲ３に論理１の選択信号が供給される。
【００４１】
前記図３に示した下位アドレスプリデコーダ出力バッファ５０８も偶数バッファと奇数バッファがサイクルごとに交互に活性化されるように制御し、外部から入力されたアドレスの偶数と奇数に応じて最初に活性化するバッファを決めるようにすれば、上記構成により２種類のバーストシーケンスに対応することができる。また、ＤＤＲ（Double Data Rate) ＳＤＲＡＭのように２ビットプリフェッチを行う場合には、カラム選択信号を２個同時に出力するため、下位アドレスプリデコーダ出力バッファ５０８を偶数と奇数で分けて制御する必要は無くなる。
【００４２】
図９には、図３のアドレスバッファの一実施例の回路図が示されている。外部端子（ＰＡＤ）に入力端子が接続された入力バッファは、ＣＭＯＳインバータ回路により構成されて、反転信号を形成する。この反転信号は、クロック信号ＡＣＬＫＢにより動作するクロックドインバータ回路ＣＮ１によりクロック信号ＡＣＬＫＢに同期化されて内部に取り込まれる。
【００４３】
インバータ回路Ｎ１２〜Ｎ１４とクロックドインバータ回路ＣＮ２〜ＣＮ４は、スルーラッチ回路を構成し、ライトアドレスレジスタに伝えられるラッチアドレスＬＡを形成する。インバータ回路Ｎ１５とＮ１６は、内部アドレス信号ＩＡを形成するものであり、前記リード用プリデコーダ５０５と冗長アドレス比較回路ＹＲに供給される。信号ＲＥＦはリフレッシュ制御信号であり、この信号ＲＥＦによってリフレッシュアドレスＲＡＢがロウ系のアドレス信号ＢＸＢとして内部に取り込まれる。
【００４４】
図１０には、シフトレジスタの一実施例の回路図が示されている。この実施例のシフトレジスタは、前記偶数用シフトレジスタと奇数用シフトレジスタの１ビット分の回路が示されている。初期値の入力部は、読み出し用のプリデコード出力ＡＹＲ０と書き込み用のプリデコード信号ＡＹＷ０がそれぞれの動作モードに対応したクロック信号ＹＣＬＫ１ＲＤとＹＣＬＫ１ＷＤによって取り込まれる。シーケンシャルＳＥＱＢとインタリーブＩＮＴＬＢとに対応し、シフトすべき入力信号ＲＶＳとＲＶＳＢが、クロック信号ＹＣＬＫＣとＹＣＬＫＣＢによりスイッチ制御されるＭＯＳＦＥＴＱ１０とＱ１１からなるＣＭＯＳスイッチを通してインバータ回路Ｎ２１とクロックドインバータ回路ＣＮ８からなるスルーラッチ回路に取り込まれ、後段のクロックドインバータ回路ＣＮ９，ＣＮ１０，ＣＮ１１及びインバータ回路Ｎ２２とＮ２３からなるラッチ回路とにより１ビット分のシフト動作が行なわれる。
【００４５】
図１１には、カウンタ（シフトレジスタ）制御回路の一実施例の回路図が示されている。カウンタ制御回路は、前記モードレジスタ５０６で設定されたバーストタイプＢＴとバースト長ＢＬに基づいて形成された制御信号ＩＮＴＥＬとＢＬ８、及びクロック信号ＹＳＥＢ、ＹＣＬＫ１Ｒ，ＹＣＬＫ１Ｗ及びプリデコード出力に基づいて形成された信号ＡＹＲＯ２３、ＡＹＲＯ６７及びＡＹＷＯ２３、ＡＹＷＯ６７を受けて、それぞれのバースト動作に対応したシフトレジスタの制御信号を形成する。つまり、前記図６に示したように初期値の設定とシフトアップ又はシフトダウンの動作を行なわせる制御信号を形成する。
【００４６】
図１２には、ヒットレジスタ５１０の一実施例の回路図が示されている。アドレス比較回路でのヒット信号ＨＩＴは、書き込み動作のときは３段のラッチ回路を通すことによって、１．５サイクル遅らせて出力させることにより、カラム選択動作ではクロック信号ＣＬＫの２サイクル分遅らせて不良ビット線を冗長ビット線に切り換える。これによって、入力された書き込みデータが２クロック遅れてカラムスイッチを通して正規メモリセル又は冗長メモリセルに書き込まれるようにされる。
【００４７】
図１３には、ライトアドレスレジスタ５０２の一実施例の回路図が示されている。ライトモードでのカラムアドレス信号は、３段のラッチ回路からなるライトアドレスレジスタ５０２を通すことによって、１．５サイクル遅らせてライト用プリデコーダ５０４に供給する。カラム選択動作ではクロック信号ＣＬＫの２サイクル分遅らせてカラムスイッチの選択信号を形成することによって、メモリセルが選択されるに必要な時間を確保し、入力された書き込みデータが２クロック遅れてカラムスイッチを通して上記選択された正規メモリセル又は冗長メモリセルに書き込まれるようにされる。
【００４８】
図１４には、下位アドレスプリデコーダ出力バッファ５０８の一実施例の回路図が示されている。リード用プリデコーダ５０５の出力信号ＡＹＲ０又はシフトレジスタで形成されたシフト信号ＬＡＹは、ヒット信号ＨＩＴＷ又はＨＩＴＲが形成されたときには正規回路側の出力信号ＡＹＯＤの出力が禁止され、代わって冗長選択信号ＲＹが形成される。下位アドレスプリデコード信号ＡＹＯＤ又は冗長選択信号ＲＹは、Ｙ系タイミング信号ＹＳＥＢに同期して出力される。
【００４９】
図１５には、リード用プリデコーダ５０５における下位プリデコーダの一実施例の回路図が示されている。ビット長ＢＬ４、ＢＬ８とバーストモード信号ＩＮＴＥＬに対応して、アドレス信号ＩＡ＜０＞、ＩＡ＜１＞及びＩＡ＜２＞の３ビットのアドレス信号のうちの上位２ビットＩＡ＜１＞及びＩＡ＜２＞により４通りのデコード信号と、最下位ビットＩＡ＜０＞と上記ビット長ＢＬ８，ＢＬ４及びＩＮＴＥＬを組み合わせて、前記説明したようなシーケンシャルとインタリーブに対応したペアの偶数と奇数のシフトレジスタＳＲ０、ＳＲ１、ＳＲ２及びＳＲ３に対応した初期値を形成する。
【００５０】
具体的には、シーケンシャル動作モードのときには０、１、２、３、４、５、６、７の各初期値に対して、ＡＹＲ＜０＞と＜１＞、ＡＹＲ＜１＞と＜２＞、ＡＹＲ＜２＞と＜３＞、ＡＹＲ＜３＞と＜４＞、ＡＹＲ＜４＞と＜５＞、ＡＹＲ＜５＞と＜６＞、ＡＹＲ＜６＞と＜７＞、ＡＹＲ＜７＞と＜０＞の２つずつのプリデコード信号がペアとされて偶数と奇数のシフトレジスタＳＲ０、ＳＲ１、ＳＲ２及びＳＲ３に論理１の選択信号が供給される。
【００５１】
図１６には、この発明に係るシンクロナスＤＲＡＭのバーストカウンタ動作の一例を説明するための波形図が示されている。同図では、ビット長ＢＬ８でシーケンシャルスタートアドレス＜０１０＞＝２の場合が示されている。タイミング信号ＹＣＬＫ１Ｒにより、初期値＜０１０＞＝２なら、偶数用のシフトレジスタＬＹＥＶ＜１＞と奇数用のシフトレジスタＬＡＹＯＤ＜１＞が論理１にセットされる。
【００５２】
前記図７又は図８の偶数用のシフトレジスタＳＲ０even〜ＳＲ３evenでは、クロック信号ＹＣＬＫＣＥに同期してＬＡＹＥＶ＜１＞→ＬＡＹＥＶ＜２＞→ＬＡＹＥＶ＜３＞→ＬＡＹＥＶ＜０＞のようにシフトアップされる。つまり、ＬＡＹＥＶ＜１＞はＡＹＲ＜２＞に対応しているので、ＡＲＹ２→ＡＲＹ４→ＡＲＹ６→ＡＲＹ０のような選択信号が形成される。
【００５３】
前記図７又は図８の奇数用のシフトレジスタＳＲ０odd〜ＳＲ３oddでは、クロック信号ＹＣＬＫＣＯに同期してＬＡＹＯＤ＜１＞→ＬＡＹＯＤ＜２＞→ＬＡＹＯＤ＜３＞→ＬＡＹＯＤ＜０＞のようにシフトアップされる。つまり、ＬＡＹＯＤ＜１＞はＡＹＲ＜３＞に対応しているので、ＡＲＹ３→ＡＲＹ５→ＡＲＹ７→ＡＲＹ１のような選択信号が形成される。
【００５４】
初期値が２の偶数であるので、偶数−奇数の順次でシフトレジスタの出力信号を交互に出力させることにより、前記のようなシーケンシャル動作モードのときに初期値が２であるなら、２→３→４→５→６→７→０→１のようなシーケンスでバーストモードでのカラム選択信号が形成される。
【００５５】
図１７には、この発明に係るシンクロナスＤＲＡＭのバーストカウンタ動作の一例を説明するための波形図が示されている。同図では、ビット長ＢＬ８でインタリーブスタートアドレス＜０１０＞＝２の場合が示されている。タイミング信号ＹＣＬＫ１Ｒにより、初期値＜０１０＞＝２なら、偶数用のシフトレジスタＬＹＥＶ＜１＞と奇数用のシフトレジスタＬＡＹＯＤ＜１＞が論理１にセットされる。
【００５６】
前記図７又は図８の偶数用のシフトレジスタＳＲ０even〜ＳＲ３evenでは、クロック信号ＹＣＬＫＣＥに同期してＬＡＹＥＶ＜１＞→ＬＡＹＥＶ＜０＞→ＬＡＹＥＶ＜３＞→ＬＡＹＥＶ＜２＞のようにシフトダウンされる。つまり、ＬＡＹＥＶ＜１＞はＡＹＲ＜２＞に対応しているので、ＡＲＹ２→ＡＲＹ０→ＡＲＹ６→ＡＲＹ４のような選択信号が形成される。
【００５７】
前記図７又は図８の奇数用のシフトレジスタＳＲ０odd 〜ＳＲ３odd では、クロック信号ＹＣＬＫＣＯに同期してＬＡＹＯＤ＜１＞→ＬＡＹＯＤ＜０＞→ＬＡＹＯＤ＜３＞→ＬＡＹＯＤ＜２＞のようにシフトダウンされる。つまり、ＬＡＹＯＤ＜１＞はＡＹＲ＜３＞に対応しているので、ＡＲＹ３→ＡＲＹ１→ＡＲＹ７→ＡＲＹ５のような選択信号が形成される。
【００５８】
初期値が２の偶数であるので、偶数−奇数の順次でシフトレジスタの出力信号を交互に出力させることにより、前記のようなインタリーブ動作モードのときに初期値が２であるなら、２→３→０→１→６→７→４→５のようなシーケンスでバーストモードでのカラム選択信号が形成される。
【００５９】
この実施例では、プリデコーダの次にバーストモードでの選択信号をシフトレジスタを設けることにより、アドレスカウンタとしてのシフトレジスタがアクセススピードを決めるクリティカルパスから除かれ、コマンドデコーダがカラム系動作信号を発生するのを待たずに、アドレスをカラムプリデコーダ及び冗長アドレス比較回路に入力することができるため、ファーストアクセスの高速化が可能になる。また、アドレスカウンタはプリデコーダ出力をシフトするだけでカウントアップができるため、従来のようなカウントアップ用の演算器が不要となり、サイクルの高速化も可能となる。
【００６０】
そして、シフトレジスタを偶数用と奇数用の２つに分けて設けることにより、シーケンシャル動作モードの場合も、インタリーブ動作モードの場合も単純なシフトアップ又はシフトダウンにより選択信号を形成することができるものとなる。そして、冗長回路も、各不良ビット線毎に冗長ビット線に切り換える方式をとるものであるので、少ない冗長ビット線により効率的な欠陥救済を行なうようにすることができるものとなる。
【００６１】
図１８には、この発明が適用されたＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）の一実施例の全体ブロック図が示されている。この実施例のＤＤＲ ＳＤＲＡＭは、特に制限されないが、４つのメモリバンクに対応して４つのメモリアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００６２】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路に相当するカラムデコーダ(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムデコーダ２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００６３】
メモリアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラムデコーダ２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
【００６４】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【００６５】
例えば、２５６Ｍビットのような記憶容量を持つ場合、×４ビット構成では、カラム系のアドレス信号Ａ１１まで有効とされ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではアドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有効とされる。
【００６６】
カラムアドレスバッファ２０６の出力は、カラムプリデコーダ（Column Pre-Decoder）２０３’に供給され、前記のような上位アドレスと下位アドレスに分けてプリデコード動作が行なわれ、下位アドレスのプリデコード出力は、カラムアドレスカウンタ（Column Counter) ２０７のプリセットデータとして供給される。カラムアドレスカウンタ２０７は、前記のような出力バッファ回路を含んでおり、コマンドなどで指定されるバーストモード等に対応して上記プリセットデータとしてのプリデコード信号、又はそのシフト信号をカラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００６７】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【００６８】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介してＤＬＬ回路２１４に入力され、上記クロック信号ＣＬＫと／ＣＬＫに同期化された内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【００６９】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００７０】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００７１】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【００７２】
アドレス信号Ａ１３とＡ１４は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１３とＡ１４の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００７３】
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ８のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００７４】
次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。
（１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ９を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、２，４，８とされ、設定可能なＣＡＳレイテンシイは２，２．５とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【００７５】
上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【００７６】
（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１３とＡ１４によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ１２に供給されるアドレスがロウアドレス信号として、Ａ１３とＡ１４に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【００７７】
（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ８（×１６ビット構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号は、カラムプリデコーダ２０３’を通してバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。
【００７８】
これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７からシフト動作によって出力されるプリデコード信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングス２、４又は８によって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【００７９】
（４）カラムアドレス・ライトコマンド（Ｗｒ）
当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ８に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいては、前記ライトレジスタとプリデコーダ２０３’に含まれるライト用プリデコーダを通してカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。。
【００８０】
（５）プリチャージコマンド（Ｐｒ）
これはＡ１２とＡ１３によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。
【００８１】
（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。
【００８２】
（７）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。
【００８３】
ＤＤＲ ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
【００８４】
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＤＤＲ ＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、ロウ系アドレスがＡ０〜Ａ１２（約８Ｋ）とカラム系アドレスがＡ０〜Ａ８（約０．５Ｋ）で構成されることから約４Ｍのアドレスを持ち、全体で４つのメモリバンクを持つことから、全体では約２５６Ｍビット（４Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
【００８５】
ＤＤＲ ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【００８６】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。
【００８７】
センスアンプ２０２から出力されたデータはデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをシフトして次の列データを読み出すようにされる。
【００８８】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックＱＣＬＫを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号ＱＣＬＫが入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、レプリカ回路を用いて内部クロック信号ＱＣＬＫの位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、この場合、外部クロック信号と位相が一致させられるのは上記データ信号やデータストローブ信号である。
【００８９】
図１９には、この発明が適用されるＳＤＲＡＭの一実施例の概略レイアウト図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。同図の各回路は、上記半導体基板上での幾何学的な配置にほぼ合わせて描かれている。この実施例では、メモリアレイは、前記同様に全体として４個に分けられて、それぞれがメモリバンク（Ｂａｎｋ）０〜３を構成するようにされる。
【００９０】
上記メモリバンク０〜３は、半導体チップの長手方向に沿った上下に２個、左右に２個ずつに分割されたメモリアレイに対応される。上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる周辺回路が設けられる。この周辺回路は、ランダム・ロジック回路からなる上記各回路のレイアウトを合理的にするために、ランダム・ロジック回路とボンディングパッドが並んで配置される。
【００９１】
この実施例では、上記のように周辺回路とボンディングパッド列とが並んで配置される。この構成では、ボンディングパッド列は、半導体チップの長手方向に沿った中心線から偏った位置に配置される。この結果、半導体チップの長手方向に沿った中央部分には、比較的大きな纏まったエリアを確保することができ、回路素子のレイアウト設計を行うにおいて好都合となる。つまり、この実施例と同じく周辺回路とボンディングパッド列とを並んで配置させる構成でも、ボンディングパッドを中心にして、周辺回路を左右に振り分けて配置するようにした場合に比べて高集積化や高速化に適したものとなる。
【００９２】
この実施例は、前記のようなシンクロナスＤＲＡＭに向けられており、上記周辺回路は以下の各回路ブロックが含まれる。同図における半導体チップの長手方向に沿った上半分の中央部においては、次のような各回路ブロックが設けられる。ＶＰＰ−Ｇは、昇圧電圧発生回路であり、メモリセルが接続されたワード線の選択回路や、後述するシェアードスイッチＭＯＳＦＥＴの選択回路の動作電圧に用いられて選択レベルを決定する。ＶＰＰ−Ｃは、上記昇圧回路の動作を制御する制御回路である。
【００９３】
ＨＶＤＤＱ−Ｇは、電源電圧ＶＤＤを１／２に分圧した電圧を形成するものであり、差動回路で構成された入力バッファの参照電圧とされ、ＶＤＤ振幅の入力信号のハイレベル／ロウレベルの判定を行うのに用いられる。ＩＯＢとＣＬ−Ｃは、入出力回路とクロックコントロール回路であり、ＣＬ−Ｃは、出力バッファのＣＡＳレイテンシに対応した動作制御に用いられる。このＩＯＢとＣＬ−Ｃは、同様な回路が全体で５個設けられる。
【００９４】
Ｙ−ＰＲＥＤとＲＷＢは、Ｙプリデコーダとリード／ライトバッファである。リード／ライトバッファは、メインアンプの動作制御及びラントアンプの動作を行う。ＶＰＥＲＩ−ＧとＶＤＬ−Ｇは、降圧電圧発生回路であり、周辺回路の降圧した動作電圧ＶＰＲＥＩとセンスアンプの動作電圧ＶＤＬを形成する。これらの降圧電圧発生回路は、同様な回路が他に２個設けられる。ＶＰＰ−Ｓは、ＶＰＰ電圧が所望の電圧であるか否かを検出するＶＰＰセンサである。そして、半導体チップのほぼ中央部分には、外部端子から供給されるクロック信号に対応した内部クロック信号を形成するＤＬＬ( Delay Locked Loop ）が設けられる。
【００９５】
同図における半導体チップの長手方向に沿った下半分の中央部においては、次の各回路ブロックが設けられる。ＸＡＤ−Ｌは、Ｘアドレスラッチ回路であり、Ｙ−ＣＬＫは、Ｙクロック回路であり、Ｙ系の動作に対応したクロック信号を発生する。ＭＤＥＣ／ＣＬＫＢとＣＯＭＤは、モードデコーダ／クロックバッファとコマンド回路である。ＡＤＭＲは、アドレスモードレジスタであり、同様な回路が他に１個設けられる。Ｙ−ＣＮＴとＹ−ＣＮＣは、Ｙカンウタとその制御回路であり、ＲＥＦＣはリフレッシュ制御回路であり、ＢＯＰはボンディングオプション回路であり、ＰＵＰ−Ｇは、電源投入検出回路である。
【００９６】
この実施例では、特に制限されないが、半導体チップの短手方向の中央部に、別の周辺回路ＢＳＬＯＷＥＲが設けられる。この回路ＢＳＬＯＷＥＲは、特に制限されないが、前記のようにメモリアレイ（メモリバンク）の不良ワード線を予備のワード線に置き換えたり、あるいは不良ビット線を予備のビット線に置き換えるためのヒューズセットやアドレス比較回路等を含む欠陥救済回路が設けられる。
【００９７】
図２０には、この発明が適用されるダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。この実施例では、分割ワード線又は階層ワード線方式に向けられている。同図においては、２つのメモリマット１５に上下から挟まれるようにされたセンスアンプ（前記図５のＳＡ）１６と交差エリア（前記図５のＳＡＤ，ＩＯＳＷ）１８に設けられる回路が例示的に示され、他はブロック図として示されている。また、同図の回路素子に付された回路記号は、前記図４と一部が重複しているが、別個の回路機能を持つものであると理解されたい。
【００９８】
ダイナミック型メモリセルは、上記１つのメモリマット１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続される。このＭＯＳＦＥＴＱｍのドレインはビット線ＢＬに接続される。上記ＭＯＳＦＥＴＱｍのソースに記憶キャパシタＣｓが接続される。
【００９９】
上記記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【０１００】
センスアンプ１６を内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプ１６により増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプ１６の上側に設けられたメモリマットの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【０１０１】
センスアンプ１６の単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。
【０１０２】
特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、特に制限されないが、上記交差エリア（ＳＡＤ）１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記のパワースイッチＭＯＳＦＥＴは、各単位回路に分散してセンスアンプ領域１６に設けるようにしてもよい。
【０１０３】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１４とＱ１５のゲートに供給されるセンスアンプ用活性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハイレベルにされる同相の信号とされる。信号ＳＡＰのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖにされるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分にオン状態にして共通ソース線ＣＳＰを内部電圧ＶＤＬレベルにすることができる。
【０１０４】
上記センスアンプ１６の単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記交差エリア１８にインバータ回路を設けて、その立ち上がりや立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各交差エリア１８に分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【０１０５】
上記交差エリア（ＩＯＳＷ）１８には、ＩＯＳＷスイッチを構成するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０が置かれる。さらに、同図に示した回路以外にも、必要に応じてセンスアンプ１６のコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等が設けられる。
【０１０６】
センスアンプ１６の単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のメモリマット１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のメモリマットのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ（ＬＩＯ２とＬＩＯ２Ｂ）とを接続させる。
【０１０７】
上記センスアンプ１６及び交差エリア１８には、前記のように２対のローカル入出力線、例えばＬＩＯ１とＬＩＯＩＢ及びＬＩＯ２とＬＩＯ２Ｂが設けられるので、上記１つの選択信号ＹＳによりメモリマット１５の２対の相補ビット線が上記２対のローカル入出力線ＬＩＯ１とＬＩＯＩＢ及びＬＩＯ２とＬＩＯ２Ｂに接続される。メモリマット１５を挟んで図示しない他方のセンスアンプ１６にも上記同様に２対のローカル入出力線が設けられており、前記のようにメモリマットの中の４対の相補ビット線が４対のローカル入出力線に接続される。
【０１０８】
上記のように上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２がオン状態のときには、センスアンプの入出力ノードに上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルからの微小信号を増幅し、上記カラム選択回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、交差エリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなる選択回路（ＩＯＳＷ）を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。
【０１０９】
上記ＩＯスイッチ回路を構成する選択回路ＩＯＳＷは、Ｘ系のアドレス信号を解読して形成されたマット選択信号ＭＳよりスイッチ制御されれる。なお、選択回路ＩＯＳＷは、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、前記例示的に示されている上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとメモリマットの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【０１１０】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであり、外部端子から供給される電源電圧ＶＤＤＱにより動作させられる。
【０１１１】
上記プリデコーダは、それを降圧した降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【０１１２】
上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、外部端子から供給される電源電圧ＶＤＤＱで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【０１１３】
特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤＱは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）は２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤＱは、第２の形態として２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤＱのときには、降圧電圧ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程度と同じくしてもよい。
【０１１４】
あるいは、外部端子から供給される電源電圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしてもよい。このように外部電源電圧ＶＤＤＱに対して内部電圧は、種々の実施形態を採ることができる。
【０１１５】
以上説明した本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に習っている。
【０１１６】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 複数のワード線と複数のビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を設け、上記第１のプリデコーダの出力信号と上記出力回路を通した出力信号とにより上記選択信号を形成し、上記シフトレジスタとして、そのシフト動作によって複数通りの上記ビット線の連続的な選択信号を形成することにより連続選択機能の向上を図ることができるという効果が得られる。
【０１１７】
（２） 複数のワード線と複数のビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を設け、上記第１のプリデコーダの出力信号と上記出力回路を通した出力信号とにより上記選択信号を形成し、上記シフトレジスタとして、偶数アドレス用の第１シフトレジスタと奇数アドレス用の第２シフトレジスタを用い、そのアップとダウンのシフト動作の組み合わせによって上記初期値を基にシーケンシャル動作とインターリーブ動作とからなる２通りの上記ビット線の連続的な選択動作の高速化を実現することができるという効果が得られる。
【０１１８】
（３） 上記に加えて、シンクロナス・ダイナミック型ＲＡＭに適用し、上記シーケンシャル動作とインターリーブ動作の指定をアドレスバスの特定のビットの信号の論理０と論理１とを指定することにより、使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１１９】
（４） 上記に加えて、バースト長を上記アドレスバスの他のビットにより指定され、２、４、８の３通りとすることにより使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１２０】
（５） 上記に加えて、上記第１と第２のプリデコーダをライト用の第１と第２のプリデコーダとリード用の第１と第２のプリデコードとにより構成し、上記アドレスバッファを通して入力されたアドレス信号をクロック信号によるシフト動作によって遅延させるライトアドレスレジスタを更に設け、かかるライトアドレスレジスタにより遅延されたアドレス信号を上記ライト用の第１と第２のプリデコーダの入力に供給して、ロウ系選択動作に対応させてカラム選択動作を行なうようにすることによって、クロック信号の高速化に対応したライト及びリード動作を実現できるという効果が得られる。
【０１２１】
（６） 複数のワード線と複数のビット線及び冗長ビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を用い、上記冗長ビット線に切り換える冗長回路として、記憶回路に記憶された不良アドレスのうち上記の上位アドレスに対応したアドレス信号と入力されたアドレス信号とを比較する比較回路と、不良アドレスのうち上記の下位アドレスをデコードする冗長プリデコーダと、上記比較回路の比較一致出力と、上記冗長プリデコーダのそれぞれの出力信号との一致を検出する一致検出回路とを用い、上記一致検出回路の検出信号により、上記カラム系アドレスデコーダで形成された選択信号に代えて上記冗長ビット線選択回路により上記冗長ビット線線の中から特定のビット線を選択することにより、動作の高速化と少ない冗長ビット線を用いつつ救済効率を高くすることができるという効果が得られる。
【０１２２】
（７） 上記に加えて、上記シフトレジスタを、偶数アドレス用の第１シフトレジスタと奇数アドレス用の第２シフトレジスタにより構成し、そのアップとダンウのシフト動作の組み合わせによって上記初期値を基にシーケンシャル動作とインターリーブ動作とからなる２通りの上記ビット線の連続的な選択信号を形成し、上記第２のプリデコーダにより上記偶数アドレス用と奇数アドレス用の第１と第２シフトレジスタのそれぞれに対応した初期値を形成することにより、高速化を図りつつ、上記シーケンシャル動作とインターリーブ動作を実現できるという効果が得られる。
【０１２３】
（８） 上記に加えて、シンクロナス・ダイナミック型ＲＡＭに適用し、上記シーケンシャル動作とインターリーブ動作の指定をアドレスバスの特定のビットの信号の論理０と論理１とより指定することにより、使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１２４】
（９） 上記に加えて、バースト長を上記アドレスバスの他のビットにより指定され、２、４、８の３通りとすることにより使い勝手のよい半導体記憶装置を得ることができるという効果が得られる。
【０１２５】
（１０） 上記に加えて、上記第１と第２のプリデコーダをライト用の第１と第２のプリデコーダとリード用の第１と第２のプリデコードとにより構成し、上記アドレスバッファを通して入力されたアドレス信号をクロック信号によるシフト動作によって遅延させるライトアドレスレジスタを更に設け、かかるライトアドレスレジスタにより遅延されたアドレス信号を上記ライト用の第１と第２のプリデコーダの入力に供給して、ロウ系選択動作に対応させてカラム選択動作を行なうようにすることによって、クロック信号の高速化に対応したライト及びリード動作を実現できるという効果が得られる。
【０１２６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、カラムアドレスカウンタ（シフトレジスタ）のシフト動作による連続アドレスの順序は、シーケンシャルやインタリーブ動作の他、初期値を基に順次に−１ずつ減らすようにするものや、偶数アドレスのみ、奇数アドレスのみあるいは偶数アドレスの全てを選択した後に奇数アドレスを又はその逆にするもの等何であってもよい。
【０１２７】
半導体記憶装置は、前記のようなシンクロナスＤＲＡＭの他、スタティック型ＲＡＭあるいはフラッシュメモリ等のような不揮発性記憶装置等のカラム選択動作あるいはそれに冗長回路を含ませたものに同様に適用することができる。この発明は、この発明は、システムＬＳＩに搭載される半導体記憶装置や汎用の各種半導体記憶装置に広く利用することができる。
【０１２８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、複数のワード線と複数のビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を設け、上記第１のプリデコーダの出力信号と上記出力回路を通した出力信号とにより上記選択信号を形成し、上記シフトレジスタとして、偶数アドレス用の第１シフトレジスタと奇数アドレス用の第２シフトレジスタを用い、そのアップとダウンのシフト動作の組み合わせによって上記初期値を基にシーケンシャル動作とインターリーブ動作とからなる２通りの上記ビット線の連続的な選択動作の高速化を実現することができる。
【０１２９】
複数のワード線と複数のビット線及び冗長ビット線を備えたメモリアレイの上記複数のビット線の中から特定のビット線を選択するカラム系アドレスデコーダとして、上位と下位アドレスにそれぞれ対応した第１と第２のプリデコーダと、上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を用い、上記冗長ビット線に切り換える冗長回路として、記憶回路に記憶された不良アドレスのうち上記の上位アドレスに対応したアドレス信号と入力されたアドレス信号とを比較する比較回路と、不良アドレスのうち上記の下位アドレスをデコードする冗長プリデコーダと、上記比較回路の比較一致出力と、上記冗長プリデコーダのそれぞれの出力信号との一致を検出する一致検出回路とを用い、上記一致検出回路の検出信号により、上記カラム系アドレスデコーダで形成された選択信号に代えて上記冗長ビット線選択回路により上記冗長ビット線線の中から特定のビット線を選択することにより、動作の高速化と少ない冗長ビット線を用いつつ救済効率を高くすることができる。
【図面の簡単な説明】
【図１】この発明に係るシンクロナスＤＲＡＭのカラム系選択回路の一実施例を示す基本的なブロック図である。
【図２】図１のカラム選択回路の動作を説明するための動作波形図である。
【図３】この発明に係るシンクロナスＤＲＡＭのカラム系選択回路の一実施例を示す具体的なブロック図である。
【図４】図３の冗長アドレス比較回路の一実施例を示すブロック図である。
【図５】図３のモードレジスタの一実施例を示す構成図である。
【図６】この発明に係るシンクロナスＤＲＡＭのバーストモード動作説明図である。
【図７】この発明に係るシンクロナスＤＲＡＭのバースト動作に用いられるシフトレジスタの動作の一例を説明するためのブロック図である。
【図８】この発明に係るシンクロナスＤＲＡＭのバースト動作に用いられるシフトレジスタの動作の他の一例を説明するためのブロック図である。
【図９】図３のアドレスバッファの一実施例を示す回路図である。
【図１０】この発明に係るシンクロナスＤＲＡＭのバースト動作に用いられるシフトレジスタの一実施例を示す回路図である。
【図１１】この発明に係るシンクロナスＤＲＡＭのバースト動作に用いられるカウンタ（シフトレジスタ）制御回路の一実施例を示す回路図である。
【図１２】図３のヒットレジスタの一実施例を示す回路図である。
【図１３】図３のライトアドレスレジスタの一実施例を示す回路図である。
【図１４】図３の下位アドレスプリデコーダ出力バッファの一実施例を示す回路図である。
【図１５】図３の下位アドレスプリデコーダの一実施例を示す回路図である。
【図１６】この発明に係るシンクロナスＤＲＡＭのバーストカウンタ動作の一例を説明するための波形図である。
【図１７】この発明に係るシンクロナスＤＲＡＭのバーストカウンタ動作の他の一例を説明するための波形図である。
【図１８】この発明が適用されたＤＤＲ ＳＤＲＡＭの一実施例を示す全体ブロック図である。
【図１９】この発明が適用されるＳＤＲＡＭの一実施例を示す概略レイアウト図である。
【図２０】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す回路図である。
【符号の説明】
ＡＤＢ…アドレスバッファ、ＹＤＰ…カラムプリデコーダ、ＹＤ…カラム冗長回路、ＹＣＴＲ…カラムアドレスカウンタ、ＹＰＤＯ…カラムプリデコーダ出力バッファ、ＲＰＤ…冗長プリデコーダ、Ｎ１〜Ｎ５７…インバータ回路、ＣＮ１〜ＣＮ３４…クロックドインバータ回路、Ｇ１〜３５…ゲート回路、
Ｑ１〜Ｑ２０…ＭＯＳＦＥＴ、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０３’…カラムプリデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ（シフトレジスタ）、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ
１１，１２…デコーダ，メインワードドライバ、１５…サブアレイ、１６…センスアンプ、１７…サブワードドライバ、１８…クロスエリア、５１…アドレスバッファ、５２…プリデコーダ、５３…デコーダ、６１…メインアンプ、６２…出力バッファ、６３…入力バッファ。
Claims (12)
- 複数のビット線と、複数のワード線と、
上記複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、
上記複数のワード線の中から特定のワード線を指定するロウ系アドレス選択回路と、
上記複数のビット線の中から特定のビット線を指定するカラム系アドレス信号を受けて、それをデコードして上記ビット線の選択信号を形成するカラム系アドレスデコーダと、
上記カラム系アドレスデコーダで形成された選択信号を受けて、上記複数のビット線の中から特定のビット線を選択するカラム選択回路と、を備え、
上記カラム系アドレスデコーダは、
上位アドレスに対応した第１のプリデコーダと、
下位アドレスに対応した第２のプリデコーダと、
上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、
動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路と、
上記第１のプリデコーダの出力信号と上記出力回路を通した出力信号とにより上記選択信号を形成するものであり、
上記シフトレジスタは、そのシフト動作によって複数通りの上記ビット線の連続的な選択信号を形成するものである、ことを特徴とする半導体記憶装置。 - 複数のビット線と、複数のワード線と、
上記複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、
上記複数のワード線の中から特定のワード線を指定するロウ系アドレス選択回路と、
上記複数のビット線の中から特定のビット線を指定するカラム系アドレス信号を受けて、それをデコードして上記ビット線の選択信号を形成するカラム系アドレスデコーダと、
上記カラム系アドレスデコーダで形成された選択信号を受けて、上記複数のビット線の中から特定のビット線を選択するカラム選択回路と、を備え、
上記カラム系アドレスデコーダは、
上位アドレスに対応した第１のプリデコーダと、
下位アドレスに対応した第２のプリデコーダと、
上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、
動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路と、
上記第１のプリデコーダの出力信号と上記出力回路を通した出力信号とにより上記選択信号を形成するものであり、
上記シフトレジスタは、互いに独立した偶数アドレス用の複数の偶数ビットが循環する第１シフトレジスタと奇数アドレス用の複数の奇数ビットが循環する第２シフトレジスタからなり、それらのアップとダウンのシフト動作の組み合わせによって上記初期値を基にシーケンシャル動作とインターリーブ動作とからなる２通りの上記ビット線の連続的な選択信号を形成するものであり、
上記第２のプリデコーダは、上記偶数アドレス用と奇数アドレス用の第１と第２シフトレジスタのそれぞれに対応した初期値を形成することを特徴とする半導体記憶装置。 - 請求項２において、
前記第１と第２のシフトレジスタは、共にアップとダウンのいずれか一方のシフトに制御され、且つ、いずれか一方に制御されたシフトにしたがって前記第１と第２のシフトレジスタが交互に制御される、ことを特徴とする半導体記憶装置。 - 請求項２または３において、
半導体記憶装置は、シンクロナス・ダイナミック型ＲＡＭであり、
上記シーケンシャル動作とインターリーブ動作の指定は、アドレスバスの特定のビットの信号の論理０と論理１とより指定されるものであることを特徴とする半導体記憶装置。 - 請求項４において、
バースト長は、上記アドレスバスの他のビットにより指定され、２、４、８の３通りを含むものであることを特徴とする半導体記憶装置。 - 請求項４において、
上記第１と第２のプリデコーダは、ライト用の第１と第２のプリデコーダとリード用の第１と第２のプリデコードとにより構成され、
半導体記憶装置の外部から入力される信号から前記カラム系アドレス信号を生成するアドレスバッファを通して入力されたアドレス信号をクロック信号によるシフト動作によって遅延させるライトアドレスレジスタを更に設け、
かかるライトアドレスレジスタにより遅延されたアドレス信号を上記ライト用の第１と第２のプリデコーダの入力に供給して、ロウ系選択動作に対応させてカラム選択動作を行なうようにしてなる、ことを特徴とする半導体記憶装置。 - 複数のビット線と、冗長ビット線と、複数のワード線と、上記複数のビット線及び冗長ビット線と複数のワード線に対応して設けられた複数のメモリセルと、
上記複数のワード線の中から特定のワード線を指定するロウ系アドレス選択回路と、
上記複数のビット線の中から特定のビット線を指定するカラム系アドレス信号を受けて、それをデコードして上記ビット線の選択信号を形成するカラム系アドレスデコーダと、
上記カラム系アドレスデコーダで形成された選択信号を受けて、上記複数のビット線の中から特定のビット線を選択するカラム選択回路及び上記ビット線に代えて冗長ビット線を選択する冗長回路と、を備え、
上記カラム系アドレスデコーダは、
上位アドレスに対応した第１のプリデコーダと、
下位アドレスに対応した第２のプリデコーダと、
上記第２のプリデコーダの出力信号を初期値とするシフトレジスタと、
動作モードに応じて上記第２のプリデコーダの出力信号又は上記シフトレジスタの出力信号を選択する出力回路を含み、
上記第１のプリデコーダの出力信号と上記出力回路を通した出力信号とにより上記選択信号を形成するものであり、
上記冗長回路は、
不良アドレスを記憶する記憶回路と、
上記記憶回路に記憶された不良アドレスのうち上記の上位アドレスに対応したアドレス信号と入力されたアドレス信号とを比較する比較回路と、
上記記憶回路に記憶された不良アドレスのうち上記の下位アドレスをデコードする冗長プリデコーダと、
上記比較回路の比較一致出力と、上記冗長プリデコーダと上記第２のプリデコーダのそれぞれの出力信号との一致を検出する一致検出回路と、を含み、
上記一致検出回路の検出信号により、上記カラム系アドレスデコーダで形成された選択信号に代えて上記冗長回路により上記冗長ビット線の中から特定のビット線を選択することを特徴とする半導体記憶装置。 - 請求項７において、
上記シフトレジスタは、互いに独立した偶数アドレス用の複数の偶数ビットが循環する第１シフトレジスタと奇数アドレス用の複数の奇数ビットが循環する第２シフトレジスタからなり、それらのアップとダウンのシフト動作の組み合わせによって上記初期値を基にシーケンシャル動作とインターリーブ動作とからなる２通りの上記ビット線の連続的な選択信号を形成するものであり、
上記第２のプリデコーダは、上記偶数アドレス用と奇数アドレス用の第１と第２シフトレジスタのそれぞれに対応した初期値を形成する、ことを特徴とする半導体記憶装置。 - 請求項８において、
前記第１と第２のシフトレジスタは、共にアップとダウンのいずれか一方のシフトに制御され、且つ、いずれか一方に制御されたシフトにしたがって前記第１と第２のシフトレジスタが交互に制御される、ことを特徴とする半導体記憶装置。 - 請求項８において、
半導体記憶装置は、シンクロナス・ダイナミック型ＲＡＭであり、上記シーケンシャル動作とインターリーブ動作の指定は、アドレスバスの特定のビットの信号の論理０と論理１とより指定されるものであることを特徴とする半導体記憶装置。 - 請求項１０において、
バースト長は、上記アドレスバスの他のビットにより指定され、２、４、８の３通りを含むものであることを特徴とする半導体記憶装置。 - 請求項１０において、
上記第１と第２のプリデコーダは、ライト用の第１と第２のプリデコーダとリード用の第１と第２のプリデコーダとにより構成され、
半導体記憶装置の外部から入力される信号から前記カラム系アドレス信号を生成するアドレスバッファを通して入力されたアドレス信号をクロック信号によるシフト動作によって遅延させるライトアドレスレジスタと、
上記一致検出信号をクロック信号によるシフト動作によって遅延させるヒットレジスタと、を更に設け、
かかるライトアドレスレジスタにより遅延されたアドレス信号を上記ライト用の第１と第２のプリデコーダの入力に供給して、ロウ系選択回路に対応させてカラム選択動作を行い、
上記ヒットレジスタにより遅延させられた一致信号により上記カラム系アドレスデコーダで形成された選択信号に代えて上記冗長回路により上記冗長ビット線の中から特定のビット線を選択する、ことを特徴とする半導体記憶装置。
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