JPH11144457A

JPH11144457A - 半導体集積回路装置

Info

Publication number: JPH11144457A
Application number: JP10244070A
Authority: JP
Inventors: Akira Haga; 亮芳賀; Toshimasa Namegawa; 敏正行川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-08-28
Filing date: 1998-08-28
Publication date: 1999-05-28
Anticipated expiration: 2018-08-28
Also published as: JP4138092B2

Abstract

(57)【要約】【課題】動作モードによりＤＲＡＭのロウアドレスを変
換し、リフレッシュ単位のメモリ増設で所望の容量を実
現し共有センスアンプを利用できるメモリセルアレイを
有する半導体集積回路装置を提供する。リフレッシュ時
のワード線選択数がメモリシステムにおいて常に均一に
なるように構成する。【解決手段】書き込み／読み出し動作時とリフレッシュ
動作時のアドレス信号を切換えることにより（図中１０
１）、書き込み／読み出し動作時とリフレッシュ動作時
とで特定のメモリセルアレイについて選択状態が変えら
れる構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特にＤＲＡＭ（dy
namic RAM ）等、リフレッシュ動作を伴うメモリを含む
半導体集積回路装置に関する。

【０００２】

【従来の技術】図４６は、従来のＤＲＡＭのロウ系のア
ドレス発生回路を示すブロック図である。ＤＲＡＭに対
してデータの入出力を行うためにワード線ＷＬを活性化
するときには、任意のワード線のアドレスを指定するロ
ウアドレス信号ＲＡと、ロウアドレスストローブ信号／
ＲＡＳ（先頭の／は図では上にバーがある）を入力す
る。

【０００３】／ＲＡＳは、ロウアドレス制御回路１２に
一時的に記憶される。次に、図示せぬクロック信号がロ
ウアドレス制御回路１２に入力されたとき、制御信号が
ロウアドレス制御回路１２からロウアドレスバッファ１
１に伝達される。ロウアドレスバッファ１１は、この制
御信号を受け、ロウアドレスバッファ１１に一時的に記
憶されたロウアドレス信号ＲＡが次へ伝達される。

【０００４】ロウアドレス信号ＲＡはその後、リフレッ
シュアドレス信号とのマルチプレクサ（アドレスマルチ
プレクサともいう）１３、ロウプリデコーダ１４、ロウ
デコーダ１５及びワード線駆動回路１９を経てワード線
ＷＬを活性化させる。また、リフレッシュには必要ない
一部のアドレスはマルチプレクサ１３を通らずにロウプ
リデコーダに入力される（１０）。

【０００５】一方、リフレッシュを行う場合は、外部か
らのリフレッシュ信号ＲＥＦがアクティブとなり、リフ
レッシュ制御回路１６に入力される。この信号ＲＥＦに
より、図示せぬクロック信号に同期して制御信号がリフ
レッシュカウンタ１７とロウアドレスバッファ１１とマ
ルチプレクサ１３に供給される。これにより、マルチプ
レクサ１３は、ロウアドレスバッファ１１からのアドレ
ス入力からリフレッシュカウンタ１７からのリフレッシ
ュアドレス入力に切替えられる。すなわち、リフレッシ
ュカウンタ１７の動作が開始され、アドレスマルチプレ
クサ１３の出力は、リフレッシュカウンタ１７の値に切
替えられる。リフレッシュカウンタ１７からのリフレッ
シュアドレス信号は、ロウプリデコーダ１４、ロウデコ
ーダ１５、ワード線駆動回路１９を経てワード線ＷＬを
活性化する。なお、マルチプレクサ１３に入力されない
一部のアドレス信号（１０）は、ロウアドレスバッファ
１１で全て“Ｈ”（ハイレベル）にされる。また、リフ
レッシュカウンタ１７の値はリフレッシュ信号ＲＥＦが
入力されるごとにインクリメントされる。

【０００６】図４７は、上述の機構を有する従来のＤＲ
ＡＭの要部構成を示すブロック概念図である。２．５Ｍ
ビットの容量を持つＤＲＡＭであり、図示しないが、各
セルアレイ（２５６ｋセルアレイ）には２５６本の行線
すなわちワード線（ＷＬ）がある。各セルアレイに隣接
してセンスアンプが設けられている。１個のセルアレイ
両側のセンスアンプＳ／Ａに対しビット線対が交互に接
続される。しかも、セルアレイ間に設けられる各センス
アンプは両側のセルアレイが共通に使用可能な共有セン
スアンプ構成となっている。すなわち、センスアンプＳ
／Ａは、両側のいずれかのセルアレイのビット線対を電
気的に分離する切替え接続手段を含んでいる。ただし、
セルアレイ（４），（５）間のセンスアンプは別個に設
けられていて共有扱いではない。

【０００７】上記構成において、まず、読み出し及びま
たは書き込み動作（書き込み／読み出し動作）時におけ
るメモリセルへのアクセス（例えば読み出し）について
説明する。書き込み／読み出し動作では、一つのロウア
ドレスに対応する２本のワード線が活性化される。同時
にワード線が活性化される２５６ｋセルアレイの組み合
わせは、（０）と（５）、（１）と（６）、（２）と
（７）、（３）と（８）、（４）と（９）である。２本
のワード線に接続している、どのセルのデータを読み出
すのかは、カラムアドレスが決定する。各２５６ｋセル
アレイ内で活性化されるワード線（２５６本のうちの１
本）は、図示しないロウアドレス信号Ａ０〜Ａ７が決定
する。

【０００８】ロウアドレス信号Ａ８〜Ａ１０は２５６ｋ
セルアレイを選択する。すなわち、図４７のＡ８〜Ａ１
０のアドレスデコードを示す結線概念に対応して、上記
した組み合わせにおける同時にワード線が活性化される
２個の２５６ｋセルアレイを選択する。従って、この例
では、２５６×５＝１２８０通りのロウアドレスが存在
する。

【０００９】次に、上記図４７の構成におけるリフレッ
シュ動作について説明する。リフレッシュ動作時では、
ワード線の選択は、ロウアドレスによって５１２通りに
なる。リフレッシュは、アドレス信号／Ａ１０，Ａ１
０，／Ａ９，Ａ９を全て“Ｈ”（ハイレベル；“１”）
にすることによって行う（アドレス信号の先頭の／は図
では上にバーがある）。リフレッシュ時に活性化される
ワード線は、アドレス信号Ａ０〜Ａ８によってのみ決定
される。例えば、ロウアドレス信号Ａ０〜Ａ８が全てロ
ーレベル；“０”）の時は、各２５６ｋセルアレイ
（０），（２），（４），（５），（７），（９）の０
番目のワード線ＷＬ０が同時に活性化される。その後リ
フレッシュカウンタにより順次ワード線が活性化され、
上記セルアレイについてワード線ＷＬ２５５までリフレ
ッシュ動作が行われる。その後、ロウアドレス信号Ａ０
〜Ａ７が全て“Ｌ”（ローレベル；“０”）で、Ａ８が
“Ｈ”（ハイレベル；“１”）になった時は、残りの各
２５６ｋセルアレイ（１），（３），（６），（８）の
０番目のワード線ＷＬ０が同時に活性化される。その後
リフレッシュカウンタにより順次ワード線が活性化さ
れ、上記セルアレイについてワード線ＷＬ２５５までリ
フレッシュ動作が行われる。このように、メモリ内全て
のセルアレイは、セルアレイ２個分のワード線ＷＬ０か
らＷＬ５１１に対応する５１２通りのアドレスによっ
て、リフレッシュ動作が可能である。

【００１０】上記構成による方式を用いると、リフレッ
シュ動作時はセルアレイ（４）とセルアレイ（５）のワ
ード線が同時に活性化されることになる。したがって、
セルアレイ（４）と（５）の間でセンスアンプを共有構
成とすることができない。このため、図４７のセンスア
ンプ（４）、センスアンプ（５）に示されるように、セ
ンスアンプを別々に設けなければならず、レイアウトサ
イズが増大してしまうという問題があった。

【００１１】また、ＡＳＩＣ（application specific I
C ）混載のＤＲＡＭ等では、できる限りリフレッシュ
（この場合、ワード線５１２本分）を単位としてメモリ
セルを増設し、所望の容量を実現したいという要求があ
る。これに対して、上述の従来技術を用いると２５６ｋ
セルアレイ（４），（９）において他の部分とは異なる
レイアウト構成が必要となり、容量の拡張性の面からも
不利である。

【００１２】

【発明が解決しようとする課題】従来、必要とされるメ
モリ容量を備えた複数のセルアレイブロックが、リフレ
ッシュ動作に対しセンスアンプを共有できないレイアウ
ト個所を有している。これにより、パターンレイアウト
の縮小化、パターンレイアウトの同一化が実現できない
状況にあった。

【００１３】この発明は、上記事情を考慮してなされた
ものであり、その課題は、リフレッシュを単位としたメ
モリセルの増設により所望のメモリ容量が実現され、共
有センスアンプを利用できる同一化したパターンレイア
ウトで構成されるメモリを有する半導体集積回路装置を
提供することである。

【００１４】また、リフレッシュ時に活性化されるメモ
リセルアレイの数が一定になるように制御できるメモリ
を有する半導体集積回路装置を提供する。

【００１５】

【課題を解決するための手段】この発明の半導体集積回
路装置は、複数のメモリセルが行列状に配置された複数
のメモリセルアレイと、前記メモリセルアレイから読み
出されたデータ及び前記メモリセルアレイに書き込むデ
ータを感知増幅するためのセンスアンプとを具備し、前
記複数のメモリセルアレイは、書き込み／読み出し時の
行アドレスによって分割される第１の集合と、リフレッ
シュ動作時の行アドレスによって分割される第２の集合
とを有し、前記第２の集合の要素の少なくとも一つは前
記第１の集合の２つの要素の各一部に分けられて含まれ
ることを特徴とする。

【００１６】この発明では、書き込み／読み出し動作時
と、リフレッシュ動作時の両者の動作時のロウアドレス
の関係において、大きい方のロウアドレス数が小さい方
のロウアドレス数の２の乗数倍になっていない関係のメ
モリシステムを構成することになっても、、どちらの動
作時でも互いに隣接するメモリセルアレイどうしで活性
化することは避けるようにアドレスを分割する。このた
め、上記第２の集合のある一つの要素は上記第１の集合
の２つの要素の各一部にまたがった配置になる。

【００１７】

【発明の実施の形態】図１は、この発明の半導体集積回
路装置の基本的な実施形態に係るメモリの要部構成を示
すブロック概念図である。２．５Ｍビットの容量を持つ
ＤＲＡＭであり、図示しないが、２５６ｋセルアレイ
（メモリセルアレイ）（０）〜（９）には２５６本の
行、すなわちワード線（ＷＬ）を有している。書き込み
／読み出し動作時のロウアドレス数１２８０、リフレッ
シュ動作時のロウアドレス数５１２とした構成である。
セルアレイに隣接してセンスアンプが設けられている。
セルアレイ（０）〜（９）それぞれは、両側のセンスア
ンプに対してビット線が交互に接続される。しかも、セ
ルアレイ間に設けられる各センスアンプは、すべて両側
のセルアレイ（０）〜（９）が共通に使用可能な共有セ
ンスアンプ構成となっている。共有センスアンプ構成
は、図示しないが両側のいずれかのセルアレイのビット
線を電気的に分離する切替え接続手段を含んでいる。

【００１８】上記構成において、まず、読み出し及びま
たは書き込み動作（書き込み／読み出し動作）時におけ
るメモリセルへのアクセス（例えば読み出し）について
説明する。書き込み／読み出し動作では、一つのロウア
ドレスに対応する２本のワード線が活性化される。同時
にワード線が活性化される２５６ｋセルアレイの組み合
わせは、（０）と（５）、（１）と（６）、（２）と
（７）、（３）と（８）、（４）と（９）である。２本
のワード線に接続している、どのセルのデータを読み出
すのかは、カラムアドレスが決定する。各２５６ｋセル
アレイ内で活性化されるワード線（２５６本のうちの１
本）は、図示しないロウアドレス信号Ａ０〜Ａ７が決定
する。

【００１９】ロウアドレス信号Ａ８〜Ａ１０は２５６ｋ
セルアレイを選択する。すなわち、図１のＡ８〜Ａ１０
のアドレスデコードを示す結線概念に対応して、上記し
た組み合わせにおける同時にワード線が活性化される２
個の２５６ｋセルアレイを選択する。従って、この例で
は、２５６×５＝１２８０通りのロウアドレスが存在す
る。

【００２０】次に、上記図１の構成におけるリフレッシ
ュ動作について説明する。リフレッシュ動作時では、ワ
ード線の選択は、ロウアドレスによって５１２通りにな
る。リフレッシュは、アドレス信号／Ａ１０，Ａ１０，
／Ａ９，Ａ９を全て“Ｈ”（ハイレベル；“１”）にす
ることによって行う（アドレス信号の先頭の／は図では
上にバーがある）。リフレッシュ時に活性化されるワー
ド線は、アドレス信号Ａ０〜Ａ８によってのみ決定され
る。例えば、ロウアドレス信号Ａ０〜Ａ８が全て“Ｌ”
（ローレベル；“０”）の時は、各２５６ｋセルアレイ
（０），（２），（４），（６），（８）の０番目のワ
ード線ＷＬ０が同時に活性化される。その後リフレッシ
ュカウンタにより順次ワード線が活性化され、上記セル
アレイについてワード線ＷＬ２５５までリフレッシュ動
作が行われる。その後、ロウアドレス信号Ａ０〜Ａ７が
全て“Ｌ”（ローレベル；“０”）で、Ａ８が“Ｈ”
（ハイレベル；“１”）になった時は、残りの各２５６
ｋセルアレイ（１），（３），（５），（７），（９）
のワード線ＷＬ０が同時に活性化される。その後リフレ
ッシュカウンタにより順次ワード線が活性化され、上記
セルアレイについてワード線ＷＬ２５５までリフレッシ
ュ動作が行われる。このように、メモリ内全てのセルア
レイは、セルアレイ２個分のワード線ＷＬ０からＷＬ５
１１に対応する５１２通りのアドレスによって、リフレ
ッシュ動作が可能である。

【００２１】この発明では、書き込み／読み出し動作時
とリフレッシュ動作時のアドレス信号を切換えることに
より（図中１０１）、書き込み／読み出し動作時とリフ
レッシュ動作時とで特定のメモリセルアレイについて選
択状態が変えられる。このため、隣接セルアレイ間のセ
ンスアンプはすべて共有センスアンプ構成を実現でき
る。これにより、ロジック混載のＤＲＡＭ等で、リフレ
ッシュ動作単位のセルアレイ（この場合、ワード線５１
２本分）構成によるメモリ容量の増設が図れる。

【００２２】従来技術において、隣接セルアレイ間すべ
てにセンスアンプの共有化が実現できなかった理由は、
セルアレイ（４），（５）が共にロウアドレス信号Ａ８
＝０で活性化されるためであった。これを避けるため
に、リフレッシュ動作時において、隣接セルアレイどう
しで同時に活性化させないようにする。例えばセルアレ
イ（５）〜（９）に関し、書き込み／読み出し動作時と
リフレッシュ動作時とでアドレス信号Ａ８を図中１０１
に示すような状態に変換されるように構成する。便宜上
リフレッシュ動作時のロウアドレス信号Ａ８をリフレッ
シュアドレス信号ＲＥＦＡ８と表わす。

【００２３】メモリの構成に応じて、セルアレイ（５）
〜（９）におけるリフレッシュアドレス信号ＲＥＦＡ８
を反転させるように信号伝達経路途中にアドレス変換回
路を挿入する。または、メモリの構成に応じて、セルア
レイ（５）〜（９）における書き込み／読み出し動作時
のロウアドレス信号Ａ８を反転させるように伝達経路途
中にアドレス変換回路を挿入する。

【００２４】上記実施形態によれば、書き込み／読み出
し動作時において、同時にワード線が活性化される各２
５６ｋセルアレイの組み合わせは、（０）と（５）、
（１）と（６）、（２）と（７）、（３）と（８）、
（４）と（９）である。それぞれの組み合せを（Ａ），
（Ｂ），（Ｃ），（Ｄ），（Ｅ）とすると、ロウアドレ
ス１２８０個の（Ａ）から（Ｅ）を一要素とした、セル
アレイ（０）〜（４）の要素と、セルアレイ（５）〜
（９）の要素の二つの要素から構成される第１の集合が
できる。

【００２５】リフレッシュ動作時に関し、同時にワード
線が活性化される各２５６ｋセルアレイの組は、
（０），（２），（４），（６），（８）と、（１），
（３），（５），（７），（９）である。それぞれの組
み合せを（Ｆ），（Ｇ）で表わすと、ロウアドレス５１
２個の（Ｆ）から（Ｇ）を一要素とした、セルアレイ
（０），（１）の要素、セルアレイ（２），（３）の要
素、セルアレイ（４），（５）の要素、セルアレイ
（６），（７）の要素、セルアレイ（８），（９）の要
素の五つの要素から構成される第２の集合ができる。

【００２６】ここでは、上記第２の集合の要素は上記第
１の集合の一つの要素に二つ以上含まれることになる。
さらに上記第２の集合の一つの要素であるセルアレイ
（４）、（５）は、第１の集合の２つの要素の各一部に
分けられて含まれる形態となる。つまり、セルアレイ
（４）がセルアレイ（０）〜（４）の要素に、セルアレ
イ（５）がセルアレイ（５）〜（９）の要素に含まれて
いる。

【００２７】すなわち、書き込み／読み出し動作時のロ
ウアドレス１２８０通り、リフレッシュ動作時のロウア
ドレス５１２通りという例の様な、両者の動作時のロウ
アドレスの関係において、大きい方のロウアドレス数が
小さい方のロウアドレス数の２の乗数倍になっていない
関係のメモリシステムを構成することになっても、どち
らの動作時でも互いに隣接するメモリセルアレイどうし
で活性化することは避けるようにする。このため、セル
アレイ（４），（５）のように、第２の集合のある一つ
の要素は、上記第１の集合における２つの要素の各一部
にまたがった配置になる。これにより、複数のセンスア
ンプは隣り合うメモリセルアレイと共有構成となり得
る。

【００２８】すなわち、１個のメモリセルアレイのワー
ド線数がＷ本のメモリセルアレイが２ｎ個設けられる
（ｎ≧３）メモリシステムを考える。書き込み／読み出
し時のアドレス数がａＷ個（ａ≧ｎ）、リフレッシュ時
のアドレス数がｂＷ個（ｂ≧２）とすると、ａＷ＞ｂＷ
のとき、ａＷ≠ｂＷ×２^k、ｂＷ＞ａＷのとき、ｂＷ≠
ａＷ×２ⁱの関係を有するメモリに対し、この発明によ
る効果を発揮する。

【００２９】上記構成では、２ｎ個のメモリセルアレイ
（ここでは、ｎ＝５）のうちの所定のメモリセルアレイ
を選択するために使用されるアドレス信号線は、書き込
み／読み出し動作時においては２ｎ個のメモリセルアレ
イのうち上半分のｎ個のメモリセルアレイ（セルアレイ
（０）〜（４））内の任意のメモリセルを選択すると同
時に、下半分のｎ個のメモリセルアレイ（セルアレイ
（５）〜（９））内で上記上半分のメモリセルアレイ内
の任意のメモリセルに対応したメモリセルを選択し、リ
フレッシュ動作時においては、２ｎ個のメモリセルアレ
イの奇数番目もしくは偶数番目を選択することになる。

【００３０】図２は、この発明の第１実施形態に係るＤ
ＲＡＭのロウ系のアドレス発生回路の要部を示すブロッ
ク概念図であり、リフレッシュ動作時のセルアレイ選択
に、書き込み／読み出し動作時とリフレッシュ動作時の
ロウアドレスを切換える第１の構成を備えたアドレス発
生回路を示している。前記図４６と比べて異なる点は、
アドレス変換回路１８がロウアドレスバッファ１１とマ
ルチプレクサ１３の間の所定の信号伝達経路中に設けら
れていることである。

【００３１】すなわち、書き込み／読み出し動作時のロ
ウアドレス信号は、セルアレイ（０）〜（４）に対して
は前記図４６と同様なアドレス変換回路１８を介さない
信号伝達経路３０５を通る。しかし、セルアレイ（５）
〜（９）に対してはアドレス変換回路１８を通して、同
時に活性化されるセルアレイを選択制御するロウアドレ
ス信号Ａ８を反転させる。その他の信号伝達経路は同様
であるため、図４６と同一の符号を付している。

【００３２】図２において、書き込み／読み出し動作の
ためにワード線ＷＬを活性化するときには、任意のワー
ド線を指定するロウアドレス信号ＲＡと、ロウアドレス
ストローブ信号／ＲＡＳ（先頭の／は図では上にバーを
付す）とを利用する。／ＲＡＳは、ロウアドレス制御回
路１２に一時的に記憶される。次に、図示せぬクロック
信号がロウアドレス制御回路１２に入力されたとき、制
御信号３０１がロウアドレス制御回路１２からロウアド
レスバッファ１１に伝達される。ロウアドレスバッファ
１１は、この制御信号３０１を受け、ロウアドレスバッ
ファ１１に一時的に記憶されたロウアドレス信号ＲＡが
次へ伝達される。

【００３３】ここで、ロウアドレス信号ＲＡ（Ａ０〜Ａ
１０）のうちのアドレス信号Ａ８について注目する。Ａ
８は、セルアレイ（０）〜（４）へ伝達するときは直接
マルチプレクサ１３に伝達される（経路３０５）。しか
し、セルアレイ（５）〜（９）へ伝達するときはアドレ
ス変換回路１８により反転されてマルチプレクサ１３に
伝達される。上記マルチプレクサ（アドレスマルチプレ
クサともいう）１３からのロウアドレス信号は、ロウプ
リデコーダ１４、ロウデコーダ１５、ワード線駆動回路
１９を経てワード線ＷＬを活性化させる。リフレッシュ
動作には必要ない一部のアドレス信号は伝達経路３００
を通り、マルチプレクサ１３を通らずにロウプリデコー
ダ１４に入力される。

【００３４】一方、リフレッシュを行う場合は、外部か
らのリフレッシュ信号ＲＥＦがリフレッシュ制御回路１
６に入力される。この信号ＲＥＦにより、図示せぬクロ
ック信号に同期して制御信号３０２がリフレッシュカウ
ンタ１７とロウアドレスバッファ１１とマルチプレクサ
１３に供給される。制御信号３０２を受けたマルチプレ
クサ１３は入力が切替えられ、制御信号３０２を受けた
リフレッシュカウンタ１７は動作が開始される。これに
より、アドレスマルチプレクサ１３の出力は、リフレッ
シュカウンタ１７の値に切替えられる。リフレッシュカ
ウンタ１７からのリフレッシュアドレス信号は、ロウプ
リデコーダ１４、ロウデコーダ（ワード線ドライバも含
む）１５を経てワード線ＷＬを活性化する。なお、マル
チプレクサ１３に入力されない一部のアドレス信号は、
制御信号３０２を受けたロウアドレスバッファ１１で全
て“Ｈ”（活性状態）にされ、伝達経路３００を経てロ
ウプリデコーダに伝達される。また、リフレッシュカウ
ンタ１７の値はリフレッシュ信号ＲＥＦが入力されるご
とにインクリメントされる。

【００３５】図３は、第１の実施形態に基いて設けられ
たアドレス変換回路１８と、その付近の回路を示す回路
ブロック図である。この図は図２中のロウアドレスバッ
ファ１１の一部（アドレスビットＡ９，Ａ１０を相補信
号にする回路部３０〜３５及び４１〜４５）と、マルチ
プレクサ１３、リフレッシュカウンタ１７、アドレス変
換回路１８を示している。

【００３６】図３において、ロウアドレス信号Ａ１０
は、インバータ３１を介してＮＯＲゲート３２に入力さ
れ、ＮＯＲゲート３３にも入力される。ＮＯＲゲート３
２，３３の他方の入力は共にリフレッシュ制御回路（図
２の１６）からのリフレッシュコマンド信号ＲＥＦｃｏ
ｍのインバータ３０を介した反転信号である。ＮＯＲゲ
ート３２，３３の各出力はインバータ３４，３５それぞ
れを介してロウアドレス信号Ａ１０とその相補信号／Ａ
１０（先頭の／は図では上にバーがある）を提供する。

【００３７】ロウアドレス信号Ａ９は、インバータ４１
を介してＮＯＲゲート４２に入力され、ＮＯＲゲート４
３にも入力される。ＮＯＲゲート４２，４３の他方の入
力は共に上記のリフレッシュコマンド信号ＲＥＦｃｏｍ
のインバータ３０を介した反転信号である。ＮＯＲゲー
ト４２，４３の各出力はインバータ４４，４５それぞれ
を介してロウアドレス信号Ａ９とその相補信号／Ａ９
（先頭の／は図では上にバーがある）を提供する。

【００３８】ロウアドレスバッファ（図２の１１）から
のロウアドレス信号Ａ０〜Ａ８は、マルチプレクサ１３
に供給される。ここで、Ａ８についてはアドレス変換回
路、すなわちインバータ１８を介してマルチプレクサ１
３に入力される形態をとっている。

【００３９】上記リフレッシュコマンド信号ＲＥＦｃｏ
ｍはリフレッシュカウンタ１７の動作制御信号となる。
マルチプレクサ１３は信号ＲＥＦｃｏｍの制御により、
書き込み／読み出し動作時の上記ロウアドレス信号Ａ０
〜Ａ８か、リフレッシュカウンタ１７を動作させてのリ
フレッシュアドレス信号ＲＥＦＡ０〜ＲＥＦＡ８か、い
ずれかを選択することでロウアドレス信号（Ａ０〜Ａ
８）を提供する。

【００４０】上記構成から、リフレッシュコマンド信号
ＲＥＦｃｏｍの“Ｌ”レベルによりロウアドレス信号／
Ａ１０，Ａ１０，／Ａ９，Ａ９全てを“Ｈ”レベルの選
択状態にすることは従来の通りである。従来と異なるの
はロウアドレス信号Ａ８の扱いである。図１において、
書き込み／読み出し動作時でもリフレッシュ動作時でも
隣接した２５６ｋセルアレイを活性化させないようにし
て、隣接したセルアレイ間で共有センスアンプを用いる
ことができるようにする。そのためには、上記アドレス
変換回路（インバータ１８）を適切な個所に付加するこ
とによって、書き込み／読み出し動作を行う時にロウア
ドレス信号Ａ８がＡ９，Ａ１０と共に各セルアレイ
（０）と（５）の組、（１）と（６）の組、（２）と
（７）の組、（３）と（８）の組、（４）と（９）の組
を適宜選択できるようにし、また、リフレッシュ動作を
行う時にはリフレッシュアドレス信号ＲＥＦＡ８によ
り、セルアレイ（０），（２），（４），（６），
（８）の組と、セルアレイ（１），（３），（５），
（７），（９）の組を適宜選択できるように構成する。

【００４１】図４は、マルチプレクサ１３のアドレス信
号１個あたりの回路図である。リフレッシュアドレス信
号ＲＥＦＡｎ（ｎ＝０〜８）は、トランスファゲート４
１を介して出力される。ロウアドレス信号Ａｎ（ｎ＝０
〜８）は、トランスファゲート４２を介して出力され
る。両トランスファゲート４１，４２は相補的に活性化
されいずれかの出力はロウアドレス信号Ａｎ（ｏｕｔ）
として伝達される。トランスファゲート４１のＰチャネ
ル側ゲートとトランスファゲート４２のＮチャネル側ゲ
ートは共にリフレッシュコマンド信号ＲＥＦｃｏｍで制
御され、トランスファゲート４１のＮチャネル側ゲート
とトランスファゲート４２のＰチャネル側ゲートは共に
リフレッシュコマンド信号ＲＥＦｃｏｍのインバータ４
３を介した反転信号により制御される。

【００４２】図５は、この発明の第２実施形態に係るＤ
ＲＡＭのロウ系のアドレス発生回路の要部を示すブロッ
ク図であり、書き込み／読み出し動作時とリフレッシュ
動作時のロウアドレスを切換える第２の構成を備えたア
ドレス発生回路を示している。前記図４６と比べて異な
る点は、アドレス変換回路１８がリフレッシュカウンタ
１７とマルチプレクサ１３の間の所定の信号伝達経路中
に設けられていることである。

【００４３】すなわち、リフレッシュアドレス信号は、
セルアレイ（０）〜（４）に対しては前記図４６と同様
なアドレス変換回路１８を介さない信号伝達経路３０７
を通り、セルアレイ（５）〜（９）に対してはアドレス
変換回路１８を通して、同時に活性化されるセルアレイ
を選択制御するリフレッシュアドレス信号ＲＥＦＡ８を
反転させる。その他の信号伝達経路は同様であるため、
図４６と同一の符号を付している。

【００４４】図５において、書き込み／読み出し動作の
ためにワード線ＷＬを活性化するときには、任意のワー
ド線のアドレスを指定するロウアドレス信号ＲＡと、ロ
ウアドレスストローブ信号／ＲＡＳとを利用する。／Ｒ
ＡＳは、ロウアドレス制御回路１２に一時的に記憶され
る。次に、図示せぬクロック信号がロウアドレス制御回
路１２に入力されたとき、制御信号３０１がロウアドレ
ス制御回路１２からロウアドレスバッファ１１に伝達さ
れる。ロウアドレスバッファ１１は、この制御信号３０
１を受け、ロウアドレスバッファ１１に一時的に記憶さ
れたロウアドレス信号ＲＡが次へ伝達される。すなわ
ち、ロウアドレス信号ＲＡはその後、リフレッシュアド
レス信号とのマルチプレクサ（アドレスマルチプレクサ
ともいう）１３、ロウプリデコーダ１４、ロウデコーダ
（ワード線ドライバも含む）１５を経てワード線ＷＬを
活性化させる。リフレッシュには必要ない一部のアドレ
ス信号は経路３００を通り、マルチプレクサ１３を通ら
ずにロウプリデコーダ１４に入力される。

【００４５】一方、リフレッシュを行う場合は、外部か
らのリフレッシュ信号ＲＥＦがリフレッシュ制御回路１
６に入力される。この信号ＲＥＦにより、図示せぬクロ
ック信号に同期して制御信号３０２がリフレッシュカウ
ンタ１７とロウアドレスバッファ１１とマルチプレクサ
１３に供給される。制御信号３０２を受けたマルチプレ
クサ１３は入力が切替えられ、制御信号３０２を受けた
リフレッシュカウンタ１７は動作が開始される。これに
より、アドレスマルチプレクサ１３の出力は、リフレッ
シュカウンタ１７からの信号を受けるように切替えられ
る。

【００４６】ここで、リフレッシュカウンタ１７からの
リフレッシュアドレス信号のＲＥＦＡ８について注目す
る。ＲＥＦＡ８は、セルアレイ（０）〜（４）へ伝達す
るときは直接マルチプレクサ１３に伝達される（経路３
０７）。しかし、セルアレイ（５）〜（７）へ伝達する
ときはアドレス変換回路１８により反転されてマルチプ
レクサ１３に伝達される。上記マルチプレクサ１３から
のロウアドレス信号は、ロウプリデコーダ１４、ロウデ
コーダ１５、ワード線駆動回路１９を経てワード線ＷＬ
を活性化させる。なお、マルチプレクサ１３に入力され
ない一部のアドレス信号は、制御信号３０２を受けたロ
ウアドレスバッファ１１で全て“Ｈ”（活性状態）にさ
れ、伝達経路３００を経てロウプリデコーダに伝達され
る。また、リフレッシュカウンタ１７の値はリフレッシ
ュ信号ＲＥＦが入力されるごとにインクリメントされ
る。

【００４７】上記構成によれば、書き込み／読み出し動
作時とリフレッシュ動作時とで、部分的にアドレス信号
（ここではリフレッシュ動作時のＡ８）が変換されるこ
とにより、活性化されるセルアレイが変えられる。これ
により、書き込み／読み出し動作時のロウアドレス１２
８０通り、リフレッシュ動作時のロウアドレス５１２通
りという例の様な、両者の動作時のロウアドレスの関係
において、大きい方のロウアドレス数が小さい方のロウ
アドレス数の２の乗数倍になっていない関係のメモリシ
ステムを構成することになっても、どちらの動作時でも
互いに隣接するメモリセルアレイどうしで活性化するこ
とは避けるようにする。これにより、隣接セルアレイブ
間でセンスアンプを共有することができ、面積を小さく
できる。

【００４８】図６は、第２の実施形態に基いて設けられ
たアドレス変換回路１８と、その付近の回路を示す回路
ブロック図である。この図は図５中のロウアドレスバッ
ファ１１の一部（アドレスビットＡ９，Ａ１０を相補信
号にする回路部３０〜３５及び４１〜４５）と、マルチ
プレクサ１３、リフレッシュカウンタ１７、アドレス変
換回路１８を示している。前記図３では、書き込み／読
み出し時のロウアドレス信号のうちＡ８についてアドレ
ス変換回路（インバータ１８）を介してマルチプレクサ
１３に入力される形態をとっていたが、この実施形態で
は、Ａ０〜Ａ８はアドレス変換されずマルチプレクサ１
３に入力され、代わりに、リフレッシュカウンタのＲＥ
ＦＡ８の出力についてアドレス変換回路、すなわち、イ
ンバータ１８を介してマルチプレクサ１３に入力される
形態をとっている。すなわち、前記図１を参照して、リ
フレッシュを行う時のみ、リフレッシュドレス信号ＲＥ
ＦＡ８が“Ｌ”レベルで選択されるセルアレイを
（０），（２），（４），（６），（８）、また“Ｈ”
レベルで選択されるセルアレイを（１），（３），
（５），（７），（９）に切換えるのである。その他の
構成は前記図３と同様であるため、同一の符号を付して
説明は省略する。

【００４９】上記構成から、リフレッシュコマンド信号
ＲＥＦｃｏｍの“Ｌ”レベルによりロウアドレス信号／
Ａ１０，Ａ１０，／Ａ９，Ａ９全てを“Ｈ”レベルの選
択状態にすることは従来の通りである。従来と異なるの
はリフレッシュアドレス信号ＲＥＦＡ８の扱いである。
図１において、書き込み／読み出し動作時でもリフレッ
シュ動作時でも隣接した２５６ｋセルアレイを活性化さ
せないようにして、隣接したセルアレイ間で共有センス
アンプを用いることができるようにする。そのために
は、上記アドレス変換回路（インバータ１８）を適切な
個所に付加することによって、書き込み／読み出し動作
を行う時にロウアドレス信号Ａ８がＡ９，Ａ１０と共に
各セルアレイ（０）と（５）の組、（１）と（６）の
組、（２）と（７）の組、（３）と（８）の組、（４）
と（９）の組を適宜選択できるようにし、また、リフレ
ッシュ動作を行う時には、リフレッシュアドレス信号Ｒ
ＥＦＡ８により、セルアレイ（０），（２），（４），
（６），（８）の組と、セルアレイ（１），（３），
（５），（７），（９）の組を適宜選択できるように構
成する。

【００５０】図７は、この発明の半導体集積回路装置の
第３実施形態に係るメモリの要部を示すブロック図であ
り、前記第１実施形態に基いたロウアドレス信号Ａ８の
変換回路の配置例を示している。他のロウアドレス信号
の表示は省略している。

【００５１】各セルアレイ（０）〜（９）に対しアドレ
スマルチプレクサ１３が各々設けられており、書き込み
／読み出し動作時には外部から半導体集積回路装置に入
力されたロウアドレスを出力し、リフレッシュ動作時に
は、リフレッシュカウンタ１７からのリフレッシュアド
レスを出力する。変換回路であるインバータ１８は、セ
ルアレイ（４）と（５）の間のロウアドレス信号Ａ８の
伝達経路中に設けられている。これにより、セルアレイ
（５）〜（９）に関し、書き込み／読み出し動作時とリ
フレッシュ動作時とで選択されるセルアレイを異ならせ
ることができる。

【００５２】図８は、この発明の半導体集積回路装置の
第４実施形態に係るメモリの要部を示すブロック図であ
り、前記第２実施形態に基いたリフレッシュアドレス信
号ＲＥＦＡ８の変換回路の配置例を示している。他のロ
ウアドレス信号の表示は省略している。

【００５３】各セルアレイ（０）〜（９）に対しアドレ
スマルチプレクサ１３が各々設けられており、書き込み
／読み出し動作時には外部から半導体集積回路装置に入
力されたロウアドレスを出力し、リフレッシュ動作時に
は、リフレッシュカウンタ１７からのリフレッシュアド
レスを出力する。変換回路であるインバータ１８は、セ
ルアレイ（４）と（５）の間のリフレッシュアドレスＲ
ＥＦＡ８の伝達経路中に設けられている。これにより、
セルアレイ（５）〜（９）に関し、書き込み／読み出し
動作時とリフレッシュ動作時とで選択されるセルアレイ
を異ならせることができる。

【００５４】ロジック混載メモリ等の場合、最小限の変
更でさまざまな容量のメモリを構成できるようになって
いることが好ましい。これを考慮に入れて本発明を適用
した構成例を次に示す。

【００５５】図９は、この発明の半導体集積回路装置の
第５実施形態に係るメモリの要部を示すブロック図であ
り、前記第１実施形態に基いたロウアドレス信号Ａ８の
変換回路の配置例を示している。他のロウアドレス信号
の表示は省略している。

【００５６】各セルアレイ（０）〜（９）に対しアドレ
スマルチプレクサ１３が各々設けられており、書き込み
／読み出し動作時には外部から半導体集積回路装置に入
力されたロウアドレスを出力し、リフレッシュ動作時に
は、リフレッシュカウンタ１７からのリフレッシュアド
レスを出力する。この例では、ロウアドレス信号Ａ８の
伝達経路中において、全てのセルアレイ（０）〜（９）
に対応して変換回路であるインバータ１８が準備されて
いる。このため、レイアウトパターンはほぼアレイ単位
の繰り返しで作成することができる。また、比較的単純
なマスクパターンで済むのでローディング現象（マスク
パターンの密度の濃淡による光の回折現象により所望の
パターンを形成できなくなる現象）の発生を抑えること
ができる。

【００５７】上記構成でアドレスの変換が必要なのはセ
ルアレイ（５）〜（９）であるので、それ以外のセルア
レイでは、変換回路の出力を使用しない。すなわち、イ
ンバータ１８は各々セルアレイ（５）〜（９）へのロウ
アドレス信号Ａ８の伝達経路に影響するように結線され
る。

【００５８】図１０は、この発明の半導体集積回路装置
の第６実施形態に係るメモリの要部を示すブロック図で
あり、前記第２実施形態に基いたリフレッシュアドレス
信号ＲＥＦＡ８の変換回路の配置例を示している。他の
ロウアドレス信号の表示は省略している。

【００５９】各セルアレイ（０）〜（９）に対しアドレ
スマルチプレクサ１３が各々設けられており、書き込み
／読み出し動作時には外部から半導体集積回路装置に入
力されたロウアドレスを出力し、リフレッシュ動作時に
は、リフレッシュカウンタ１７からのリフレッシュアド
レスを出力する。この例ではリフレッシュＲＥＦＡ８の
伝達経路中において、全てのセルアレイ（０）〜（９）
に対応して変換回路であるインバータ１８が準備されて
いる。このため、レイアウトパターンはほぼアレイ単位
の繰り返しで作成することができる。ただし、アドレス
の変換が必要なのはセルアレイ（５）〜（９）であるの
で、それ以外のセルアレイでは、変換回路の出力を使用
しない。すなわち、インバータ１８は各々セルアレイ
（５）〜（９）へのリフレッシュアドレスＲＥＦＡ８の
伝達経路に影響するように結線される。

【００６０】上述した各実施形態の構成によれば、書き
込み／読み出し動作を行う時にはセルアレイ（０）と
（５）の組、（１）と（６）の組、（２）と（７）の
組、（３）と（８）の組、（４）と（９）の組を適宜選
択できるようにし、また、リフレッシュ動作を行う時に
はロウアドレス信号Ａ８または信号ＲＥＦ８の伝達経路
にアドレス変換回路が設けられているため、セルアレイ
（０），（２），（４），（６），（８）の組と、セル
アレイ（１），（３），（５），（７），（９）の組を
適宜選択できるように構成される。

【００６１】これにより、隣接するセルアレイ間は全て
共有センスアンプ構成を採用することができる。また、
図９、図１０の構成の場合、セルアレイ単位でアドレス
変換用のインバータ１８が準備されているので、このイ
ンバータ１８を信号伝達に影響するように結線するか否
かを決定するだけでよい構成になっていることから、Ａ
ＳＩＣ（application specific IC ）混載のＤＲＡＭ等
で、スタンダードセルやゲートアレイによる回路を構成
し易くする。同じパターンレイアウトを用いるのでメモ
リ容量の拡張も容易である。図９、図１０の構成の場
合、同じパターンレイアウトを用いるため、ローディン
グ現象を防止することができる。

【００６２】例えば、図１１に示されるように論理回路
部２１を具備して同一チップ２０上にメモリマクロ２２
として構成することができる。この際、上記チップはゲ
ートアレイもしくはスタンダードセルによる回路構成を
採用して短時間に所望のメモリチップを構成することが
できる。顧客の要求に応じてメモリマクロのメモリ容量
を変更してもメモリマクロ内の回路構成を容易に設計で
きるからである。

【００６３】この発明は、任意のメモリ容量でも、共有
センスアンプ方式を採用できるため、面積の増大を抑制
することができる。これはメモリ内にロウアドレス変換
回路を有することにより可能となったものである。その
結果、上記図１１に示されるような論理回路部２１には
一切回路変更の必要性はない。

【００６４】以上説明したように、この発明は、ＤＲＡ
Ｍの書き込み／読み出し時におけるロウアドレス信号の
一部を変換、あるいはリフレッシュアドレス信号の一部
を変間した後に、マルチプレクサによりマルチプレクス
することにより、あるリフレッシュ単位を持つメモリセ
ルアレイをもつメモリシステムにおいて、書き込み／読
み出し動作時とリフレッシュ動作時のロウアドレスの関
係において、大きい方のロウアドレス数が小さい方のロ
ウアドレス数の２の乗数倍になっていない関係のメモリ
システムを構成することになっても、隣接するセルアレ
イ間全てに対しセンスアンプを共有できるメモリを提供
できる。

【００６５】図１２は、共有センスアンプ構成の例を示
す回路図であり、図１の回路構成中の隣接するセルアレ
イ間すべてのセンスアンプに用いられる。例えば、隣接
するセルアレイ（４），（５）に対し共有されるラッチ
型のセンスアンプの１つの構成を代表して示すものとす
る。センスアンプは、セルアレイ（４）またはセルアレ
イ（５）の任意の列であるビット線ＢＬ（４）またはＢ
Ｌ（５）と、その相補な／ＢＬ（４）または／ＢＬ
（５）（先頭の／は図では上にバーがある）の電位関係
をラッチするように構成されている。便宜上、ビット線
ＢＬ（４）またはＢＬ（５）と接続される配線をセンス
線ＳＡＬ、ビット線ＢＬ（４）または／ＢＬ（５）と接
続される配線をセンス線／ＳＡＬ（先頭の／は図では上
にバーがある）とする。

【００６６】センスアンプは、制御信号ＳＡＰがソース
に供給されるＰチャネルＭＯＳトランジスタ１１１，１
１２のドレインがそれぞれセンス線ＳＡＬ，／ＳＡＬに
接続されている。トランジスタ１１２のゲートはセンス
線ＳＡＬに、トランジスタ１１１のゲートはセンス線／
ＳＡＬに接続されている。また、制御信号／ＳＡＮ（先
頭の／は図では上にバーがある）がソースに接続された
ＮチャネルＭＯＳトランジスタ１１３，１１４のドレイ
ンがそれぞれセンス線ＳＡＬ，／ＳＡＬに接続されてい
る。トランジスタ１１４のゲートはセンス線ＳＡＬに、
トランジスタ１１３のゲートはセンス線／ＳＡＬに接続
されている。なお、制御信号ＳＡＰは、イネーブル時は
センスアンプの高電位電源、制御信号ＳＡＮは、イネー
ブル時はセンスアンプの低電位電源（接地電位）に設定
される。また、制御信号ＳＡＰ、ＳＡＮは、ディセーブ
ル時には各トランジスタ１１１〜１１４のしきい電圧を
越えないような中間電位に設定される。

【００６７】センス線ＳＡＬは、グローバルデータ線Ｄ
ＱとＮチャネルＭＯＳトランジスタ１１７の電流通路を
介して電気的に接続される。センス線／ＳＡＬは、グロ
ーバルデータ線／ＤＱ（ＤＱとは相補関係にあり、先頭
の／は図では上にバーがある）とＮチャネルＭＯＳトラ
ンジスタ１１８の電流通路を介して電気的に接続され
る。トランジスタ１１７，１１８のゲートにはカラム選
択信号ＣＳＬが供給される。トランスファーゲート１２
１は、センス線ＳＡＬとビット線ＢＬ（４）との間に電
流通路を形成し、トランスファーゲート１２２は、セン
ス線／ＳＡＬとビット線／ＢＬ（４）との間に電流通路
を形成する。両トランスファーゲート１２１，１２２
は、分離制御信号ＩＳ（４）によりゲート制御され、セ
ンスアンプとメモリセルＭＣの配列するセルアレイ
（４）との間を電気的に接続／分離制御する。また、ト
ランスファーゲート１２３は、センス線ＳＡＬとビット
線ＢＬ（５）との間に電流通路を形成し、トランスファ
ーゲート１２４は、センス線／ＳＡＬとビット線／ＢＬ
（５）との間に電流通路を形成する。両トランスファー
ゲート１２３，１２４は、分離制御信号ＩＳ（５）によ
りゲート制御され、センスアンプとメモリセルＭＣの配
列するセルアレイ（５）との間を電気的に接続／分離制
御する。

【００６８】図中のメモリセルＭＣはトランスファ用の
トランジスタＴｒとデータ蓄積用のキャパシタＣからな
り、便宜上、セルアレイ（４）または（５）内の任意の
ロウ（行）であるワード線ＷＬ（４）または（５）に属
するあるカラム（列；ビット線）に接続されたセルを代
表的に示している。

【００６９】なお、これまで説明した各実施形態では、
リフレッシュアドレスをメモリシステム内に設けられた
カウンタ（リフレッシュカウンタ１７）を用いて発生さ
せていたが、これをメモリシステム外部に持つ場合にも
本発明を適用することができる。

【００７０】以上の実施形態を踏まえると、本発明は、
複数のメモリセルアレイに関し、書き込み／読み出し動
作におけるロウアドレスによって奇数個のアレイ（上述
の実施形態では５つのセルアレイ）に分割されたとして
も、リフレッシュ動作ではセンスアンプを共用する隣接
したセルアレイの一方を同時に選択するセルアレイ数
と、その他方を同時に選択するセルアレイ数とは常に同
数になるように制御可能である。

【００７１】図１３は、この発明の第７実施形態に係
り、本願発明を適用した、ＤＲＡＭの要部の回路ブロッ
ク図を示している。２５６ｋセルアレイを３２個配備し
たメモリシステムに関する。

【００７２】各２５６ｋセルアレイは２５６本のワード
線を有する（図示せず）。各セルアレイにセルアレイ選
択回路１０１（１０１ａ，１０１ｂ）とロウデコーダ１
０２が設けられている。各セルアレイに含まれている２
５６本のワード線のうち１本は、ロウアドレスＲ０〜Ｒ
７により選択される。３２個のセルアレイそれぞれは、
アドレスＡ８〜Ａ１２により選択可能である（Ａ９〜Ａ
１２については対応する相補線を表示した）。

【００７３】センスアンプを共用する隣接セルアレイ、
例えば、セルアレイ（０）と（１）は、アドレスＡ９〜
Ａ１２は共通で、アドレス信号Ａ８によりどちらか一つ
が選択可能となる。同様にセルアレイ（２）と（３）
は、アドレスＡ９〜Ａ１２は共通で、アドレス信号Ａ８
によりどちらか一つが選択可能となる。

【００７４】３２個のセルアレイは、書き込み／読み出
し動作時には、アドレスＡ８〜Ａ１２により選択される
が、リフレッシュ動作時には、アドレスＡ９〜Ａ１２の
信号線は全て活性化（“Ｈ”）され、アドレス信号Ａ８
にのみにより選択される。

【００７５】図１３の隣接セルアレイそれぞれには、セ
ルアレイ選択回路１０１（１０１ａ，１０１ｂ）が設け
られている。セルアレイ選択回路１０１は、セルアレイ
を選択するためのアレイ信号をそれぞれ生成する。セル
アレイ選択回路１０１ａ，１０１ｂは、互いに相補なア
ドレス信号Ａ８を用い、隣接するセルアレイが同時に選
択されないように構成されている。各セルアレイ選択回
路１０１（１０１ａ，１０１ｂ）は、アドレスＡ９〜Ａ
１２を共通とする他の隣接セルアレイのペアに対しても
同様に設けられる。制御回路部１００は、後述するが、
各セルアレイ選択回路１０１ａ，１０１ｂからのＡＲＲ
ＡＹ信号を利用する。

【００７６】各セルアレイ選択回路１０１（１０１ａ，
１０１ｂ）は、先頭のセルアレイ（０）から、アドレス
Ａ９〜Ａ１２を同じくする隣接セルアレイどうしの並ぶ
順序を１０１ａ，１０１ｂ、１０１ａ，１０１ｂ…と配
置している（第１配列形態）。

【００７７】従って、書き込み／読み出し動作時のロウ
アドレスによって規定されたメモリセルアレイ数が偶数
個なら、ロウアドレスの先頭は、常にセルアレイ選択回
路１０１ａを有するセルアレイから始まる。書き込み／
読み出し動作時のロウアドレスによって分割されるメモ
リセルアレイの並びはすべて上記第１配列形態になる。

【００７８】ところが、書き込み／読み出し動作時のロ
ウアドレスによって規定されたメモリセルアレイ数が奇
数個である場合、ロウアドレスの先頭は、セルアレイ選
択回路１０１ｂを有するセルアレイからから始まる形態
も生じることになる。すなわち、各セルアレイ選択回路
１０１は、ロウアドレスの先頭から、並ぶ順序を１０１
ｂ，１０１ａ、１０１ｂ，１０１ａ…と配置する第２配
列形態をも含む。従って、書き込み／読み出し動作時の
ロウアドレスによって分割されるメモリセルアレイの並
びは上記第１配列形態と第２配列形態を交互に有するメ
モリ構成になる。

【００７９】各セルアレイ選択回路１０１（１０１ａ，
１０１ｂ）は、動作モード（書き込み／読み出し動作、
またはリフレッシュ動作）に応じて出力を切換えるマル
チプレクサを含んでいる（ＭＵＸ）。これにより、動作
モードに応じたセルアレイの選択及びアドレスの伝達を
ロウデコーダ１０２に反映させる。

【００８０】以下、図１４から図２４に上記セルアレイ
選択回路１０１及びロウデコーダ１０２に関係する具体
的な回路図を示す。図１４（ａ），（ｂ）は、それぞれ
セルアレイ選択回路１０１ａ，１０１ｂに含まれる、２
５６ｋセルアレイを選択するための制御信号ＡＲＲＡＹ
を生成する回路図を示している。

【００８１】各図において、ロウアドレス信号ＲＡ８〜
ＲＡ１２は、図１３のＡ８〜Ａ１２に対応し、相補信号
を含むＡ９〜Ａ１２の所定の結線及びＡ８により決定さ
れる。なお、信号ＢＰＲＣは、プリチャージ信号であ
り、選択セルアレイを含むバンクのプリチャージ時には
ＲＡ８によらずセルアレイを選択状態にさせておくため
に設けられている。

【００８２】図１４（ａ）の回路は、次のように構成さ
れている。ＯＲ論理ゲートＯＲは、信号ＲＡ８及び信号
ＢＰＲＣを入力する。ＮＡＮＤ論理ゲートＮＡＮＤ−１
は、信号ＲＡ９，ＲＡ１０及びＯＲゲートの出力を入力
する。ＮＡＮＤ論理ゲートＮＡＮＤ−２は、信号ＲＡ１
１，ＲＡ１２を入力する。ＮＯＲ論理ゲートＮＯＲは、
ＡＲＲＡＹ信号を出力する。

【００８３】図１４（ｂ）の回路は、図１４（ａ）の回
路にインバータＩＶを付加する他は図１４（ａ）と同様
の回路構成である。インバータＩＶは、信号ＲＡ８を反
転して論理ゲートＯＲに伝える。論理ゲートＮＯＲは、
ＡＲＲＡＹ信号を出力する。

【００８４】すなわち、図１４（ａ），図１４（ｂ）の
回路には、互いに同じアドレス信号が入力される。図１
４（ａ），（ｂ）各回路構成は、インバータＩＶの有無
で、各ＡＲＲＡＹ信号の出力論理を互いに異ならせてい
る。

【００８５】従って、ロウアドレス（ＲＡ１２、ＲＡ１
１，ＲＡ１０，ＲＡ９，ＲＡ８）＝（１１１１１）によ
って、図１４（ａ）の回路のＡＲＲＡＹ信号出力は、
“Ｈ”レベルとなる。よって、このとき、図１４（ｂ）
の回路のＡＲＲＡＹ信号出力は、“Ｌ”レベルとなる。

【００８６】一方、ロウアドレス（ＲＡ１２、ＲＡ１
１，ＲＡ１０，ＲＡ９，ＲＡ８）＝（１１１１０）によ
って、図１４（ａ）のＡＲＲＡＹ信号出力は、“Ｌ”レ
ベルとなる。よって、このとき、図１４（ｂ）のＡＲＲ
ＡＹ信号出力は、“Ｈ”レベルとなる。

【００８７】図１５は、セグメント選択制御信号（ＢＮ
ＫＲＳＴＲ）を生成する回路部である（図１３の制御回
路部ＣＬＴ１００）。この回路は、リフレッシュ時に同
時に選択されない隣接する２つのセルアレイ（セグメン
ト）毎に設けられる。ＯＲ１〜３それぞれはＯＲ論理ゲ
ート、ＮＡＮＤ１〜４それぞれはＮＡＮＤ論理ゲート、
ＮＯＲ１はＮＯＲ論理ゲート、ＩＶ１〜５それぞれはイ
ンバータである。

【００８８】論理ゲートＯＲ１，２は、それぞれ図１４
（ａ）の回路のＡＲＲＡＹ信号（または図１４（ｂ）の
回路のＡＲＲＡＹ信号）をＡＲＲＡＹ１、図１４（ｂ）
の回路のＡＲＲＡＹ信号（図１４（ａ）の回路のＡＲＲ
ＡＹ信号）をＡＲＲＡＹ２とし、これらを２入力とす
る。論理ゲートＮＡＮＤ１は、信号ＲＩＮＴｐと論理ゲ
ートＯＲ１の出力を入力する。論理ゲートＮＡＮＤ２
は、信号ＢＰＲＣと論理ゲートＯＲ２の出力を入力す
る。

【００８９】インバータＩＶ１は、論理ゲートＮＡＮＤ
１の出力を反転させる。インバータＩＶ２は、論理ゲー
トＮＡＮＤ２の出力を反転させる。論理ゲートＯＲ３
は、インバータＩＶ１及び論理ゲートＮＯＲ１それぞれ
の出力を入力する。論理ゲートＮＡＮＤ３は、論理ゲー
トＯＲ３の出力と信号ＣＨＲＤＹｐをそれぞれ入力す
る。論理ゲートＮＯＲ１は、インバータＩＶ２及び論理
ゲートＮＡＮＤ３それぞれの出力を入力する。

【００９０】インバータＩＶ３は、論理ゲートＮＯＲ１
の出力を反転させる。論理ゲートＮＡＮＤ４は、インバ
ータＩＶ１の出力及びリフレッシュ制御信号ＲＥＦをそ
れぞれ入力する。直列のインバータＩＶ４，ＩＶ５は、
論理ゲートＮＡＮＤ４の出力を信号ＢＮＫＳＴＲとして
出力する。

【００９１】図１５において、ＣＨＲＤＹｐ信号は、誤
動作防止用の信号である。ＣＨＲＤＹｐ信号は、メモリ
システムへの電源投入後、安定するまで“Ｌ”レベルで
あって、正常時は“Ｈ”レベルである。

【００９２】図１５において、ＲＩＮＴｐ信号は、セル
アレイ活性化の状態では“Ｈ”レベルとなる。また、Ｂ
ＰＲＣ信号は、前述した選択セルアレイを含むバンクの
プリチャージ信号（プリチャージ時“Ｈ”レベル）であ
る。リフレッシュ制御信号ＲＥＦは、通常は“Ｈ”レベ
ル、リフレッシュ時“Ｌ”レベルとなる。

【００９３】図１５の回路は、書き込み／読み出し動作
時、バンクプリチャージ期間において、ＢＮＫＲＳＴＲ
信号は次のようなレベルになる。ＢＮＫＲＳＴＲ信号の
前の状態が“Ｌ”レベル（セルアレイ非選択状態）であ
れば“Ｌ”レベルを維持し、“Ｈ”レベル（セルアレイ
選択状態）であれば“Ｌ”レベルに落ちる。前者は論理
ゲートＮＯＲ１のノードＮ１、Ｎ２がそれぞれ“Ｈ”レ
ベル、“Ｌ”レベルを維持するからである。後者は、ノ
ードＮ１、Ｎ２が両方“Ｌ”レベルであった時点からノ
ードＮ１側が“Ｈ”レベルに変化するからである。

【００９４】バンクプリチャージ期間の後、ＲＩＮＴｐ
信号と共に、少なくともいずれかが“Ｈ”レベルのＡＲ
ＲＡＹ１，ＡＲＲＡＹ２の信号が入力されると、ＢＮＫ
ＲＳＴＲ信号は、“Ｈ”レベルに立ち上がる。

【００９５】図１６（ａ），（ｂ）は、それぞれ図１３
におけるマルチプレクサＭＵＸに関する回路図である。
マルチプレクサＭＵＸは、書き込み／読み出し動作と、
リフレッシュ動作のいずれかに応じたロウアドレス信号
を出力する。マルチプレクスを制御する信号はリフレッ
シュ制御信号ＲＥＦである。マルチプレクサＭＵＸは、
ロウアドレス信号ＲＡｔ０〜ＲＡｔ８（ｔはtrueを意味
する）の９ビット分、すなわち９個で１ユニットであ
る。

【００９６】各マルチプレクサＭＵＸそれぞれは次のよ
うに構成されている。トランスファゲートＴＧ１のＰチ
ャネル側ゲートとトランスファゲートＴＧ２のＮチャネ
ル側ゲートは共にリフレッシュ制御信号ＲＥＦで制御さ
れ、トランスファゲートＴＧ１のＮチャネル側ゲートと
トランスファゲートＴＧ２のＰチャネル側ゲートは共に
リフレッシュ制御信号ＲＥＦのインバータＩＶ７を介し
た反転信号により制御される。具体的には、信号ＲＥＦ
の“Ｌ”レベルによりトランスファゲートＴＧ１が導通
する。信号ＲＥＦの“Ｈ”レベルによりトランスファゲ
ートＴＧ２が導通する。

【００９７】すなわち、リフレッシュアドレス信号はト
ランスファゲートＴＧ１を介して出力される。書き込み
／読み出し動作用のロウアドレス信号は、トランスファ
ゲートＴＧ２を介して出力される。トランスファゲート
ＴＧ１，ＴＧ２はリフレッシュ制御信号ＲＥＦにより相
補的に活性化され、いずれかの出力はそれぞれロウアド
レス信号ＲＡｔ０〜８となる。

【００９８】１ユニットのマルチプレクサＭＵＸは、図
１６（ａ）の回路がＲＡｔ０〜ＲＡｔ７に対応して８
個、かつ図１６（ｂ）の回路がＲＡｔ８に対応して１個
配備される構成からなるもの（第１のユニット構成）
と、図１６（ａ）の回路がＲＡｔ０〜ＲＡｔ８に対応し
て９個配備される構成（第２のユニット構成）からなる
ものがある。

【００９９】この実施形態では、上記第１のユニット構
成は、書き込み／読み出し動作時のロウアドレスによっ
て規定されたメモリセルアレイ数が偶数の場合に、すべ
てのセルアレイ選択回路１０１（１０１ａ，１０１ｂ）
に含まれる。すなわち、上記第１のユニット構成は、前
記図１３で述べたセルアレイ選択回路が１０１ａ，１０
１ｂの順に並ぶ第１配列形態に対応して設けられる。

【０１００】また、上記第２のユニット構成は、前記図
１３で述べたセルアレイ選択回路が１０１ｂ，１０１ａ
の順に並ぶ第２配列形態に対応して設けられる。すなわ
ち、書き込み／読み出し動作時のロウアドレスによって
規定されたメモリセルアレイ数が奇数の場合、マルチプ
レクサは、前記第１配列形態に対応して第１のユニット
構成が、第２配列形態に対応して第２のユニット構成が
配備される。

【０１０１】図１６（ｂ）は、書き込み／読み出し動作
時のロウアドレスの一部であるＲＡ８ｔを生成するマル
チプレクサＭＵＸ−８の回路構成である。ロウアドレス
信号ＲＡｔ０〜ＲＡｔ７を生成するマルチプレクサで
は、書き込み／読み出し動作用のロウアドレス信号ＲＡ
０ｔ〜ＲＡ７ｔはそのままトランスファゲートＴＧ２を
介して出力される。しかし、マルチプレクサＭＵＸ−８
では、自己のセルアレイ選択回路で生成するＡＲＲＡＹ
信号（自己アレイ信号ＡＲＲＡＹ）及びその隣接のセル
アレイ選択回路で生成するＡＲＲＡＹ信号（隣接アレイ
信号ＡＲＲＡＹ−Ｎ）の２つの信号を利用してＲＡ８ｔ
を出力する。

【０１０２】すなわち、マルチプレクサＭＵＸ−８にお
いて、自己アレイ信号ＡＲＲＡＹは、インバータＩＶ８
により反転され、ＮＡＮＤ論理ゲートＮＡＮＤ５の一方
端に入力される。隣接アレイ信号ＡＲＲＡＹ−Ｎは、そ
のまま論理ゲートＮＡＮＤ５の他方端に入力される。Ｎ
ＡＮＤ５の出力は、インバータＩＶ８を介して反転さ
れ、トランスファゲートＴＧ２を介しロウアドレス信号
ＲＡ８ｔとして出力される。

【０１０３】例えば、前記図１３において、入力された
ロウアドレス信号Ａ８が“０”すなわち、ＲＡ８は
“Ｌ”レベル）である場合、隣接アレイ信号を互いに利
用する隣接セルアレイそれぞれのうちの（番号）が小さ
い方（図ではメモリセルアレイ（０）やメモリセルアレ
イ（２））が選択される。

【０１０４】つまり、ロウアドレス信号ＲＡ８の“Ｌ”
レベルにより、図１４（ａ）に示す回路部のＡＲＲＡＹ
信号は、“Ｌ”レベル、図１４（ｂ）に示す回路のＡＲ
ＲＡＹ信号は、“Ｈ”レベルである。

【０１０５】上記アレイ信号により、メモリセルアレイ
（０）に対応して設けられたセルアレイ選択回路１０１
ａでは、自己ＡＲＲＡＹ信号は“Ｌ”レベル、隣接アレ
イ信号は“Ｈ”レベルである。従って、図１６（ｂ）の
マルチプレクサＭＵＸ−８によりロウアドレス信号ＲＡ
８ｔは“Ｈ”レベルとなり、後述するデコーダに反映さ
れる。また、メモリセルアレイ（１）に対応して設けら
れたセルアレイ選択回路１０１ｂでは、自己ＡＲＲＡＹ
信号は“Ｈ”レベル、隣接アレイ信号は“Ｌ”レベルで
ある。従って、図１６（ｂ）のマルチプレクサＭＵＸ−
８によりロウアドレス信号ＲＡ８ｔは“Ｌ”レベルとな
り、後述するデコーダに反映される。

【０１０６】一方、例えば、前記図１３において、入力
されたロウアドレス信号Ａ８が“１”（すなわち、ＲＡ
８は“Ｈ”レベル）である場合、隣接アレイ信号を互い
に利用する隣接セルアレイそれぞれのうちの（番号）が
大きい方（図ではメモリセルアレイ（１）やメモリセル
アレイ（３））が選択される。

【０１０７】つまり、ロウアドレス信号ＲＡ８の“Ｈ”
レベルにより、図１４（ａ）に示す回のＡＲＲＡＹ信号
は、“Ｈ”レベル、図１４（ｂ）に示す回路のＡＲＲＡ
Ｙ信号は、“Ｌ”レベルである。

【０１０８】上記アレイ信号により、メモリセルアレイ
（０）に対応して設けられたセルアレイ選択回路１０１
ａでは、自己ＡＲＲＡＹ信号は“Ｈ”レベル、隣接アレ
イ信号は“Ｌ”レベルである。従って、図１６（ｂ）の
マルチプレクサＭＵＸ−８によりロウアドレス信号ＲＡ
８ｔは“Ｌ”レベルとなり、後述するデコーダに反映さ
れる。また、メモリセルアレイ（１）に対応して設けら
れたセルアレイ選択回路１０１ｂでは、自己ＡＲＲＡＹ
信号は“Ｌ”レベル、隣接アレイ信号は“Ｈ”レベルで
ある。従って、図１６（ｂ）のマルチプレクサＭＵＸ−
８によりロウアドレス信号ＲＡ８ｔは“Ｈ”レベルとな
り、後述するデコーダに反映される。

【０１０９】なお、図１６（ａ），（ｂ）中のロウアド
レスＲＡｔ＜０：８＞の表示は、ロウアドレスＲＡｔ０
からＲＡｔ８までの９ビットが存在することを意味し、
そのうちのいずれかの信号ということを示している。以
降、他の＜Ｘ：Ｙ＞の表示も同様である。

【０１１０】図１７は、ロウアドレスラッチバッファを
示す回路図である。図１６（ａ），（ｂ）のマルチプレ
クサからのロウアドレスＲＡｔ＜０：８＞それぞれをＢ
ＮＫＲＳＴＲ信号に同期してラッチ出力する回路であ
る。従って、図１７の回路は図１３の各セルアレイ選択
回路毎に９個設けられる。

【０１１１】すなわち、ＲＡｔ＜０：８＞の各アドレス
信号は、それぞれＢＮＫＲＳＴＲ信号により制御される
トランスファーゲートＴＧ４を介し、ラッチ回路にラッ
チされるように構成されている。ラッチ回路中のクロッ
クドインバータＣＩＶは、ＢＮＫＲＳＴＲ信号により制
御される。さらに、ラッチ回路の出力はＢＮＫＲＳＴＲ
信号によりその出力が制御されるＮＡＮＤ論理ゲートＮ
ＡＮＤ６を通る。ＮＡＮＤ６から出力される各アドレス
信号はＲＡＱｔ＜０：８＞と表示する。

【０１１２】図１８は、所定の隣接するセルアレイ（セ
グメント）を選択するための制御信号を生成する回路図
を示している。ＳＧＳＬｘｐ信号は、前述の図１５で得
られるＢＮＫＲＳＴＲ信号からインバータＩＶ１１〜Ｉ
Ｖ１４を介して生成する。ＳＧＳＬｐ信号は、ＢＮＫＲ
ＳＴＲ信号からインバータＩＶ１１，ＩＶ１２を介して
生成する。この図１８の構成の回路は、書き込み／読み
出し動作時のロウアドレスによって規定されたメモリセ
ルアレイ数に対応して一つずつ設けられる。

【０１１３】図１９は、各アドレス信号ＲＡＱｔ＜０：
７＞の相補信号を生成する回路図を示す。この回路は、
信号ＢＩｐの“Ｌ”レベルにより書き込み／読み出し動
作に設定される。信号ＢＩｐが“Ｈ”レベルになると、
この回路出力（インバータＩＶ１７，１８からの出力）
は両方“Ｈ”レベルに固定される。

【０１１４】すなわち、図１８に示す回路は、書き込み
／読み出し動作時において、ＳＧＳＬｘｐ信号及びＳＧ
ＳＬｐ信号の“Ｈ”レベルにより、各アドレス信号ＲＡ
Ｑｔ＜０：７＞の増幅した相補信号ＬＲＡｃ＜０：７＞
及びＬＲＡｔ＜０：７＞を生成する（末尾ｃはcompleme
ntary を、ｔはtrueを意味する）。従って、この図１９
の回路構成は各信号出力のため８個存在する。

【０１１５】図１９の回路構成は次のようである。Ｐチ
ャネルＭＯＳＦＥＴＱｐ１は、ゲートに信号ＢＩｐが
供給され、導通路の一端には電源電位が供給され、他端
はノードＮ１１に接続される。ＰチャネルＭＯＳＦＥＴ
Ｑｐ２は、ゲートに信号ＳＧＳＬｘｐが供給され、導
通路の一端はノードＮ１１に接続され、他端はノードＢ
に接続される。ＰチャネルＭＯＳＦＥＴＱｐ３は、ゲ
ートにノードＡの信号が供給され、導通路の一端はノー
ドＮ１１に接続され、他端はノードＢに接続される。Ｐ
チャネルＭＯＳＦＥＴＱｐ４は、ゲートにノードＢの
信号が供給され、導通路の一端はノードＮ１１に接続さ
れ、他端はノードＡに接続される。ＰチャネルＭＯＳＦ
ＥＴＱｐ５は、ゲートに信号ＳＧＳＬｘｐが供給さ
れ、導通路の一端はノードＮ１１に接続され、他端はノ
ードＡに接続される。

【０１１６】ＮチャネルＭＯＳＦＥＴＱｎ１は、ゲー
トに信号ＢＩｐが供給され、導通路の一端はノードＢに
接続され、他端には接地電位が供給される。Ｎチャネル
ＭＯＳＦＥＴＱｎ２は、ゲートに信号ＢＩｐが供給さ
れ、導通路の一端はノードＡに接続され、他端には接地
電位が供給される。

【０１１７】ＮチャネルＭＯＳＦＥＴＱｎ３は、ゲー
トにノードＤの信号が供給され、導通路の一端はノード
Ｂに接続され、他端はノードＣに接続される。Ｎチャネ
ルＭＯＳＦＥＴＱｎ４は、ゲートにノードＧの信号が
供給され、導通路の一端はノードＡに接続され、他端は
ノードＣに接続される。ＮチャネルＭＯＳＦＥＴＱｎ
５は、ゲートに信号ＳＧＳＬｘｐが供給され、導通路の
一端はノードＣに接続され、他端には接地電位が供給さ
れる。ＮチャネルＭＯＳＦＥＴＱｎ６は、ゲートに信
号ＳＧＳＬｐが供給され、導通路の一端には信号ＲＡＱ
ｔ＜０：７＞が供給され（すなわち、ＲＡＱｔ０〜７の
うちの一つが供給され）、他端はノードＤに接続され
る。

【０１１８】ＰチャネルＭＯＳＦＥＴＱｐ６は、ゲー
トに信号ＳＧＳＬｐが供給され、導通路の一端には電源
電位が供給され、導通路の一端はノードＤに接続され
る。ＰチャネルＭＯＳＦＥＴＱｐ７は、ゲートにノー
ドＧの信号が供給され、導通路の一端には電源電位が供
給され、導通路の一端はノードＤに接続される。

【０１１９】インバータＩＶ１６は、その入力がノード
Ｄに接続され、出力はノードＧに接続される。インバー
タＩＶ１７は、その入力がノードＡに接続され、出力は
入力される信号ＲＡＱｔ＜０：７＞に対応した相補信号
ＬＲＡｃ＜０：７＞である。インバータＩＶ１８は、そ
の入力がノードＢに接続され、出力は入力される信号Ｒ
ＡＱｔ＜０：７＞に対応した信号ＬＲＡｔ＜０：７＞で
ある。

【０１２０】図２０は、セルアレイ選択に関わるアドレ
ス信号ＲＡＱｔ８の相補信号を生成する回路図である。
回路構成は上記図１９と同様であるため、同一の符号を
記す。この回路は、信号ＢＩｐの“Ｌ”レベルにより書
き込み／読み出し動作に設定される。信号ＢＩｐが
“Ｈ”レベルになると、この回路出力（インバータＩＶ
１７，１８からの出力）は両方“Ｈ”レベルに固定され
る。

【０１２１】すなわち、図２０に示す回路は、書き込み
／読み出し動作時、ＳＧＳＬｘｐ信号及びＳＧＳＬｐ信
号の“Ｈ”レベルにより、アドレス信号ＲＡＱｔ８の増
幅した相補信号ＬＲＡｃ８及びＬＲＡｔ８を生成する。

【０１２２】前記図１９の回路構成８個と、図２０に示
す回路構成１個からなる１ユニット回路は、書き込み／
読み出し動作時のロウアドレスによって規定されたメモ
リセルアレイ数に対応して一つずつ設けられる。

【０１２３】図２１は、後述するロウデコーダのワード
線駆動回路を選択するための制御信号を生成する回路図
を示している。信号ＭＬｘｎは、ここでは説明に触れな
いリダンダンシ制御用の信号で通常“Ｈ”レベルであ
る。信号ＬＲＡＸｔは、ここでは説明に触れないテスト
系の制御信号で通常“Ｌ”レベルである。信号ＲＤＣＥ
ｐは、ロウデコーダがイネーブル時に“Ｈ”レベルにな
る。ロウデコーダがイネーブルになると、ＮＯＲ論理ゲ
ートＮＯＲ１１の出力は“Ｌ”レベルとなる。

【０１２４】図２１において、回路部Ｕ２１は４個存在
する。各４個の回路部Ｕ２１に対して前記図１９の回路
部で生成される信号ＬＲＡｃ＜０：１＞，ＬＲＡｔ＜
０：１＞の各信号の４つの組み合せ及び信号ＬＲＡ８が
それぞれ用いられ、各信号ＸＤｐ＜０：３＞（すなわ
ち、ＸＤｐ０〜３それぞれ）を出力する。なお、信号Ｌ
ＲＡ８は、図２０で生成されるＬＲＡ８ｔまたはＬＲＡ
８ｃであり、ｔとｃのロジックはセルアレイの配列に応
じて交互に指定されるものである。

【０１２５】例えば、ＮＡＮＤ論理ゲートＮＡＮＤ１１
は、信号ＬＲＡｃ＜０：１＞，ＬＲＡｔ＜０：１＞の各
信号の４つの組み合せの一つＬＲＡｃ０とＬＲＡｃ１、
及び信号ＬＲＡ８（ｔまたはｃのロジック）を入力す
る。ＮＡＮＤ１１の出力は論理ゲートＯＲ１１の一方入
力である。論理ゲートＯＲ１１の他方入力は上記論理ゲ
ートＮＯＲ１１の出力である。

【０１２６】ＮＡＮＤ論理ゲートＮＡＮＤ１２は、論理
ゲートＯＲ１１の出力と上記信号ＭＬｘｎを入力する。
論理ゲートＮＡＮＤ１２の出力はインバータＩＶ２１，
２２を直列に介して信号ＸＤｐ０を出力する。

【０１２７】図２２（ａ），（ｂ）は、ワード線制御信
号の生成回路を示す回路図である。上記回路構成によ
り、ワード線が非選択のときワード線が変動しないよう
な制御信号を生成する。ＷＬＤＮｎ信号は、ワード線の
選択時は“Ｌ”レベル、ワード線の非選択時には“Ｈ”
となる。

【０１２８】すなわち、ＷＬＤＮｎ信号が“Ｈ”レベル
のとき、ノードＮ２１は高電位のＶＰＰ電源電位
（“Ｈ”レベル）が与えられる。よって、ラッチ回路の
ノードＮ２２は“Ｈ”レベル、ノードＮ２３は“Ｌ”レ
ベルとなる。この結果、ＷＤＲＶｐ信号は“Ｌ”レベル
（図２２（ｂ）参照）、ＷＤＲＶｎ信号は“Ｈ”レベル
になる。

【０１２９】ＷＬＤＮｎ信号が“Ｌ”レベルのとき、ノ
ードＮ２１は“Ｌ”レベルが与えられる。ＸＤｐ信号は
“Ｈ”レベルとなっているから、ラッチ回路のノードＮ
２２は“Ｌ”レベル、ノードＮ２３は“Ｈ”レベルとな
る。この結果、ＷＤＲＶｐ信号は“Ｈ”レベル（図２２
（ｂ）参照）、ＷＤＲＶｎ信号は“Ｌ”レベルになる。

【０１３０】このような、図２２（ａ）の回路部Ｕ２２
は、ロウデコーダのワード線駆動回路を選択するための
制御信号ＸＤｐ＜０：３＞の各４つの信号入力分、つま
り後述の一つのデコーダあたり４個存在する。

【０１３１】図２２（ａ）の回路構成は次のようであ
る。ＰチャネルＭＯＳＦＥＴＱｐ１１は、導通路の一
端に高電源電位ＶＰＰが供給され、他端はＰチャネルＭ
ＯＳＦＥＴＱｐ１２のゲートに接続されている。Ｐチ
ャネルＭＯＳＦＥＴＱｐ１２は、導通路の一端に高電
源電位ＶＰＰが供給され、他端はＰチャネルＭＯＳＦＥ
ＴＱｐ１１のゲート（ノードＮ２１）に接続されてい
る。

【０１３２】ＮチャネルＭＯＳＦＥＴＱｎ１１は、ゲ
ートに電源電位ＶＣＣが供給され、導通路の一端はＭＯ
ＳＦＥＴＱｐ１２のゲートに、他端はＮチャネルＭＯ
ＳＦＥＴＱｎ１２の導通路の一端に接続されている。
ＭＯＳＦＥＴＱｎ１２は、ゲートに信号ＷＬＤＮｎが
供給され、導通路の他端には接地電位が供給される。

【０１３３】ＮチャネルＭＯＳＦＥＴＱｎ１３は、ゲ
ートに電源電位ＶＣＣが供給され、導通路の一端はＭＯ
ＳＦＥＴＱｐ１１のゲート（ノードＮ２１）に、他端
はＮチャネルＭＯＳＦＥＴＱｎ１４の導通路の一端に
接続されている。ＭＯＳＦＥＴＱｎ１４は、ゲートに
信号ＷＬＤＮｎのインバータＩＶ２５を介した反転信号
が供給され、導通路の他端には接地電位が供給される。

【０１３４】インバータＩＶ２６は、ノード２１の信号
を反転して出力する。ＰチャネルＭＯＳＦＥＴＱｐ１
３は、ゲートにインバータＩＶ２６の出力が供給され、
導通路の一端には高電源電位ＶＰＰが供給され、他端は
ノードＮ２２に接続されている。ＮチャネルＭＯＳＦＥ
ＴＱｎ１５は、ゲートにインバータＩＶ２６の出力が
供給され、導通路の一端はＮチャネルＭＯＳＦＥＴＱ
ｎ１６の一端に、他端はノードＮ２２に接続されてい
る。ＭＯＳＦＥＴＱｎ１６は、ゲートに信号ＸＤｐ＜
０：３＞が入力され、他端には接地電位が供給される。

【０１３５】ラッチ回路は、インバータＩＶ２７，２８
の互いの入出力を接続して構成される。ラッチ回路は、
ノードＮ２２，２３それぞれ相補的なラッチノードを有
する。

【０１３６】ＮチャネルＭＯＳＦＥＴＱｎ１７は、ゲ
ートにラッチ回路のノードＮ２３が接続され、導通路の
一端には接地電位が供給され、他端は信号ＷＤＲＶｎ＜
０：３＞の出力となる。ＰチャネルＭＯＳＦＥＴＱｐ
１５は、ゲートにラッチ回路のノードＮ２３が接続さ
れ、導通路の一端はＰチャネルＭＯＳＦＥＴＱｐ１４
の一端に、他端は信号ＷＤＲＶｎ＜０：３＞の出力とな
る。ＭＯＳＦＥＴＱｐ１４は、ゲートに信号ＷＤＲＶ
ｐ＜０：３＞が入力され、他端には電源電位ＶＣＣが供
給される。また、ラッチ回路のノードＮ２３は、信号Ｗ
ＮＫｐ＜０：３＞の出力となる。

【０１３７】図２２（ｂ）の回路構成は次のようであ
る。上記ラッチ回路のノードＮ２３の信号ＷＮＫｐ＜
０：３＞の出力は、直列のインバータＩＶ２９，３０を
介して信号ＷＤＲＶｐ＜０：３＞として生成される。

【０１３８】図２３は、ロウプリデコーダ（ロウパーシ
ャルデコーダ）を示す回路図である。回路部Ｕ２３は、
後述の一つのデコーダあたり４個設けられる。すなわ
ち、回路部Ｕ２３は、ロウデコーダ活性化を示すＲＤＣ
Ｅｐ信号、前記図２０の回路部で生成される信号ＬＲＡ
８（ｔ，ｃのロジックはセルアレイの配列に応じて決ま
る）、前記図１９の回路部で生成される信号ＬＲＡｃ＜
２：７＞，ＬＲＡｔ＜２：７＞の各信号の組み合せ（Ｓ
１〜Ｓ４）が用いられる。

【０１３９】回路部Ｕ２３の一つ（例えばＳ１の組み合
せを用いる）は、次のように構成される。ＮＡＮＤ論理
ゲートＮＡＮＤ２１は、信号ＬＲＡｃ＜２＞，ＬＲＡｃ
＜３＞及びＲＤＣＥｐ信号を入力する。インバータＩＶ
３１は、ＮＡＮＤ２１の出力を反転し、信号ＸＡｐ＜０
＞を出力する。ＮＡＮＤ論理ゲートＮＡＮＤ２２は、信
号ＬＲＡｃ＜４＞，ＬＲＡｃ＜５＞及び信号ＬＲＡ８
（ｔまたはｃ）を入力する。インバータＩＶ３２は、Ｎ
ＡＮＤ２２の出力を反転し、信号ＸＢｐ＜０＞を出力す
る。ＮＡＮＤ論理ゲートＮＡＮＤ２３は、信号ＬＲＡｃ
＜６＞，ＬＲＡｃ＜７＞及び信号ＬＲＡｔ８を入力す
る。インバータＩＶ３３は、ＮＡＮＤ２３の出力を反転
し、信号ＸＣｐ＜０＞を出力する。

【０１４０】図２４は、２５６ｋメモリセルアレイの２
５６本のワード線の一つを選択するロウデコーダの構成
を示す回路図である。例えば、回路部ＣＵ１１のＮＡＮ
Ｄデコーダは６４個、回路部ＣＵ１２のワード線駆動回
路は２５６個配備される（リダンダンシ系の回路部は考
慮していない）。

【０１４１】ＮＡＮＤデコーダＣＵ１１において、ノー
ドＮ２５は、ＰチャネルＭＯＳＦＥＴＱｐ２０の導通
によって予め高電位電源ＶＰＰにプリチャージされてい
る。ノードＮ２５は、ロウアドレスに基づいて作られた
ＸＡｐ＜０：３＞，ＸＢｐ＜０：３＞，ＸＣｐ＜０：３
＞各信号のパターンのＮＡＮＤ論理をとる。

【０１４２】すなわち、ＮＡＮＤデコーダは次のように
構成されている。ＰチャネルＭＯＳＦＥＴＱｐ２０
は、ゲートにプリチャージ信号ＰＲＣＨが供給され、導
通路の一端は電源電圧ＶＰＰの供給点に接続され、他端
はノードＮ２５に接続されている。ＮチャネルＭＯＳＦ
ＥＴＱｎ２１〜２３は、各導通路がノードＮ２５と接
地電位との間で直列接続されている。ＭＯＳＦＥＴＱ
ｎ２１は、ゲートに信号ＸＡｐ＜０：３＞（信号ＸＡｐ
０〜３のうちの一つを意味する）が供給される。ＭＯＳ
ＦＥＴＱｎ２２は、ゲートに信号ＸＢｐ＜０：３＞が
供給される。ＭＯＳＦＥＴＱｎ２３は、ゲートに信号
ＸＣｐ＜０：３＞が供給される。

【０１４３】ノードＮ２５は、インバータＩＶ３５，Ｉ
Ｖ３６で構成されるラッチ回路の一方のラッチノードで
ある。インバータＩＶ３７は、ラッチ回路の他方のラッ
チノードの出力を反転する。インバータＩＶ３７の出力
は、信号ＲＤＣ＜０：６３＞となる。つまり、信号ＲＤ
Ｃ０〜６３のうちの一つを次段のワード線駆動回路ＣＵ
１２に供給する。

【０１４４】ワード線駆動回路ＣＵ１２において、ＷＤ
ＲＶｎ，ｐ＜０：３＞（ＷＤＲＶｎ＜０：３＞に対し、
ＷＤＲＶｐ＜０：３＞は一義的に決まる）すなわち、Ｗ
ＤＲＶｎ，ｐ＜０＞〜＜３＞の４種類の信号パターンが
付加されている。これにより、ワード線駆動回路ＣＵ１
２は、入力信号ＲＤＣ＜０：６３＞の６４個の信号と合
わせて、信号入力のパターンは２５６個になる。従っ
て、ワード線駆動回路（ｂ）は、２５６個配備され、２
５６ｋセルアレイの２５６本のワード線の駆動を制御す
る。

【０１４５】すなわち、ワード線駆動回路ＣＵ１２は次
のように構成されている。ＰチャネルＭＯＳＦＥＴＱ
ｐ２１は、導通路の一端に高電位電源として信号ＷＤＲ
Ｖｐ＜０：３＞が供給される。ＮチャネルＭＯＳＦＥＴ
Ｑｎ２４は、導通路の一端に接地電位が供給される。
ＭＯＳＦＥＴＱｐ２１とＱｎ２４は、それぞれのゲー
トを共通に接続し、それぞれの導通路の他端を出力ノー
ド２６に接続してインバータを構成している。

【０１４６】ＮチャネルＭＯＳＦＥＴＱｎ２５は、ゲ
ートに信号ＷＤＲＶｎ＜０：３＞が供給され、導通路の
一端は出力ノードＮ２６に接続され、他端には接地電位
が供給される。出力ノードＮ２６は、ワード線駆動信号
ＷＬ＜０：２５５＞（つまり、ＷＬ０〜２５５のうちの
いずれか）である。

【０１４７】上記構成のロウデコーダ回路動作について
説明する。ノードＮ２５は、信号ＸＡｐ（０：３），Ｘ
Ｂｐ（０：３），ＸＣｐ（０：３）各信号により、ＭＯ
ＳＦＥＴＱｎ２１〜２３がすべてオンすれば接地電位
“Ｌ”、一つでもオフすれば高電位ＶＰＰの“Ｈ”レベ
ルとなる。

【０１４８】ノードＮ２５のレベルはラッチ回路にラッ
チされる。ラッチ出力はインバータＩＶ３７を介して信
号ＲＤＣ＜０：６３＞となる。信号ＲＤＣ＜０：６３＞
が“Ｌ”レベルのとき、ＷＤＲＶｎ＜０：３＞は“Ｌ”
レベル、ＷＤＲＶｐ＜０：３＞は“Ｈ”レベルであり、
出力ノードＮ２６は、“Ｈ”レベルとなる。すなわち、
ワード線駆動信号ＷＬ０〜２５５のうちいずれかのワー
ド線が選択される。

【０１４９】上記各実施形態は、ＤＲＡＭのロウアドレ
スを動作モードによって変換する。この特徴を利用すれ
ば、メモリセルアレイがｍ行ｎ列（ｍ：奇数）配置され
た場合においても、リフレッシュ時に活性化されるメモ
リセルアレイの数が一定になるように制御できるメモリ
を提供することができる。

【０１５０】前記図４７の従来技術によれば、リフレッ
シュ時に同時に活性化されるセルアレイは、セルアレイ
（０），（２），（４），（５），（７），（９）の６
個と、セルアレイ（１），（３），（６），（８）の４
個に分かれる。このため、ワード線の昇圧用電源回路
は、同時にセルアレイが活性化される場合の最大に対応
してセルアレイ６個分必要となる。

【０１５１】一方、前記図１の本発明の技術によれば、
リフレッシュ時に同時に活性化されるセルアレイは、セ
ルアレイ（０），（２），（４），（６），（８）の５
個と、セルアレイ（１），（３），（５），（７），
（９）の５個に分かれる。このため、ワード線の昇圧用
電源回路は、同時にセルアレイが活性化される場合に対
応してセルアレイ５個分で済むことになる。

【０１５２】このように、本願発明の適用によれば、ロ
ウアドレス数がリフレッシュ数の整数倍になっていない
ようなメモリシステムにおいても、特定のアドレスを変
換することによってリフレッシュ時に活性化するセルア
レイの数（ワード線の本数）を常に一定にすることがで
きる。このため、ワード線の昇圧用電源回路の必要数は
最小限にできる。よって、従来技術に比べ、ワード線の
昇圧用電源回路やその他の電源系の回路によるレイアウ
トサイズの増大を緩和することができる。

【０１５３】以下、リフレッシュを行うためのアドレス
空間と、書き込み／読み出し動作に関するロウアクセス
を行うためのアドレス空間とを持つメモリにおいて、書
き込み／読み出し動作時、リフレッシュ動作時の各ロウ
アドレスの関係において、大きい方のロウアドレス数が
小さい方のロウアドレス数の２の乗数倍になっていない
関係のメモリシステムを構成することになっても、リフ
レッシュ時に活性化されるワード線の本数が常に一定に
なるように制御できるメモリの要部の詳細について説明
する。

【０１５４】図２５は、この発明の第８実施形態に係
り、本願発明を適用した、ＤＲＡＭの要部の回路ブロッ
ク図を示している。各々５１２本のワード線を持つセル
アレイを５個配列したメモリブロックを、横方向に２個
並べたメモリの構成例である（センスアンプは図示せ
ず）。

【０１５５】図中、Ｒ９〜Ｒ１１は、セルアレイを選択
するロウアドレスを示している。ロウアドレスＲ０〜Ｒ
８はその各々を図示しないが、各セルアレイに含まれて
いる５１２本のワード線のうち１本を選択する。ロウア
ドレスＲ９〜Ｒ１１に対応する信号線は、それぞれｔ
（true），ｃ（complementary ）の２本が表示されてい
る。ここで、ＲｎｃとＲｎｔ（ｎ＝９，１０，１１）
は、相補信号を意味する。

【０１５６】書き込み／読み出し動作において、ロウア
ドレスは、２５６０通りある。つまり、ロウアドレス信
号Ｒ０〜Ｒ８で１個のセルアレイ内の５１２本のワード
線の１本を選択し、Ｒ９〜Ｒ１１を用いてセルアレイ５
個のうちの１つを選択する。外部からメモリに対してア
クセスを行う時には、右側と左側の各５個のセルアレイ
から所定のワード線を１本ずつ選択できる。なお、外部
から入力されるアドレスのうち“０”に対応する信号線
は、ｃの信号線が活性化され、“１”に対応する信号線
は、ｔの信号線が活性化される。

【０１５７】上記アドレス信号線の結線表示を参照する
と、同じ行にあるセルアレイは同じロウアドレスを共有
している。例えば、図において、セルアレイ（０Ｌ）内
でワード線が１本活性化される時は、同時にセルアレイ
（０Ｒ）でもワード線が活性化されている。

【０１５８】例えば、入力されたロウアドレス（Ｒ１
１，Ｒ１０，Ｒ９）＝（０１０）のとき、Ｒ１１ｃ，Ｒ
１０ｔ，Ｒ９ｃが活性化する。各セルアレイはデコーダ
を有しており、Ｒ９ｔ，ｃ〜Ｒ１１ｔ，ｃの活性化の状
態によって、５個のセルアレイのうち一つを選択する。
すなわち、上記入力アドレス（Ｒ１１，Ｒ１０，Ｒ９）
＝（０１０）の時は、セルアレイ（２Ｌ）とセルアレイ
（２Ｒ）が選択される。

【０１５９】一方、上記メモリのリフレッシュサイクル
は１０２４である。すなわち、リフレッシュ動作時で
は、アドレス信号Ｒ１０ｔ，ｃ及びＲ１１ｔ，ｃを全て
“Ｈ”レベルにし、かつ、Ｒ０〜Ｒ９をリフレッシュア
ドレスに置き換える。リフレッシュアドレスの最上位ビ
ットＲ９は、アドレスが連続する２個のセルアレイのう
ち１個を選択する。これにより、ワード線の選択は１０
２４通りになる。

【０１６０】上記リフレッシュアドレスは、リフレッシ
ュカウンタから発生される。マルチプレクサ（ＭＵＸＬ
及びＭＵＸＲ）は、リフレッシュ信号線から供給される
リフレッシュ制御信号ＲＥＦｎにより、リフレッシュカ
ウンタからのリフレッシュアドレスと書き込み／読み出
し動作用のアドレスをマルチプレクスする。従って、リ
フレッシュ動作時において、マルチプレクサ（ＭＵＸＬ
及びＭＵＸＲ）は、リフレッシュカウンタからの値をリ
フレッシュアドレスとして出力する。

【０１６１】この発明では、後に詳述するマルチプレク
サ（ＭＵＸＬ及びＭＵＸＲ）の制御により、リフレッシ
ュ時に同時に活性化されるワード線は、セルアレイ（０
Ｌ），（１Ｒ），（２Ｌ），（３Ｒ），（４Ｌ）の組
と、セルアレイ（０Ｒ），（１Ｌ），（２Ｒ），（３
Ｌ），（４Ｒ）の組とに分かれる。

【０１６２】リフレッシュアドレス（Ｒ９，Ｒ８，…Ｒ
０）＝（００００００００００）の時は、各セルアレイ
（０Ｌ），（１Ｒ），（２Ｌ），（３Ｒ），（４Ｌ）の
０番目のワード線ＷＬ０が同時に活性化される。その
後、リフレッシュカウンタによるリフレッシュアドレス
のインクリメントに応じて順次ワード線が活性化され
る。

【０１６３】リフレッシュアドレス（Ｒ９，Ｒ８，…Ｒ
０）＝（１０００００００００）になると、残りの各セ
ルアレイ（０Ｒ），（１Ｌ），（２Ｒ），（３Ｌ），
（４Ｒ）の０番目のワード線ＷＬ０が同時に活性化され
る。その後、リフレッシュカウンタによるリフレッシュ
アドレスのインクリメントに応じて順次ワード線が活性
化され、リフレッシュアドレス（Ｒ９，Ｒ８，…Ｒ０）
＝（１１１１１１１１１１）でメモリ内全てのワード線
について各々選択されたことになる。

【０１６４】このように、メモリ内全てのセルアレイ
は、セルアレイ２個分のワード線ＷＬ０からＷＬ１０２
３に対応する１０２４通りのアドレスによって、リフレ
ッシュ動作する。

【０１６５】この発明では、リフレッシュ動作時のセル
アレイの選択数は、上述したように左側の列と、右側の
列とで異なる。このようなセルアレイの選択の仕方は、
セルアレイ選択のアドレスのＲＡ９に関し、左側の列の
セルアレイと右側の列のセルアレイとで互いに相補な信
号（ＲＡ９ｃ、ＲＡ９ｔ）を選択し合うことによって実
現できる。これにより、リフレッシュカウンタの値がい
かなる場合でも、選択されるセルアレイは常に５箇所と
なる。

【０１６６】図２６（ａ），（ｂ）は、それぞれ図２５
中のマルチプレクサＭＵＸＬ，ＭＵＸＲに関する構成例
を示す回路図である。

【０１６７】マルチプレクサＭＵＸＬは、図２６（ｂ）
の回路構成１０個からなる。ＲＡ＜０：ｉ＞は、ロウア
ドレス信号Ｒ０〜Ｒ９に応じた信号ＲＡ０〜ＲＡ９の１
０ビット中の一つの信号を示す（ｉ＝９）。ＲＡ＜０：
ｉ＞ＣＮＴは、リフレッシュカウンタからのリフレッシ
ュアドレス信号ＲＡ０ＣＮＴ〜ＲＡ９ＣＮＴの１０ビッ
ト中の一つの信号を示す。ＲＥＦｎは、リフレッシュ制
御信号であり、書き込み／読み出し動作時に“Ｈ”レベ
ル、リフレッシュ時に“Ｌ”レベルとなる。ＲＡ＜０：
ｉ＞ｃｌは、入力に対応する相補的なロウアドレス信号
である。ＲＡ＜０：ｉ＞ｔｌは、入力に対応する正当な
ロウアドレス信号である。

【０１６８】すなわち、ＭＵＸＬを構成する一つのマル
チプレクサは、次のように構成されている。トランスフ
ァゲートＴＧ１１は、書き込み／読み出し動作用のロウ
アドレス信号ＲＡ＜０：９＞を伝達する。トランスファ
ゲートＴＧ１２は、リフレッシュアドレス信号ＲＡ＜
０：９＞ＣＮＴを伝達する。インバータＩＶ４１は、信
号ＲＥＦｎから、上記各トランスファゲート制御用の信
号を生成する。

【０１６９】また、相補信号を生成する回路をインバー
タＩＶ４２，４３として表示した。インバータＩＶ４２
は、トランスファゲートＴＧ１１またはＴＧ１２を通っ
てきた信号を反転させ、ＲＡ＜０：９＞ｃｌとして出力
する。インバータＩＶ４３は、ＩＶ４２の出力を反転さ
せ、ＲＡ＜０：９＞ｔｌとして出力する。

【０１７０】一方、マルチプレクサＭＵＸＲは、図２６
（ａ）の回路構成９個、図２６（ｂ）の回路構成１個と
からなる。図２６（ａ）の回路において、ＲＡ＜０：ｉ
＞は、ロウアドレス信号Ｒ０〜Ｒ８に応じた信号ＲＡ０
〜ＲＡ８の９ビット中の一つの信号を示す（ｉ＝８）。
ＲＡ＜０：ｉ＞ＣＮＴは、リフレッシュカウンタからの
リフレッシュアドレス信号ＲＡ０ＣＮＴ〜ＲＡ８ＣＮＴ
の９ビット中の一つの信号を示す。ＲＥＦｎは、リフレ
ッシュ制御信号であり、書き込み／読み出し動作時に
“Ｈ”レベル、リフレッシュ時に“Ｌ”レベルとなる。
ＲＡ＜０：ｉ＞ｃｒは、入力に対応する相補的なロウア
ドレス信号である。ＲＡ＜０：ｉ＞ｔｒは、入力に対応
する正当なロウアドレス信号である。

【０１７１】すなわち、ＭＵＸＲを構成するうちの一つ
のマルチプレクサは、最上位ビット（１０ビット目）の
出力構成を除いて、次のように構成されている。トラン
スファゲートＴＧ１１は、書き込み／読み出し動作用の
ロウアドレス信号ＲＡ＜０：８＞を伝達する。トランス
ファゲートＴＧ１２は、リフレッシュアドレス信号ＲＡ
＜０：８＞ＣＮＴを伝達する。インバータＩＶ４１は、
信号ＲＥＦｎから、上記各トランスファゲート制御用の
信号を生成する。

【０１７２】また、相補信号を生成する回路をインバー
タＩＶ４２，４３として表示した。インバータＩＶ４２
は、トランスファゲートＴＧ１１またはＴＧ１２を通っ
てきた信号を反転させ、ＲＡ＜０：８＞ｃｒとして出力
する。インバータＩＶ４３は、ＩＶ４２の出力を反転さ
せ、ＲＡ＜０：８＞ｔｒとして出力する。

【０１７３】また、回路部（ｂ）は、マルチプレクサＭ
ＵＸＲを構成するうちの最上位ビット（１０ビット目）
の出力を制御するマルチプレクサを示している。回路部
（ａ）の構成に比べてインバータＩＶ４４が付加されて
いる点が異なる。インバータＩＶ４４は、リフレッシュ
カウンタからのリフレッシュアドレス信号ＲＡ９ＣＮＴ
を反転する。

【０１７４】すなわち、ＭＵＸＲを構成するうちの最上
位ビット（１０ビット目）の出力を制御するマルチプレ
クサは、次のように構成されている。トランスファゲー
トＴＧ１１は、書き込み／読み出し動作用のロウアドレ
ス信号ＲＡ９を伝達する。トランスファゲートＴＧ１２
は、リフレッシュアドレス信号ＲＡ９ＣＮＴのインバー
タＩＶ４４を介した反転信号を伝達する。インバータＩ
Ｖ４１は、信号ＲＥＦｎから、上記各トランスファゲー
ト制御用の信号を生成する。

【０１７５】インバータＩＶ４２は、トランスファゲー
トＴＧ１１またはＴＧ１２を通ってきた信号を反転さ
せ、信号ＲＡ９ｃｒとして出力する。インバータＩＶ４
３は、ＩＶ４２の出力を反転させ、信号ＲＡ９ｔｒとし
て出力する。

【０１７６】このような構成から、リフレッシュ時にお
いて、図２５に示す、左側の列の各セルアレイ（０Ｌ）
〜（４Ｌ）に配備されたマルチプレクサＭＵＸＬと、右
側の列の各セルアレイ（０Ｒ）〜（４Ｒ）に配備された
マルチプレクサＭＵＸＲとは、最上位ビット（１０ビッ
ト目）の出力のみ相補的な論理出力となる。

【０１７７】上記マルチプレクサＭＵＸＬ，ＭＵＸＲそ
れぞれの最上位ビット（１０ビット目）の出力は、上述
したようにセルアレイ選択の制御に関係する。しかも、
リフレッシュ時では、最上位ビット（１０ビット目）の
みが、セルアレイ選択を制御する。

【０１７８】すなわち、図２５の構成のメモリに対し、
リフレッシュを行う場合、リフレッシュアドレス信号Ｒ
Ａ９ＣＮＴが“０”のとき、マルチプレクサＭＵＸＬで
は、ＲＡ９ｃｌが“Ｈ”レベル、ＲＡ９ｔｌが“Ｌ”レ
ベルとなり、マルチプレクサＭＵＸＲでは、ＲＡ９ｃｒ
が“Ｌ”レベル、ＲＡ９ｔｒが“Ｈ”レベルとなる。

【０１７９】これにより、左側の列のセルアレイでは信
号線Ｒ９ｃと結合しているセルアレイ（０Ｌ），（２
Ｌ），（４Ｌ）が同時に活性化される。左側の列のセル
アレイでは信号線Ｒ９ｔと結合しているセルアレイ（１
Ｒ），（３Ｒ）が同時に活性化される。

【０１８０】また、リフレッシュアドレス信号ＲＡ９Ｃ
ＮＴが“１”のとき、マルチプレクサＭＵＸＬでは、Ｒ
Ａ９ｃｌが“Ｌ”レベル、ＲＡ９ｔｌが“Ｈ”レベルと
なり、マルチプレクサＭＵＸＲでは、ＲＡ９ｃｒが
“Ｈ”レベル、ＲＡ９ｔｒが“Ｌ”レベルとなる。

【０１８１】これにより、左側の列のセルアレイでは信
号線Ｒ９ｔと結合しているセルアレイ（１Ｌ），（３
Ｌ）が同時に活性化される。左側の列のセルアレイでは
信号線Ｒ９ｃと結合しているセルアレイ（０Ｒ），（２
Ｒ），（４Ｒ）が同時に活性化される。

【０１８２】これにより、リフレッシュ時に、左側の列
と、右側の列で異なる行のセルアレイを選択することが
できる。リフレッシュ時において同時に活性化されるワ
ード線は、セルアレイ（０Ｌ），（１Ｒ），（２Ｌ），
（３Ｒ），（４Ｌ）の組と、セルアレイ（０Ｒ），（１
Ｌ），（２Ｒ），（３Ｌ），（４Ｒ）の組とに分かれ
る。

【０１８３】すなわち、このような実施形態によれば、
リフレッシュ時のアドレス数と書き込み／読み出し動作
に関するロウアクセスのアドレス数の関係において、大
きい方のロウアドレス数が小さい方のロウアドレス数の
２の乗数倍になっていない関係のメモリシステムを構成
することになっても、リフレッシュ時に活性化されるワ
ード線の本数が常に一定になるように制御できる。

【０１８４】図２７は、この発明の第９実施形態に係
り、本願発明を適用した、ＤＲＡＭの要部の回路ブロッ
ク図を示している。各々５１２本のワード線を持つセル
アレイを５個配列したメモリブロックを、横方向に２個
並べたメモリの構成例である（センスアンプは図示せ
ず）。

【０１８５】図中、Ｒ９〜Ｒ１１は、セルアレイを選択
するロウアドレスを示している。ロウアドレスＲ０〜Ｒ
８はその各々を図示しないが、各セルアレイに含まれて
いる５１２本のワード線のうち１本を選択する。ロウア
ドレスＲ９〜Ｒ１１に対応する信号線は、それぞれｔ
（true），ｃ（complementary ）の２本が表示されてい
る。また、リフレッシュアドレスの一部の信号Ｒ９ＲＥ
Ｆの信号線に関し、それぞれｔ（true），ｃ（compleme
ntary ）の２本が表示されている。外部から入力される
アドレスのうち“０”に対応する信号線は、ｃの信号線
が活性化され、“１”に対応する信号線は、ｔの信号線
が活性化される。

【０１８６】この図２７の第９実施形態も、書き込み／
読み出し動作及びリフレッシュ動作において、セルアレ
イ選択の制御は上述の第８実施形態と同様である。すな
わち、書き込み／読み出し動作用のロウアドレスは、セ
ルアレイ５個分で２５６０通りある。外部からメモリに
対してアクセスを行う時には、右側と左側の各５個のセ
ルアレイの同一行のセルアレイの同一行のワード線を１
本ずつ選択できる。

【０１８７】また、リフレッシュ動作時では、アドレス
信号Ｒ１０ｔ，ｃ及びＲ１１ｔ，ｃを全て“Ｈ”レベル
にし、かつ、Ｒ０〜Ｒ９をリフレッシュアドレスに置き
換える。ワード線の選択は１０２４通りになる。リフレ
ッシュ時に同時に活性化されるワード線は、セルアレイ
（０Ｌ），（１Ｒ），（２Ｌ），（３Ｒ），（４Ｌ）の
組と、セルアレイ（０Ｒ），（１Ｌ），（２Ｒ），（３
Ｌ），（４Ｒ）の組とに分かれる。

【０１８８】図２７の構成において、アドレスの信号線
の結線表示を参照する。左側の列と右側の列の、各５個
のセルアレイに関し、書き込み／読み出し時のロウアド
レス信号ＲＡ９ｔ，ｃは、同一行のセルアレイで同じ論
理が入力される。しかし、リフレッシュアドレス信号Ｒ
９ＲＥＦｔ，ｃは、同一行のセルアレイで互いに逆論理
が入力される。

【０１８９】例えば、リフレッシュ動作時、信号Ｒ９Ｒ
ＥＦｃが“Ｈ”レベルのとき、左側のセルアレイ（０
Ｌ），（２Ｌ），（４Ｌ）が選択されると共に、右側の
セルアレイ（１Ｒ），（３Ｒ）が選択される。また、信
号Ｒ９ＲＥＦｔが“Ｈ”のとき、左側のセルアレイ（１
Ｌ），（３Ｌ）が選択されると共に、右側のセルアレイ
（０Ｒ），（２Ｒ），（４Ｒ）が選択される。

【０１９０】上記図２７の構成における特徴は、リフレ
ッシュアドレスと、書き込み／読み出し時のアドレスと
のマルチプレクサＭＵＸのうち、セルアレイを選択する
アドレスに関わるマルチプレクサ（Ｍ−９）を、セルア
レイを選択する制御部と共に構成している点である。以
下、説明する。

【０１９１】図２８は、セルアレイ選択に関わる信号を
発生する、ロウアドレス信号Ｒ９に関するマルチプレク
サ（Ｍ−９）の構成を示す回路図である。トランスファ
ゲートＴＧ２１は、書き込み／読み出し動作用のロウア
ドレス信号Ｒ９に応じた信号（つまり、ｔまたはｃの結
線に従う信号）ＲＡ９を伝達する。トランスファゲート
ＴＧ２２は、リフレッシュアドレス信号Ｒ９ＲＥＦを伝
達する。信号Ｒ９ＲＥＦは、リフレッシュカウンタから
のリフレッシュアドレス信号ＲＡ９ＣＮＴに応じたｔま
たはｃの結線に従う信号である。インバータＩＶ４５
は、リフレッシュ制御信号ＲＥＦｎから、上記各トラン
スファゲート制御用の信号を生成する。

【０１９２】ＮＡＮＤ論理ゲートＮＡＮＤ３１は、トラ
ンスファゲートＴＧ２１またはＴＧ２２を通ってきた信
号とロウアドレス信号ＲＡ１０及びＲＡ１１（ロウアド
レス信号Ｒ１０、Ｒ１１に応じたｔまたはｃの信号）を
入力する。論理ゲートＮＡＮＤ３１の出力は、セルアレ
イ選択用のアドレス信号ＡＳＬ（ローアクティブ信号出
力）である。

【０１９３】上記Ｍ−９以外の他のマルチプレクサＭＵ
Ｘは、例えば、図２６（ａ）の回路構成９個からなる
（ｉ＝８）。このような構成のマルチプレクサ（ＭＵＸ
及びＭ−９）は、それぞれ左右の各セルアレイに設けら
れる。

【０１９４】図２９は、リフレッシュ時における任意の
タイミングでのセルアレイの選択状態を示す第１のブロ
ック図である。図において、５個のセルアレイでなるブ
ロック４個がマトリクス状に配置されている。斜線は選
択状態のセルアレイを示している。各セルアレイは、左
列（Ｂ１，Ｂ３）では６箇所、右列（Ｂ２，Ｂ４）では
４箇所選択されている。

【０１９５】上記メモリセル選択の技術は、選択される
セルアレイの数は常に計１０箇所で一定ではあるのだ
が、右列と左列では選択されるセルアレイの数が異なっ
ている。このような状況では、セルアレイが多く選択さ
れる列側で電源電位が降下してしまうことが考えられ
る。

【０１９６】図３０は、リフレッシュ時における任意の
タイミングでのセルアレイの選択状態を示す第２のブロ
ック図である。図において、５個のセルアレイでなるブ
ロック４個がマトリクス状に配置されている。斜線は選
択状態のセルアレイを示している。各セルアレイは、左
列（Ｂ１，Ｂ３）、右列（Ｂ２，Ｂ４）共に５箇所選択
されている。

【０１９７】上記メモリセル選択の技術は、選択される
セルアレイの数は常に計１０箇所で一定で、かつ、右列
と左列では選択されるセルアレイの数が等しい。このよ
うな状況では、図２９で述べた電源電位供給の偏りがな
い。

【０１９８】なお、図２９に、ワード線の電位発生回路
の配置例として、電位発生回路ＶＧ１をセルアレイの列
毎に（ブロック毎に）配置している例を示している。ま
た、図３０には、ワード線の電位発生回路の配置例とし
て、電位発生回路ＶＧ２をセルアレイ毎に配置している
例を示している。ワード線の電位発生回路は、メモリ容
量を増減できる一定の最小単位、同一のパターンレイア
ウト毎に設けられる構成とすれば、各種メモリ容量を構
成するメモリシステムに対し、設計上有利である。

【０１９９】前記図２７の第９実施形態の構成によれ
ば、リフレッシュ時において、上記図３０のようなメモ
リセル選択の技術が容易に実現できる。前記図２７の構
成において、リフレッシュアドレス信号Ｒ９ＲＥＦｔ，
ｃは、同一行のセルアレイで互いに逆論理が入力される
ことに注目する。すなわち、上記図３０のブロックＢ
１，Ｂ２において、リフレッシュアドレス信号Ｒ９ＲＥ
Ｆｔ，ｃは、同一行で互いに第１の逆論理が入力され、
ブロックＢ３，Ｂ４において、リフレッシュアドレス信
号Ｒ９ＲＥＦｔ，ｃは、同一行で互いに上記第１の逆論
理とは反対の第２の逆論理が入力されるようにすればよ
い。

【０２００】図３１は、この発明の第１０実施形態に係
り、本願発明を適用した、ＤＲＡＭの要部の回路ブロッ
ク図を示している。各々５１２本のワード線を持つセル
アレイを５個配列したメモリブロックを、マトリクス状
に４個並べたメモリの構成例である（センスアンプは図
示せず）。

【０２０１】図中、Ｒ９〜Ｒ１１は、セルアレイを選択
するロウアドレスを示している。ロウアドレスＲ０〜Ｒ
８はその各々を図示しないが、各セルアレイに含まれて
いる５１２本のワード線のうち１本を選択する。ロウア
ドレスＲ９〜Ｒ１１に対応する信号線は、それぞれｔ
（true），ｃ（complementary ）の２本が表示されてい
る。また、リフレッシュアドレスの一部の信号Ｒ９ＲＥ
Ｆの信号線に関し、それぞれｔ（true），ｃ（compleme
ntary ）の２本が表示されている。外部から入力される
アドレスのうち“０”に対応する信号線は、ｃの信号線
が活性化され、“１”に対応する信号線は、ｔの信号線
が活性化される。

【０２０２】書き込み／読み出し動作用のロウアドレス
は、セルアレイ５個分で２５６０通りある。外部からメ
モリに対してアクセスを行う時には、右側の上下と左側
の上下各５個のセルアレイそれぞれの同一行のセルアレ
イの同一行のワード線を１本ずつ選択できる。従って、
書き込み／読み出し動作時、セルアレイは４個同時に選
択される。

【０２０３】また、リフレッシュ動作時では、アドレス
信号Ｒ１０ｔ，ｃ及びＲ１１ｔ，ｃを全て“Ｈ”レベル
にし、かつ、Ｒ０〜Ｒ９をリフレッシュアドレスに置き
換える。ワード線の選択は１０２４通りになる。リフレ
ッシュ時に同時に活性化されるワード線は、セルアレイ
（０ＬＬ），（１ＬＲ），（２ＬＬ），（３ＬＲ），
（４ＬＬ），（０ＵＲ），（１ＵＬ），（２ＵＲ），
（３ＵＬ），（４ＵＲ）の組と、セルアレイ（０Ｌ
Ｒ），（１ＬＬ），（２ＬＲ），（３ＬＬ），（４Ｌ
Ｒ），（０ＵＬ），（１ＵＲ），（２ＵＬ），（３Ｕ
Ｒ），（４ＵＬ）の組とに分かれる( 前記図３０参照)
。

【０２０４】図３１の構成において、アドレスの信号線
の結線表示を参照する。左側の列と右側の列の、各５個
のセルアレイに関し、書き込み／読み出し時のロウアド
レス信号ＲＡ９ｔ，ｃは、同一行のセルアレイで同じ論
理が入力される。しかし、リフレッシュアドレス信号Ｒ
９ＲＥＦｔ，ｃは、同一行のセルアレイで互いに逆論理
が入力される。しかも、ブロックＢ１，Ｂ２において、
リフレッシュアドレス信号Ｒ９ＲＥＦｔ，ｃは、同一行
で互いに第１の逆論理が入力され、ブロックＢ３，Ｂ４
において、リフレッシュアドレス信号Ｒ９ＲＥＦｔ，ｃ
は、同一行で互いに上記第１の逆論理とは反対の第２の
逆論理が入力される。

【０２０５】この第１０実施形態のさらなる特徴の一つ
を次に説明する。セルアレイ選択に関わるアドレス信号
Ｒ９ＲＥＦｃ，Ｒ９ＲＥＦｔは、予めリフレッシュ制御
信号ＲＥＦｎと、リフレッシュアドレスの最上位ビット
の信号ＲＡ９ＣＮＴの論理を取って生成する。このよう
な技術的構成は、図３１中で、論理生成回路として示し
ている。

【０２０６】図３２は、図３１中に示す論理生成回路の
回路構成例を示す回路図である。ＮＡＮＤ論理ゲートＮ
ＡＮＤ３５は、リフレッシュカウンタからのリフレッシ
ュ信号ＲＡ９ＣＮＴと、リフレッシュ制御信号ＲＥＦｎ
のインバータＩＶ４６を介した反転信号を入力する。リ
フレッシュ制御信号ＲＥＦｎは、リフレッシュ時“Ｌ”
レベル、それ以外は“Ｈ”レベルである。インバータＩ
Ｖ４７は、論理ゲートＮＡＮＤ３５の出力を反転させ、
信号Ｒ９ＲＥＦｔとして出力する。ＩＶ４８は、信号Ｒ
９ＲＥＦｔを反転させ、信号Ｒ９ＲＥＦｃとして出力す
る。

【０２０７】図３３は、セルアレイ選択に関わる制御回
路の例を示す回路図である。この制御回路は、図３１中
の各セルアレイ毎に設けられた制御回路及びデコーダの
部分にそれぞれ含まれる。ＡＮＤ論理ゲートＡＮＤ３０
は、書き込み／読み出し用のロウアドレス信号ＲＡ９
と、上記信号Ｒ９ＲＥＦ（図３１中の結線に従ったＲ９
ＲＥＦｃまたはＲ９ＲＥＦｔ）のインバータＩＶ４９を
介した反転信号を入力する。ＮＯＲ論理ゲートＮＯＲ２
０は、ＡＮＤゲートＡＮＤ３０の出力と上記信号Ｒ９Ｒ
ＥＦ、すなわち所定の信号Ｒ９ＲＥＦｃまたはＲ９ＲＥ
Ｆｔを入力する。論理ゲートＮＯＲ２０は、セルアレイ
選択アドレス信号ＡＳＬを出力する。

【０２０８】このような、図３１に示す構成の技術を用
いても第９実施形態と同等の効果が期待できる。このメ
モリでリフレッシュを行った場合（Ｒ９＝“０”のと
き）に選択されるセルアレイを示したのが図３０であ
る。図からわかるように、セルアレイは、左列のセルア
レイからも右側のアレイからも５箇所選択される。しか
も、セルアレイは、メモリ内で選択される場所に偏りが
なく、常に均衡を保って選択される。

【０２０９】また、この第１０実施形態では、リフレッ
シュ制御信号ＲＥＦｎの信号線は、セルアレイ選択を制
御する主回路の方にまで使用されない。すなわち、前記
第９実施形態（図２７、図２８参照）によれば、マルチ
プレクサＭ−９は、マルチプレクサＭＵＸとは別の、セ
ルアレイ選択に関わる制御回路の回路領域に設けられ
る。このＭ−９回路の部分でＲＥＦｎ信号が使用され
る。

【０２１０】一方、この第１０実施形態では、マルチプ
レクサの回路部は、図３１に示すようにすべてＭＵＸ内
で構成されている。例えば、ＭＵＸは、図２６（ａ）の
回路構成９個を含む。さらに、セルアレイ選択に関わる
Ｒ９に応じたロウアドレス信号ＲＡ９は、図３２のよう
な技術的構成を用いて生成する相補信号Ｒ９ＲＥＦｃ，
ｔを利用し、図３３のような技術的構成からセルアレイ
選択用のアドレス信号（ＡＳＬ）を生成する。この図３
３の回路もマルチプレクサの回路部としてＭＵＸに含む
こともできる。これにより、信号線を駆動する時の消費
電力は、第９実施形態の構成よりも減少するという利点
がある。

【０２１１】図３４は、この発明の第１１実施形態に係
り、セルアレイ選択に関わるアドレス信号の相補信号線
を生成する回路図である。すなわち、図３２の変形例回
路であり、信号Ｒ９ＲＥＦｃ，Ｒ９ＲＥＦｔは、リフレ
ッシュ制御信号ＲＥＦｎと、リフレッシュアドレスの最
上位ビットの信号ＲＡ９ＣＮＴの論理を取って生成す
る。

【０２１２】図３４の回路は次のように構成されてい
る。ＮＡＮＤ論理ゲートＮＡＮＤ５１は、リフレッシュ
カウンタからのリフレッシュ信号ＲＡ９ＣＮＴと、リフ
レッシュ制御信号ＲＥＦｎを入力する。ＮＡＮＤ論理ゲ
ートＮＡＮＤ５２は、リフレッシュカウンタからのリフ
レッシュ信号ＲＡ９ＣＮＴと、リフレッシュ制御信号Ｒ
ＥＦｎのインバータＩＶ５１を介した反転信号を入力す
る。インバータＩＶ５２は、論理ゲートＮＡＮＤ５１の
出力を反転する。インバータＩＶ５３は、インバータＩ
Ｖ５２の出力を反転させ、信号Ｒ９ＲＥＦｔとして出力
する。インバータＩＶ５４は、論理ゲートＮＡＮＤ５２
の出力を反転する。インバータＩＶ５５は、インバータ
ＩＶ５４の出力を反転させ、信号Ｒ９ＲＥＦｃとして出
力する。

【０２１３】図３５は、この発明の第１２実施形態に係
り、セルアレイ選択に関わる制御回路の例を示す回路図
である。この制御回路は、セルアレイ毎に設けられる。
この制御回路は、図３１中の技術的構成に示すような、
すなわち、リフレッシュ時、バンク全体でセルアレイ選
択が第１、第２のタイミングで均等かつ選択個所が均衡
する技術を有するメモリ構成に用いられる。

【０２１４】ＮＡＮＤ６１〜６７それぞれはＮＡＮＤ論
理ゲート、ＮＯＲ６１〜６４それぞれはＮＯＲ論理ゲー
ト、ＩＶ６１〜７０それぞれはインバータ、ＣＩＶ１
１，１２それぞれはクロックドインバータ、ＴＧ３１，
３２それぞれはトランスファゲート、ＯＲ６０はＯＲ論
理ゲート、ＡＮＤ６０はＡＮＤ論理ゲートを示す。

【０２１５】回路部ＡＲＹは、書き込み／読み出し時の
アレイ選択デコーダを示す。回路部ＡＲＹは、ロウアド
レス信号Ｒ９〜Ｒ１３に対応する信号ＲＡ９〜ＲＡ１３
を用いる。従って、例えば最大３２個のセルアレイから
一つを選択できるアドレス構成について示している。

【０２１６】すなわち、３２個のセルアレイは、書き込
み／読み出し動作時には、アドレスＡ９〜Ａ１３により
選択されるが、リフレッシュ動作時には、アドレスＡ１
０〜Ａ１３の信号線は全て活性化（“Ｈ”）され、アド
レス信号Ａ９にのみにより選択される。

【０２１７】論理ゲートＮＡＮＤ６１は、信号ＲＡ９、
ＲＡ１０を入力する。論理ゲートＮＡＮＤ６２は、信号
ＲＡ１１，ＲＡ１２，ＲＡ１３を入力する。論理ゲート
ＮＯＲ６１は、論理ゲートＮＡＮＤ６１，６２の各出力
を入力する。論理ゲートＮＯＲ６１は、セルアレイ選択
のアドレスが入力されると“Ｌ”レベルを出力する。

【０２１８】信号ＢＡＣＴｐは、セルアレイ活性化の状
態では“Ｈ”レベルとなる。また、信号ＢＰＲＣｐは、
選択セルアレイを含むバンクのプリチャージ信号（プリ
チャージ時“Ｈ”レベル）である。

【０２１９】インバータＩＶ６１は、信号ＢＡＣＴｐを
反転させる。インバータＩＶ６２は、インバータＩＶ６
１の出力を反転させる。インバータＩＶ６３は、信号Ｂ
ＰＲＣｐを反転させる。インバータＩＶ６４は、インバ
ータＩＶ６３の出力を反転させる。また、論理ゲートＯ
Ｒ６０は、論理ゲートＮＯＲ６１の出力と、インバータ
６２の出力とを入力する。

【０２２０】論理ゲートＮＡＮＤ６３は、論理ゲートＮ
ＯＲ６１の出力と、インバータＩＶ６２の出力と、イン
バータＩＶ６３の出力とを入力する。論理ゲートＮＡＮ
Ｄ６４は、論理ゲートＯＲ６０の出力と、インバータＩ
Ｖ６４の出力とを入力する。

【０２２１】信号ＣＬＫＲｐは、バンクのプリチャージ
に同期したクロック信号である。インバータＩＶ６５
は、信号ＣＬＫＲｐを反転させる。インバータＩＶ６６
は、インバータＩＶ６５の出力を反転させる。従って、
インバータＩＶ６５は、クロック信号ＣＬＫＲｐの反転
信号を出力し、インバータＩＶ６６は、クロック信号Ｃ
ＬＫＲｐの非反転信号を出力する。

【０２２２】トランスファゲートＴＧ３１は、そのＮチ
ャネル側及びＰチャネル側の各制御ゲートにそれぞれク
ロック信号ＣＬＫＲｐの反転信号及び非反転信号を入力
する。従って、トランスファゲートＴＧ３１は、クロッ
ク信号ＣＬＫＲｐの制御により、論理ゲートＮＡＮＤ６
３の出力をノードＮＡ１に転送する。

【０２２３】トランスファゲートＴＧ３２は、そのＮチ
ャネル側及びＰチャネル側の各制御ゲートにそれぞれク
ロック信号ＣＬＫＲｐの反転信号及び非反転信号を入力
する。従って、トランスファゲートＴＧ３１は、クロッ
ク信号ＣＬＫＲｐの制御により、論理ゲートＮＡＮＤ６
３の出力をノードＮＡ２に転送する。

【０２２４】クロックドインバータＣＩＶ１１は、その
図示しないＰチャネル側及びＮチャネル側の各制御ゲー
トにそれぞれクロック信号ＣＬＫＲｐの反転信号及び非
反転信号を入力する。従って、クロックドインバータＣ
ＩＶ１１は、トランスファゲートＴＧ３１のオフ時に、
ノードＮＢ１の反転出力をノードＮＡ１に供給する。イ
ンバータ６７は、ノードＮＡ１の論理レベルを反転して
ノードＮＢ１に出力する。

【０２２５】クロックドインバータＣＩＶ１２は、その
図示しないＰチャネル側及びＮチャネル側の各制御ゲー
トにそれぞれクロック信号ＣＬＫＲｐの反転信号及び非
反転信号を入力する。従って、クロックドインバータＣ
ＩＶ１２は、トランスファゲートＴＧ３２のオフ時に、
ノードＮＢ２の反転出力をノードＮＡ２に供給する。イ
ンバータ６８は、ノードＮＡ２の論理レベルを反転して
ノードＮＢ２に出力する。

【０２２６】論理ゲートＮＡＮＤ６５は、ノードＮＢ１
の論理レベル信号と、クロック信号ＣＬＫＲｐの非反転
信号を入力する。また、論理ゲートＮＡＮＤ６６は、ノ
ードＮＢ２の論理レベル信号と、クロック信号ＣＬＫＲ
ｐの非反転信号を入力する。

【０２２７】論理ゲートＡＮＤ６０は、論理ゲートＮＡ
ＮＤ６５の出力及び論理ゲートＮＡＮＤ６７の出力を入
力する。論理ゲートＮＡＮＤ６７は、論理ゲートＮＡＮ
Ｄ６６の出力と、論理ゲートＮＯＲ６３の出力を入力す
る。論理ゲートＮＯＲ６３は、論理ゲートＡＮＤ６０の
出力とインバータＩＶ６９の出力を入力する。

【０２２８】インバータＩＶ６９は、誤動作防止用の信
号ＣＨＲＤＹｐｘを反転するものである。ＣＨＲＤＹｐ
ｘ信号は、メモリシステムへの電源投入後、安定するま
で“Ｌ”レベルであって、正常時は“Ｈ”レベルであ
る。

【０２２９】論理ゲートＮＯＲ６２は、インバータＩＶ
６９の出力と、信号ＲＡ９ＲＥＦｎを入力する。信号Ｒ
ＡＲＥＦｎは、例えば前記図３４の回路構成において生
成された信号ＲＡ９ＲＥＦｔまたはＲＡ９ＲＥＦｃであ
る。セルアレイの配列に応じて、信号ＲＡ９ＲＥＦｔ、
ＲＡ９ＲＥＦｃが交互に使われる。信号ＲＡＲＥＦｎ
は、例えば図３１に示したようなリフレッシュ時のセル
アレイ選択の技術に則した制御となる（Ｒ９ＲＥＦｃ，
ｔの各メモリセルへの結線参照）。

【０２３０】論理ゲートＮＯＲ６４は、論理ゲートＮＯ
Ｒ６２の出力と、論理ゲートＮＯＲ６３の出力とを入力
する。インバータＩＶ７０は、論理ゲートＮＯＲ６４の
出力を反転させる。インバータＩＶ７０の出力は、信号
ＬＲＡＥｐである。これにより、動作モードに応じたセ
ルアレイの選択及びアドレスの伝達をロウデコーダに反
映させる。

【０２３１】図３６は、上記図３５の回路における、書
き込み／読み出し動作時の各部の波形図である。出力信
号ＬＲＡＥｐの“Ｈ”レベルの期間が、この図３５の回
路が属するセグメントすなわち、所定のメモリセルアレ
イが選択されている期間である。

【０２３２】図３７は、上記図３５の回路における、リ
フレッシュ動作時の各部の波形図である。出力信号ＬＲ
ＡＥｐの“Ｈ”レベルの期間が、この図３５の回路が属
するセグメントすなわち、所定のメモリセルアレイが選
択されている期間である。

【０２３３】図３８から図４５は、第１２実施形態に係
り、上記信号ＬＲＡＥｐを利用し、ロウデコーダによる
ワード線の駆動に至るまでの回路例を示すものである。
以下、説明する。

【０２３４】図３８は、書き込み／読み出し用のロウア
ドレスとリフレッシュアドレスとを切換え出力するマル
チプレクサに関する回路図である。マルチプレクサは、
図３８の回路構成９個からなる。ＲＡ＜０：８＞は、外
部からのロウアドレス信号Ｒ０〜Ｒ８に応じた信号ＲＡ
０〜ＲＡ８の９ビット中の一つの信号を示す。ＲＡ＜
０：８＞ＣＮＴは、リフレッシュカウンタからのリフレ
ッシュアドレス信号ＲＡ０ＣＮＴ〜ＲＡ８ＣＮＴの９ビ
ット中の一つの信号を示す。ＲＥＦｎは、リフレッシュ
制御信号であり、書き込み／読み出し動作時に“Ｈ”レ
ベル、リフレッシュ時に“Ｌ”レベルとなる。

【０２３５】各マルチプレクサそれぞれは次のように構
成されている。トランスファゲートＴＧ１９のＰチャネ
ル側ゲートとトランスファゲートＴＧ２０のＮチャネル
側ゲートは共にリフレッシュ制御信号ＲＥＦで制御さ
れ、トランスファゲートＴＧ１９のＮチャネル側ゲート
とトランスファゲートＴＧ２０のＰチャネル側ゲートは
共にリフレッシュ制御信号ＲＥＦのインバータＩＶ７１
を介した反転信号により制御される。具体的には、信号
ＲＥＦの“Ｌ”レベルによりトランスファゲートＴＧ１
９が導通する。信号ＲＥＦの“Ｈ”レベルによりトラン
スファゲートＴＧ２０が導通する。

【０２３６】すなわち、リフレッシュアドレス信号は、
トランスファゲートＴＧ１９を介して出力される。書き
込み／読み出し動作用のロウアドレス信号は、トランス
ファゲートＴＧ２０を介して出力される。トランスファ
ゲートＴＧ１９，ＴＧ２０はリフレッシュ制御信号ＲＥ
Ｆにより相補的に活性化され、いずれかの出力はそれぞ
れロウアドレス信号ＲＡｔ＜０：８＞（末尾のｔはtrue
を意味する）となる。

【０２３７】図３９は、ロウアドレスラッチバッファを
示す回路図である。図３８のマルチプレクサからのロウ
アドレスＲＡｔ＜０：８＞それぞれをＬＲＡＥｐ信号に
同期してラッチ出力する回路である。従って、図３９の
回路は各セルアレイ毎に９個ずつ設けられる。

【０２３８】すなわち、ＲＡｔ＜０：８＞の各アドレス
信号は、それぞれＬＲＡＥｐ信号により制御されるトラ
ンスファーゲートＴＧ２１を介し、ラッチ回路にラッチ
されるように構成されている。ラッチ回路中のクロック
ドインバータＣＩＶは、ＬＲＡＥｐ信号により制御され
る。さらに、ラッチ回路の出力はＬＲＡＥｐ信号により
その出力が制御されるＮＡＮＤ論理ゲートＮＡＮＤ６８
を通る。ＮＡＮＤ６８から出力される各アドレス信号は
ＲＡＱｔ＜０：８＞と表示する。

【０２３９】図４０は、所定の隣接するセルアレイ（セ
グメント）を選択するための制御信号を生成する回路図
を示している。ＳＧＳＬｘｐ信号は、前述の図３５で得
られるＬＲＡＥｐ信号からインバータＩＶ７３〜ＩＶ７
６を介して生成する。ＳＧＳＬｐ信号は、ＬＲＡＥｐ信
号からインバータＩＶ７３，ＩＶ７４を介して生成す
る。

【０２４０】図４１は、各アドレス信号ＲＡＱｔ＜０：
８＞の相補信号を生成する回路図を示す。この回路は、
信号ＢＩｐの“Ｌ”レベルにより書き込み／読み出し動
作に設定される。信号ＢＩｐが“Ｈ”レベルになると、
この回路出力（インバータＩＶ１７，１８からの出力）
は両方“Ｈ”レベルに固定される。

【０２４１】すなわち、図４１に示す回路は、書き込み
／読み出し動作時において、ＳＧＳＬｘｐ信号及びＳＧ
ＳＬｐ信号の“Ｈ”レベルにより、各アドレス信号ＲＡ
Ｑｔ＜０：８＞の増幅した相補信号ＬＲＡｃ＜０：８＞
及びＬＲＡｔ＜０：８＞を生成する（末尾ｃはcompleme
ntary を、ｔはtrueを意味する）。従って、この図４１
の回路構成は各信号出力のため９個存在する。図４１の
一つの回路構成は、前記図１９と同様であるため、同一
の符号を付し説明は省略する。

【０２４２】図４２は、後述するロウデコーダのワード
線駆動回路を選択するための制御信号を生成する回路図
を示している。信号ＭＬｘｎは、ここでは説明に触れな
いリダンダンシ制御用の信号で通常“Ｈ”レベルであ
る。信号ＬＲＡＸｔは、ここでは説明に触れないテスト
系の制御信号で通常“Ｌ”レベルである。信号ＲＤＣＥ
ｐは、ロウデコーダがイネーブル時に“Ｈ”レベルにな
る。ロウデコーダがイネーブルになると、ＮＯＲ論理ゲ
ートＮＯＲ７１の出力は“Ｌ”レベルとなる。

【０２４３】図４２において、回路部Ｕ４１は８個存在
する。各８個の回路部Ｕ４１に対して前記図４１の回路
部で生成される信号ＬＲＡｃ＜０：２＞，ＬＲＡｔ＜
０：２＞の各信号の８つの組み合せ及び信号ＬＲＡ８が
それぞれ用いられ、各信号ＸＤｐ＜０：７＞（すなわ
ち、ＸＤｐ０〜７それぞれ）を出力する。なお、信号Ｌ
ＲＡ８は、セルアレイのアドレスに応じて、信号ＬＲＡ
８ｔなのかＬＲＡ８ｃなのか決まる。

【０２４４】例えば、ＮＡＮＤ論理ゲートＮＡＮＤ７１
は、信号ＬＲＡｃ＜０：２＞，ＬＲＡｔ＜０：２＞の各
信号の８つの組み合せの一つＬＲＡｃ０とＬＲＡｃ１と
ＬＲＡｃ２及び信号ＬＲＡ８（ｔまたはｃ）を入力す
る。ＮＡＮＤ７１の出力は論理ゲートＯＲ６１の一方入
力である。論理ゲートＯＲ６１の他方入力は上記論理ゲ
ートＮＯＲ７１の出力である。

【０２４５】ＮＡＮＤ論理ゲートＮＡＮＤ７２は、論理
ゲートＯＲ６１の出力と上記信号ＭＬｘｎを入力する。
論理ゲートＮＡＮＤ７２の出力はインバータＩＶ７８，
７９を直列に介して信号ＸＤｐ０を出力する。

【０２４６】図４３（ａ），（ｂ）は、ワード線制御信
号の生成回路を示す回路図である。上記回路構成によ
り、ワード線が非選択のときワード線が変動しないよう
な制御信号を生成する。ＷＬＤＮｎ信号は、ワード線の
選択時は“Ｌ”レベル、ワード線の非選択時には“Ｈ”
レベルとなる。

【０２４７】すなわち、ＷＬＤＮｎ信号が“Ｈ”レベル
のとき、ノードＮ２１は高電位のＶＰＰ電源電位
（“Ｈ”レベル）が与えられる。よって、ラッチ回路の
ノードＮ２２は“Ｈ”レベル、ノードＮ２３は“Ｌ”レ
ベルとなる。この結果、ＷＤＲＶｐ信号は“Ｌ”レベル
（図４３（ｂ）参照）、ＷＤＲＶｎ信号は“Ｈ”レベル
になる。

【０２４８】ＷＬＤＮｎ信号が“Ｌ”レベルのとき、ノ
ードＮ２１は“Ｌ”レベルが与えられる。ＸＤｐ信号は
“Ｈ”レベルとなっているから、ラッチ回路のノードＮ
２２は“Ｌ”レベル、ノードＮ２３は“Ｈ”レベルとな
る。この結果、ＷＤＲＶｐ信号は“Ｈ”レベル（図４３
（ｂ）参照）、ＷＤＲＶｎ信号は“Ｌ”レベルになる。

【０２４９】このような、図４３（ａ）の回路部Ｕ４２
は、ロウデコーダのワード線駆動回路を選択するための
制御信号ＸＤｐ＜０：７＞の各８つの信号入力分、つま
り後述の一つのデコーダあたり８個存在する。この図４
３（ａ）の回路の出力は、信号ＷＮＫｐ＜０：７＞と、
信号ＷＤＲＶｎ＜０：７＞であり、この図４３（ｂ）の
回路の出力は、信号ＷＤＲＶｐ＜０：７＞である。

【０２５０】図４３（ａ），（ｂ）の回路はそれぞれ、
入力される信号パターンの種類が増えたことにより、必
要な回路ユニット数が８個になったが、一つの回路構成
は前記図２２（ａ），（ｂ）と同様のため、同一符号を
付して説明は省略する。

【０２５１】図４４は、ロウプリデコーダ（ロウパーシ
ャルデコーダ）を示す回路図である。回路部Ｕ４３は、
後述の一つのデコーダあたり４個設けられる。すなわ
ち、回路部Ｕ４３は、ロウデコーダ活性化を示すＲＤＣ
Ｅｐ信号、前記図４１の回路部で生成される信号ＬＲＡ
８、信号ＬＲＡｃ＜３：８＞，ＬＲＡｔ＜３：８＞の各
信号の組み合せ（Ｓ１〜Ｓ４）が用いられる。なお、上
述したように信号ＬＲＡ８は、セルアレイのアドレスに
応じてＬＲＡ８ｔかＬＲＡ８ｃかが決まる。

【０２５２】回路部Ｕ４３の一つ（例えばＳ１の組み合
せを用いる）は、次のように構成される。ＮＡＮＤ論理
ゲートＮＡＮＤ８１は、信号ＬＲＡｃ＜３＞，ＬＲＡｃ
＜４＞及びＲＤＣＥｐ信号を入力する。インバータＩＶ
８１は、ＮＡＮＤ８１の出力を反転し、信号ＸＡｐ＜０
＞を出力する。ＮＡＮＤ論理ゲートＮＡＮＤ８２は、信
号ＬＲＡｃ＜５＞，ＬＲＡｃ＜６＞及び信号ＬＲＡ８
（ｔまたはｃ）を入力する。インバータＩＶ８２は、論
理ゲートＮＡＮＤ８２の出力を反転し、信号ＸＢｐ＜０
＞を出力する。ＮＡＮＤ論理ゲートＮＡＮＤ８３は、信
号ＬＲＡｃ＜７＞，ＬＲＡｃ＜８＞及び信号ＬＲＡ８
（ｔまたはｃ）を入力する。インバータＩＶ８３は、論
理ゲートＮＡＮＤ８３の出力を反転し、信号ＸＣｐ＜０
＞を出力する。

【０２５３】図４５は、５１２ｋメモリセルアレイの５
１２本のワード線の一つを選択するロウデコーダの構成
を示す回路図である。例えば、回路部ＣＵ２１のＮＡＮ
Ｄデコーダは６４個、回路部ＣＵ２２のワード線駆動回
路は５１２個配備される（リダンダンシ系の回路部は考
慮していない）。各ＣＵ２１，２２の回路構成自体は前
記図２４の各回路部ＣＵ１１，１２と同様であるため、
同一の符号を付す。

【０２５４】ＮＡＮＤデコーダＣＵ２１において、ノー
ドＮ２５は、ＰチャネルＭＯＳＦＥＴＱｐ２０の導通
によって予め高電位電源ＶＰＰにプリチャージされてい
る。ノードＮ２５は、ＸＡｐ＜０：３＞，ＸＢｐ＜０：
３＞，ＸＣｐ＜０：３＞各信号のパターンのＮＡＮＤ論
理をとる（回路構成は図２４参照）。すなわち、ＮＡＮ
ＤデコーダＣＵ２１の出力は、信号ＲＤＣ＜０：６３
＞、つまり、信号ＲＤＣ０〜６３のうちの一つを次段の
ワード線駆動回路ＣＵ２２に供給する。

【０２５５】ワード線駆動回路ＣＵ２２において、ＷＤ
ＲＶｎ，ｐ＜０：７＞（ＷＤＲＶｎ＜０：７＞に対し、
ＷＤＲＶｐ＜０：７＞は一義的に決まる）すなわち、Ｗ
ＤＲＶｎ，ｐ＜０＞〜＜７＞の８種類の信号パターンが
付加されている。これにより、ワード線駆動回路ＣＵ２
２は、入力信号ＲＤＣ＜０：６３＞の６４個の信号と合
わせて、信号入力のパターンは５１２通りになる。従っ
て、ワード線駆動回路ＣＵ２２は、５１２個配備され、
５１２ｋセルアレイの５１２本のワード線の駆動を制御
する（回路構成は図２４のＣＵ１２参照）。すなわち、
ワード線駆動回路ＣＵ２２の出力（ノードＮ２６）は、
ワード線駆動信号ＷＬ＜０：５１１＞（つまり、ＷＬ０
〜５１１のうちのいずれか）である。

【０２５６】上記各実施形態で示したように、ＤＲＡＭ
の構成によれば、外部からメモリに対して書き込み／読
み出しを行うためのロウアクセスと、リフレッシュを行
うためのロウアクセスの少なくとも２種類のアクセス方
法を有する。この発明によれば、書き込み／読み出し時
のロウアドレス数は、一つのセルアレイに含まれるワー
ド線の本数の奇数倍になり、リフレッシュ時のロウアド
レス数は書き込み／読み出し時のロウアドレス数よりも
少ないというメモリシステムに効果を発揮する。すなわ
ち、リフレッシュ時に活性化されるワード線の本数は、
リフレッシュサイクルの前半と後半で常に一定にでき
る。また、メモリを構成するセルアレイのレイアウト全
体からみても、リフレッシュ時に活性化されるセルアレ
イが偏ること無く均衡を保つ。

【０２５７】以上説明したようにこの発明によれば、書
き込み／読み出し動作時とリフレッシュ動作時とで簡単
なアドレス変換を行う。これにより、リフレッシュを単
位としたメモリセルの増設にて所望のメモリ容量が実現
され、しかも、共有センスアンプを利用できる。また、
同一化したパターンレイアウトで構成することで、スタ
ンダードセルやゲートアレイによる回路形成に有利な半
導体集積回路装置を提供することができる。

【０２５８】また、本発明を用いれば、ロウアドレス数
がリフレッシュ数の整数倍になっていないようなメモリ
システムにおいても、リフレッシュ時に活性化するワー
ド線の本数を常に一定にすることができるため、従来例
に比べて電源供給システムを少なく構成できる。また、
メモリ構成全体でリフレッシュ時に活性化するセルアレ
イの場所が偏ることがない。これによって、チップサイ
ズ縮小に寄与する半導体集積回路装置を提供することが
できる。

【０２５９】つまり、セルアレイｎ個がｍ列（ｎ＞１，
ｍ＞０）設けられるメモリシステムを考えると、本願発
明は、メモリシステムに関し、書き込み／読み出し動作
時のロウアドレス数とリフレッシュ動作時のロウアドレ
ス数の関係が、大きい方のロウアドレス数が小さい方の
ロウアドレス数の２の乗数倍という関係から外れた関係
にあるアドレスで構成されていても、リフレッシュ動作
時に活性化されるセルアレイの数（ワード線の本数）を
常に一定にするアドレスを選択する制御回路を備えてい
る。

【０２６０】

【発明の効果】以上、説明したように、この発明によれ
ば、書き込み／読み出し動作時とリフレッシュ動作時と
で簡単なアドレス変換を行う。これにより、リフレッシ
ュを単位としたメモリセルの増設にて所望のメモリ容量
が実現され、しかも共有センスアンプを利用できる。さ
らに、リフレッシュ動作時に活性化されるセルアレイの
数（ワード線の本数）を常に一定にするよう制御可能
で、また、リフレッシュ動作においてセルアレイの選択
個所がメモリシステム全体で偏りがないように制御する
こともできる。これにより、ワード線の電源供給系の回
路数の少数化に寄与する。また、同一化したパターンレ
イアウト複数でメモリを構成することで、スタンダード
セルやゲートアレイによる回路形成に有利な半導体集積
回路装置を提供することができる。

【図面の簡単な説明】

【図１】この発明の半導体集積回路装置の基本的な実施
形態に係るメモリの要部構成を示すブロック概念図。

【図２】この発明の第１実施形態に係るＤＲＡＭのロウ
系のアドレス発生回路を示すブロック概念図。

【図３】第１の実施形態に基いて設けられたアドレス変
換回路と、その付近の回路を示す回路ブロック図。

【図４】この発明に用いられるマルチプレクサのアドレ
ス信号１個あたりの回路図。

【図５】この発明の第２実施形態に係るＤＲＡＭのロウ
系のアドレス発生回路を示すブロック図。

【図６】第２の実施形態に基いて設けられたアドレス変
換回路と、その付近の回路を示す回路ブロック図。

【図７】この発明の半導体集積回路装置の第３実施形態
を示すメモリの要部を示すブロック図であり、前記第１
実施形態に基いたロウアドレス信号の変換回路の配置例
を示している。

【図８】この発明の半導体集積回路装置の第４実施形態
に係るメモリの要部を示すブロック図であり、前記第２
実施形態に基いたリフレッシュアドレス信号の変換回路
の配置例を示している。

【図９】この発明の半導体集積回路装置の第５実施形態
に係るメモリの要部を示すブロック図であり、前記第１
実施形態に基いたロウアドレス信号の変換回路の配置例
を示している。

【図１０】この発明の半導体集積回路装置の第６実施形
態に係るメモリの要部を示すブロック図であり、前記第
２実施形態に基いたリフレッシュアドレス信号の変換回
路の配置例を示している。

【図１１】ロジック混載のメモリチップを表わす構成
図。

【図１２】共有センスアンプ構成の例を示す回路図。

【図１３】この発明の第７実施形態に係り、本願発明を
適用した、ＤＲＡＭの要部を示すブロック図。

【図１４】（ａ），（ｂ）は、それぞれ図１３中に含ま
れる、セルアレイを選択するための制御信号を生成する
回路図。

【図１５】図１３中に含まれる、セグメント選択制御信
号を生成する回路部。

【図１６】（ａ），（ｂ）は、それぞれ図１３中に含ま
れる、マルチプレクサに関する回路図。

【図１７】図１３中に含まれる、ロウアドレスラッチバ
ッファを示す回路図。

【図１８】図１３中に含まれる、所定の隣接するセルア
レイ（セグメント）を選択するための制御信号を生成す
る回路図。

【図１９】図１３中に含まれる、アドレス信号それぞれ
の相補信号を生成する回路図。

【図２０】図１３中に含まれる、セルアレイ選択に関わ
るアドレス信号の相補信号を生成する回路図。

【図２１】図１３中に含まれる、ロウデコーダのワード
線駆動回路を選択するための制御信号を生成する回路
図。

【図２２】（ａ），（ｂ）は、それぞれ図１３中に含ま
れる、ワード線制御信号の生成回路を示す回路図。

【図２３】図１３中に含まれる、ロウプリデコーダ（ロ
ウパーシャルデコーダ）を示す回路図。

【図２４】図１３中に含まれる、２５６ｋメモリセルア
レイの２５６本のワード線の一つを選択するロウデコー
ダの構成を示す回路図。

【図２５】この発明の第８実施形態に係り、本願発明を
適用した、ＤＲＡＭの要部を示すの回路ブロック図。

【図２６】（ａ），（ｂ）は、それぞれ図２５中のマル
チプレクサに関する構成例を示す回路図。

【図２７】この発明の第９実施形態に係り、本願発明を
適用した、ＤＲＡＭの要部を示すの回路ブロック図。

【図２８】図２７中に含まれる、セルアレイ選択に関わ
る信号を発生する、ロウアドレス信号のマルチプレクサ
の構成を示す回路図。

【図２９】この発明に係る、リフレッシュ時における任
意のタイミングでのセルアレイの選択状態を示す第１の
ブロック図。

【図３０】この発明に係る、リフレッシュ時における任
意のタイミングでのセルアレイの選択状態を示す第２の
ブロック図。

【図３１】この発明の第１０実施形態に係り、本願発明
を適用した、ＤＲＡＭの要部を示すの回路ブロック図。

【図３２】図３１中に示す論理生成回路の回路構成例を
示す回路図。

【図３３】図３２中に含まれる、セルアレイ選択に関わ
る制御回路の例を示す回路図。

【図３４】この発明の第１１実施形態に係り、セルアレ
イ選択に関わるアドレス信号の相補信号線を生成する回
路図。

【図３５】この発明の第１２実施形態に係り、セルアレ
イ選択に関わる制御回路の例を示す回路図。

【図３６】図３５の回路における、書き込み／読み出し
動作時の各部の波形図。

【図３７】図３５の回路における、リフレッシュ動作時
の各部の波形図。

【図３８】この発明の第１２実施形態で用いられる、セ
ルアレイ選択に関わる制御回路の例を示す書き込み／読
み出し用のロウアドレスとリフレッシュアドレスとを切
換え出力するマルチプレクサに関する回路図。

【図３９】この発明の第１２実施形態で用いられる、ロ
ウアドレスラッチバッファを示す回路図。

【図４０】この発明の第１２実施形態で用いられる、所
定の隣接するセルアレイ（セグメント）を選択するため
の制御信号を生成する回路図。

【図４１】この発明の第１２実施形態で用いられる、各
アドレス信号ＲＡＱｔ＜０：８＞の相補信号を生成する
回路図を示す。

【図４２】この発明の第１２実施形態で用いられる、後
述するロウデコーダのワード線駆動回路を選択するため
の制御信号を生成する回路図。

【図４３】（ａ），（ｂ）は、この発明の第１２実施形
態で用いられる、ワード線制御信号の生成回路を示す回
路図。

【図４４】この発明の第１２実施形態で用いられる、ロ
ウプリデコーダ（ロウパーシャルデコーダ）を示す回路
図。

【図４５】この発明の第１２実施形態で用いられる、５
１２ｋメモリセルアレイの５１２本のワード線の一つを
選択するロウデコーダの構成を示す回路図。

【図４６】従来のＤＲＡＭにおけるロウ系のアドレス発
生回路を示すブロック図。

【図４７】図４６の機構を有する従来のＤＲＡＭの要部
構成を示すブロック概念図。

【符号の説明】

１１…ロウアドレスバッファ１２…ロウアドレス制御回路１３…マルチプレクサ１４…ロウプリデコーダ１５…ロウデコーダ１６…リフレッシュ制御回路１７…リフレッシュカウンタ１８…アドレス変換回路１９…ワード線駆動回路

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルが行列状に配置された
複数のメモリセルアレイと、前記メモリセルアレイから読み出されたデータ及び前記
メモリセルアレイに書き込むデータを感知増幅するため
のセンスアンプとを具備し、前記複数のメモリセルアレイは、書き込み／読み出し時
の行アドレスによって分割される第１の集合と、リフレ
ッシュ動作時の行アドレスによって分割される第２の集
合とを有し、前記第２の集合の要素の少なくとも一つは
前記第１の集合の２つの要素の各一部に分けられて含ま
れることを特徴とする半導体集積回路装置。
【請求項２】前記第１の集合の一つの要素に含まれる
前記メモリセルアレイの数が前記第２の集合の一つの要
素に含まれる前記メモリセルアレイの数よりも多いこと
を特徴とする請求項１記載の半導体集積回路装置。
【請求項３】それぞれメモリセルが行列状に配置され
た複数のメモリセルアレイと、前記メモリセルアレイから読み出されたデータ及び前記
メモリセルアレイに書き込むデータを感知増幅するため
のセンスアンプと、前記メモリセルアレイに対するリフレッシュ動作時のア
ドレス信号またはリフレッシュ動作以外の書き込み／読
み出し動作時のアドレス信号に応じた信号を任意の前記
メモリセルアレイの行に伝達する伝送経路と、前記書き込み／読み出し動作時のアドレス信号に関し前
記伝送経路の一部で変換されるアドレス変換回路とを具
備したことを特徴とする半導体集積回路装置。
【請求項４】それぞれメモリセルが行列状に配置され
た複数のメモリセルアレイと、前記メモリセルアレイから読み出されたデータ及び前記
メモリセルアレイに書き込むデータを感知増幅するため
のセンスアンプと、前記メモリセルアレイに対するリフレッシュ動作時のア
ドレス信号またはリフレッシュ動作以外の書き込み／読
み出し動作時のアドレス信号に応じた信号を任意の前記
メモリセルアレイの行に伝達する伝送経路と、前記リフレッシュ動作時のアドレス信号に関し前記伝送
経路の一部で変換されるアドレス変換回路とを具備した
ことを特徴とする半導体集積回路装置。
【請求項５】前記アドレス変換回路は信号を反転させ
る回路構成であることを特徴とする請求項３または４に
記載の半導体集積回路装置。
【請求項６】前記伝送経路はマルチプレクサを含み、
このマルチプレクサは前記メモリセルアレイ毎に設けら
れることを特徴とする請求項３ないし請求項５のうちい
ずれか一項に記載の半導体集積回路装置。
【請求項７】前記伝送経路はマルチプレクサを含み、
このマルチプレクサは前記メモリセルアレイ毎に設けら
れ、かつ、前記アドレス変換回路はこのマルチプレクサ
毎に前段に準備され、前記メモリセルアレイにおける所
定のアドレスの関係に適合するように前記マルチプレク
サと適宜結線されることを特徴とする請求項３ないし請
求項５のうちいずれか一項に記載の半導体集積回路装
置。
【請求項８】メモリ回路部及び論理回路部を１チップ
上に混載するＬＳＩチップを具備し、前記メモリ回路部
に前記メモリセルアレイ、センスアンプ、伝送経路、ア
ドレス変換回路が構成されることを特徴とする請求項３
ないし請求項７のうちいずれか一項に記載の半導体集積
回路装置。
【請求項９】前記ＬＳＩチップはゲートアレイもしく
はスタンダードセルによる回路構成を含んでいることを
特徴とする請求項８記載の半導体集積回路装置。
【請求項１０】前記センスアンプは隣接する前記メモ
リセルアレイ間で共有できる構成であることを特徴とす
る請求項１ないし請求項９のうちいずれか一項に記載の
半導体集積回路装置。
【請求項１１】それぞれ行列状に配置された複数のメ
モリセルを含む、２ｎ（ｎは３以上の奇数）個のメモリ
セルアレイが行方向に配置され、前記２ｎ個のメモリセ
ルアレイの行方向の両側に配置された複数のセンスアン
プからなるメモリセルアレイブロックと、前記２ｎ個のメモリセルアレイのうち上半分のｎ個のメ
モリセルアレイ内の任意のメモリセルを選択すると同時
に、下半分のｎ個のメモリセルアレイ内で前記上半分の
メモリセルアレイ内の任意のメモリセルに対応したメモ
リセルを選択するための複数本のアドレス信号線とを具
備し、前記複数のセンスアンプは隣り合うメモリセルアレイと
共有され、前記複数本のアドレス信号線のうち前記２ｎ
個のメモリセルアレイを選択するために使用するアドレ
ス信号線は、リフレッシュ動作時に、前記２ｎ個のメモ
リセルアレイの奇数番目もしくは偶数番目を選択するこ
とを特徴とする半導体集積回路装置。
【請求項１２】前記メモリセルアレイそれぞれは、最
小単位でメモリ容量を増減できる同一のパターンレイア
ウトを有することを特徴とする請求項１ないし請求項１
１のうちいずれか一項に記載の半導体集積回路装置。
【請求項１３】前記メモリ容量の増減の最小単位が前
記リフレッシュ動作時の行アドレス数を基準とすること
を特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】それぞれメモリセルが行列状に配置さ
れたセルアレイｎ個がｍ列設けられ（ｎ＞１，ｍ＞
０）、行方向のワード線へのアクセスに関し、外部から
メモリセルに対する書き込み／読み出し動作のため及び
リフレッシュ動作のための少なくとも２種類のアクセス
が許されるメモリシステムと、前記メモリシステムに関し、書き込み／読み出し動作時
のロウアドレス数とリフレッシュ動作時のロウアドレス
数の関係が、大きい方のロウアドレス数が小さい方のロ
ウアドレス数の２の乗数倍という関係から外れた関係に
あるアドレス構成と、前記リフレッシュ動作時に活性化
される前記ワード線の本数を常に一定にする前記アドレ
スを選択する制御回路とを具備したことを特徴とする半
導体集積回路装置。
【請求項１５】前記メモリシステムは、少なくとも前
記複数のセルアレイｎ個のブロックが左右に並ぶ形態を
有し、リフレッシュ動作時に同時に活性化される行を含
む前記セルアレイの位置は前記ブロックの左右で非対称
であることを特徴とする請求項１４記載の半導体集積回
路装置。
【請求項１６】前記メモリシステムは、少なくとも前
記複数のセルアレイｎ個のブロックが上下左右に並ぶ形
態を有し、リフレッシュ動作時に同時に活性化される行
を含むセルアレイの位置は前記ブロックの左右で非対称
かつ前記ブロックの上下で非対称であることを特徴とす
る請求項１４記載の半導体集積回路装置。
【請求項１７】それぞれメモリセルが行列状に配置さ
れたセルアレイｎ個がｍ列設けられ（ｎ＞１，ｍ＞
０）、行方向のワード線へのアクセスに関し、外部から
メモリセルに対する書き込み／読み出し動作のため及び
リフレッシュ動作のための少なくとも２種類のアクセス
が許されるメモリシステムと、前記２種類のアクセスにおいて、前記配置されたセルア
レイの一部の選択、さらに選択されたセルアレイ中のワ
ード線を選択するデコード系が共有化される制御回路及
びデコーダと、書き込み／読み出し動作のためのアクセス時には必ず同
時に活性化される複数のロウアドレス線と、前記制御回路及びデコーダに含まれ、前記同時に活性化
されるロウアドレス線の少なくとも一部は、リフレッシ
ュ動作時には同時に活性化されないようにする制御機構
とを具備したことを特徴とする半導体集積回路装置。
【請求項１８】前記メモリシステムは、リフレッシュ
用のアドレスを生成するリフレッシュカウンタを具備
し、前記制御回路及びデコーダは、外部から入力された
ロウアドレスと、リフレッシュカウンタが決定するロウ
アドレスとを選択するマルチプレクサを含み、マルチプ
レクサに入力されるリフレッシュカウンタの値の一部を
前記セルアレイの並ぶ位置によって異ならせていること
を特徴とする請求項１７に記載の半導体集積回路装置。
【請求項１９】前記メモリシステムは、リフレッシュ
用のアドレスを生成するリフレッシュカウンタを具備
し、前記制御回路及びデコーダは、外部から入力された
ロウアドレスと、リフレッシュカウンタが決定するロウ
アドレスとを選択するマルチプレクサを含み、マルチプ
レクサに入力される外部から入力されたロウアドレスの
一部を前記セルアレイの並ぶ位置によって異ならせてい
ることを特徴とする請求項１７に記載の半導体集積回路
装置。
【請求項２０】それぞれメモリセルが行列状に配置さ
れたセルアレイｎ個がｍ列設けられ（ｎ＞１，ｍ＞
０）、行方向のワード線へのアクセスに関し、外部から
メモリセルに対する書き込み／読み出し動作のため及び
リフレッシュ動作のための少なくとも２種類のアクセス
が許されるメモリシステムを備え、前記２種類のアクセスにおいて、前記配置されたセルア
レイの一部の選択、さらに選択されたセルアレイ中のワ
ード線を選択する制御回路及びデコーダと、書き込み／読み出し動作のためのアクセス時には必ず同
時に活性化される複数のロウアドレス線と、前記制御回路及びデコーダへ導かれ、一部または全て
が、書き込み／読み出し動作のためのアクセスと、リフ
レッシュ動作のためのアクセスそれぞれに固有のものと
なるロウアドレス制御線とを具備し、書き込み／読み出し動作のためのアクセス時には同じセ
ルアレイの列で同時に選択されていたセルアレイの一部
は、リフレッシュ動作時には同時に選択されないことを
特徴とする半導体集積回路装置。
【請求項２１】リフレッシュ動作のための前記ロウア
ドレス制御線の一部が、前記セルアレイのリフレッシュ
のタイミングを決定することを特徴とする請求項２０記
載の半導体集積回路装置。
【請求項２２】前記メモリシステムは、リフレッシュ
用のアドレスを生成するリフレッシュカウンタを備え、
前記制御回路及びデコーダは、外部から入力されたロウ
アドレスと、リフレッシュカウンタが決定するロウアド
レスとを選択するマルチプレクサを各セルアレイ毎に所
有することを特徴とする請求項２０または２１記載の半
導体集積回路装置。
【請求項２３】前記ワード線の電位発生回路を具備
し、この電位発生回路が、各セルアレイｍ列毎に分散し
て配置されていることを特徴とする請求項１４〜２２の
いずれか一項に記載の半導体集積回路装置。
【請求項２４】前記メモリシステムを構成する前記セ
ルアレイはそれぞれ最小単位でメモリ容量を増減できる
同一のパターンレイアウトを備えていることを特徴とす
る請求項１４〜２３いずれか一項に記載の半導体集積回
路装置。
【請求項２５】前記ワード線の電位発生回路を具備
し、前記メモリシステムを構成する前記セルアレイはそ
れぞれ最小単位でメモリ容量を増減できる同一のパター
ンレイアウトを有し、前記電位発生回路は、この最小単
位毎に設けられていることを特徴とする請求項１４〜２
２いずれか一項に記載の半導体集積回路装置。
【請求項２６】前記メモリ容量の増減の最小単位が前
記リフレッシュ動作時の行アドレス数を基準とすること
を特徴とする請求項２４または２５に記載の半導体集積
回路装置。
【請求項２７】前記メモリシステムを有するＬＳＩチ
ップを具備し、このＬＳＩチップは、ゲートアレイ、も
しくはスタンダードセルによる回路構成を含んでいるこ
とを特徴とする請求項１４〜２６のいずれか一項に記載
の半導体集積回路装置。