KR100571625B1 - 반도체메모리소자 - Google Patents

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KR100571625B1
KR100571625B1 KR1020040088817A KR20040088817A KR100571625B1 KR 100571625 B1 KR100571625 B1 KR 100571625B1 KR 1020040088817 A KR1020040088817 A KR 1020040088817A KR 20040088817 A KR20040088817 A KR 20040088817A KR 100571625 B1 KR100571625 B1 KR 100571625B1
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주식회사 하이닉스반도체
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Abstract

본 발명은 적은 칩 면적을 가지며, 고속동작의 지원이 가능한 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 복수의 단위메모리셀어레이블록 및 이의 구동을 위한 복수의 제어블록들을 갖는 상위 및 하위 하프 뱅크; 상기 상위 및 하위 하프 뱅크의 사이에 수평 방향으로 배치되어, 워드라인의 활성화 시 상기 상위 및 하위 하프 뱅크 내 동일 워드라인을 포함하는 단위메모리셀어레이블록 중 홀수번째, 또는 짝수번째 위치하는 블록을 액티브시키기 위한 메인 워드라인 드라이빙수단; 수직방향으로 배치되어 상기 상위 및 하위 하프 뱅크 내 컬럼라인을 구동하기 위한 컬럼 디코딩수단; 및 수직방향으로 배치되어 상기 상위 및 하위 하프 뱅크의 입/출력 데이터를 감지 및 증폭하기 위한 감지증폭기를 복수개 구비하는 메인 감지증폭기 블록을 구비하는 반도체메모리소자를 제공한다.
저전력, 피치(pitch), 로딩(loading), 고속 동작, 면적(size)

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체메모리소자의 코어 블록 구성도.
도 2는 다른 종래기술에 따른 반도체메모리소자의 코어 블록 구성도.
도 3은 도 2의 A 영역의 상세 회로도.
도 4는 본 발명의 제1 실시예에 따른 반도체메모리소자의 코어 블록 구성도.
도 5는 도 4의 상위 하프 뱅크 내 단위뱅크(B 영역)을 상세히 도시한 도면.
도 6은 본 발명의 제2 실시예에 따른 반도체메모리소자의 코어 블록도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 단위메모리셀어레이블록
422, 424, 462 : 서브 워드라인 드라이빙부
432, 434 : 감지증폭기 어레이 블록
442, 444, 446, 448, 472, 474 : 교차영역
본 발명은 반도체 설계 기술에 관한 것으로, 특히 적은 면적을 가지며 빠른 동작 속도를 갖는 반도체메모리소자에 관한 것이다.
현재와 같은 반도체메모리소자의 고직접화, 초고속화의 추세에 따라, 최적의 배치를 통해 이를 달성하기 위한 노력들이 활발히 진행 중이다.
도 1은 종래기술에 따른 반도체메모리소자의 코어 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 반도체메모리소자의 코어 블록은 수직방향으로 배치되어 워드라인(WL)을 구동하기 위한 메인 워드라인 드라이빙부(10)와, 수평방향으로 배치되어 컬럼어드레스를 디코딩하여 컬럼라인(YS)을 구동하기 위한 컬럼 디코딩부(20)와, 수평방향으로 배치되어 선택된 메모리셀 데이터를 증폭하기 위한 메인 감지증폭기 블록(30)과, 메인 워드라인 드라이빙부(10)와 컬럼 디코딩부(20)의 안쪽에 배치된 뱅크(40)를 구비한다.
그리고 뱅크(40)는 데이터를 저장하기 위한 복수개의 단위메모리셀어레이블록(42)과, 각 단위메모리셀어레이블록(42)과 수직하게 배치되어 단위메모리셀어레이블록(42)의 워드라인(WL)을 구동하기 위한 서브 워드라인 드라이빙부(44)와, 각 단위메모리셀어레이블록(42)과 수평하게 배치되어 선택된 워드라인에 접속된 단위메모리셀의 데이터를 감지 및 증폭시키기 위한 감지증폭기어레이블록(46)을 포함한다.
또한, 서브 워드라인 드라이빙부(44)와 감지증폭기어레이블록(46)의 교차영역(48) 내에는 감지증폭기어레이블록(46) 내 배치되는 n비트의 데이터 입/출력 라 인(LIO)과, 서브 워드라인 드라이빙부(44) 내 배치되는 n비트의 메인 데이터 입/출력라인(MIO)을 서로 연결시키기 위한 복수의 입/출력 스위치(Input output Switch, 48a)가 배치된다.
또한, 메인 워드라인 드라이빙부(10)에 의해 구동되는 복수의 워드라인(WL)이 단위메모리셀어레이블록(42) 상에 수평방향으로 배치되고, 컬럼 디코딩부(20)에 의해 구동되는 복수의 컬럼라인(YS)이 단위메모리셀어레이블록(42) 상에 수직방향으로 배치된다.
다음으로, 전술한 반도체메모리소자의 읽기, 또는 쓰기동작을 간략히 살펴보도록 한다.
먼저, 액티브커맨드와 함께 인가된 로우 어드레스로 의해 해당 워드라인(WL) 1개가 활성화되고, 나머지 워드라인(WL)은 비활성화된다. 선택된 워드라인(WL)을 갖는 단위메모리셀어레이블록(42)의 상위 및 하위에 위치하는 모든 복수의 감지증폭기어레이블록(46, 도면에 회색으로 표시됨)이 액티브되어 비트라인에 인가된 메모리셀 데이터를 감지 및 증폭한다.
이어, 읽기커맨드 및 쓰기커맨드와 함께 인가되는 컬럼 어드레스에 의해, 해당 컬럼라인(YS) L개가 활성화되고, 나머지 컬럼라인(YS)은 비활성화된다. 따라서, 선택된 워드라인(WL) 내의 활성화된 컬럼라인(YS)에 의해 해당 교차영역(48)에서 데이터 입/출력 라인(LIO)과 메인 입/출력데이터 라인(MIO)이 연결되어 데이터의 입력 및 출력이 가능하게 된다.
전술한 바와같이 워드라인이 활성화되면, 선택된 워드라인을 갖는 단위메모 리셀어레이블록의 상위 및 하위에 위치하는 감지증폭기어레이블록이 데이터를 감지 및 증폭하게 되는데, 이들 감지증폭기어레이블록은 각각 n 비트의 데이터 입/출력라인을 가지므로, 해당 컬럼라인(YS)이 구동될 경우 총 2n 비트의 데이터가 출력된다.
따라서, 한번의 커맨드의 인가로 활성화되는 컬럼라인(YS)의 수가 L개이므로, 뱅크(40)를 한번 액세스하여 읽을 수 있는 데이터 수는 총 L×2n개 이다.
이와같이 한번의 액세스로 동시에 입력되거나 출력되는 데이터의 수가 L×2n개이므로, 이들을 한꺼번에 증폭시키기 위해서는 메인 감지증폭기블록(30) 내 감지증폭기의 수도 동일하게 L×2n개 만큼 필요하다.
한편, 전술한 바와 같은 반도체메모리소자는 수직방향으로 X × 1024개의 워드라인을, 수평방향으로 Y × 1024개의 비트라인을 배치한다. 그리고 단위메모리셀(42a)의 영역이 6F2의 면적을 갖도록 구성하기 때문에, 비트라인의 피치(pitch)는 2F(F : 단위 길이), 워드라인의 피치는 3F이여서, 단위메모리셀(42a) 영역의 수직방향이 수평방향보다 길게 형성된다.
이와같이 단위메모리셀(42a)이 6F2(2F × 3F)의 면적을 갖도록 배치된 반도체메모리소자를 단위메모리셀이 8F2(4F × 2F)의 면적을 갖도록 배치된 소자에 비교하여 보면, 단위메모리셀(42a)의 영역이 수평방향으로는 1/2배 짧아지고, 수직방향으로는 3/2배 길어진 것을 알 수 있다.
따라서, 단위메모리셀이 6F2의 면적을 갖도록 배치된 반도체메모리소자의 컬럼라인이 갖는 로딩값은 8F2의 면적을 갖는 소자에 비해 5.5배 증가된다.
구체적으로 살펴보면, 8F2의 면적을 갖는 소자에 비해 비트라인이 배치된 수평방향의 길이가 절반으로 줄어들므로, 컬럼라인의 피치 역시 절반으로 줄어들어 컬럼라인의 로딩값이 2배 증가된다. 그리고, 수직방향의 길이가 8F2의 면적을 갖는 소자에 비해 3/2배로 증가하였으므로, 컬럼라인의 로딩값이 3/2배 증가하게 된다. 또한, 감지증폭기의 증가에 따라 컬럼라인의 로딩값은 2배로 증가하게 된다. 따라서, 총 증가된 컬럼라인의 로딩값은 2 + 3/2 + 2로서, 5.5배가 된다.
전술한 바와 같이 반도체메모리소자 내 단위메모리셀이 6F2의 면적을 갖도록 배치하면 칩의 면적은 줄일 수 있으나, 컬럼라인이 갖는 로딩값의 증가로 인해 스위칭 속도가 느려져 고속동작을 지원할 수 없다.
따라서, 반도체메모리소자 내 단위메모리셀이 6F2의 면적을 갖되, 컬럼라인 로딩값의 증가를 최소로 하기 위한 반도체메모리소자의 블록 구성도를 도시한 것이 다음 도 2이다.
도 2에 도시된 바와 같이, 다른 종래기술에 따른 반도체메모리소자의 코어블록은 뱅크의 중앙에 수평방향으로 배치되어 상위, 또는 하위 하프 뱅크(50, 55) 내의 워드라인(WL)을 구동하기 위한 메인 워드라인 드라이빙부(60)와, 수직방향으로 배치되어 상위, 및 하위 하프 뱅크(50, 55)의 컬럼라인(YS)을 각각 구동하기 위한 제1 및 제2 컬럼 디코딩부(70, 75)와, 수직방향으로 배치되어 상위, 및 하위 하프 뱅크(50, 55)의 메모리셀 데이터를 각각 증폭하기 위한 제1 및 제2 메인 감지증폭기 블록(80, 85)과, 메인 워드라인 드라이빙부(60)와 제1 컬럼 디코딩부(70) 사이에 위치하는 상위 하프 뱅크(50)와, 메인 워드라인 드라이빙부(60)와 제2 컬럼 디코딩부(75) 사이에 위치하는 하위 하프 뱅크(85)를 구비한다.
그리고 상위 및 하위 하프 뱅크(50, 55)는 동일한 회로적 구성를 가지므로, 예로서 상위 하프 뱅크(50) 내 하나의 단위메모리셀어레이블록 및 그의 구동을 위한 블록을 포함하는 A영역에 대해 다음 도 3을 통해 자세히 살펴보도록 한다.
도 3은 도 2의 상위 하프 뱅크 내 A 영역을 상세히 도시한 도면이다.
도 3을 참조하면, 상위 하프 뱅크(50)는 수직방향으로 형성된 워드라인과 수평방향으로 형성된 비트라인(BL)을 통해 액세스되는 단위메모리셀(MCU, Memory Cell Unit)을 복수개 구비하는 단위메모리셀어레이블록(51)과, 단위메모리셀어레이블록(51)의 상위 및 하위에 위치하여 홀수번째 및 짝수번째 위치하는 워드라인을 각각 구동하기 위한 서브 워드라인 드라이빙부(52a, 52b)와, 단위메모리셀어레이블록(51)의 좌측 및 우측에 위치하여 홀수번째 및 짝수번째의 비트라인(BL)을 각각 감지 및 증폭하기 위한 감지증폭기(53a-1, 53a-2, 53b-1, 53b-2)를 복수개 구비하는 감지증폭기어레이블록(53a, 53b)과, 서브 워드라인 드라이빙부(52a, 52b)와 감지증폭기어레이블록(53a, 53b)의 교차하는 부분으로서 입/출력 데이터 라인(LIO)과 메인 입/출력 데이터 라인(MIO)을 연결시키기 위한 입/출력 스위치를 복수개 구비 하는 교차영역(54a, 54b, 54c, 54d)을 포함한다.
또한, 서브 워드라인 드라이빙부(52a, 52b)의 구동을 제어하기 위한 워드라인 선택신호(FXBi<0:7>) 및 감지증폭기(53a-1, 53a-2, 53b-1, 53b-2)의 구동을 제어하기 위한 감지증폭기 구동신호(SANi, SAPi, SANj, SAPj)는 워드라인과 같이 수직 방향으로 배치되는데, 이는 워드라인의 활성화 시 이를 포함하는 단위메모리셀어레이블록의 주변에 위치하는 모든 감지증폭기블록과 서브 워드라인 드라이빙부가 액티브되기 때문이다.
참고적으로, 서브워드라인 드라이빙부(52a, 52b) 및 감지증폭기어레이블록(53a, 53b)은 인접하는 단위메모리셀어레이블록에 의해 공유된다.
또한, 교차영역(54a, 54b, 54c, 54d) 내 도면에 도시된 NMOS트랜지스터는 감지증폭기의 구동을 제어하기 위한 스위치이다.
도 2 및 도 3을 참조하여, 전술한 반도체메모리소자의 읽기, 또는 쓰기동작을 간략히 살펴보도록 한다.
먼저, 액티브커맨드와 함께 로우어드레스가 인가되면, 메인 워드라인 드라이빙부(60)가 이에 응답하여 상위, 또는 하위 하프 뱅크(50, 55) 내 해당 워드라인을 활성화시킨다. 이때, 상위 및 하위 하프 뱅크(50, 55)의 구분은 로우어드레스의 최상위 비트의 논리값에 따라 결정한다.
이어, 선택된 워드라인의 메모리셀 데이터는, 도면(도 2 참조)에 회색으로 표시된 바와 같이 선택된 워드라인을 포함하는 단위메모리셀어레이블록의 좌측 및 우측에 위치하는 모든 감지증폭기어레이블록에 의해 감지 및 증폭된다.
이어, 읽기커맨드 및 쓰기커맨드와 함께 인가되는 컬럼 어드레스에 의해, 해당 컬럼라인(YS) L개가 활성화되므로, 해당 교차영역(48)에서 데이터 입/출력 라인(LIO)과 메인 입/출력데이터 라인(MIO)을 연결시켜 데이터의 입력 및 출력이 가능하도록 한다.
한편, 도 2에서 도시한 바와 같이 다른 종래기술에 따른 반도체메모리소자는 수직방향으로 총 비트라인을 2 × Y × 1024개 배치하며, 수평방향으로 총 워드라인을 X/2 × 1024개 배치한다.
이와같이, 다른 종래기술에 따른 반도체메모리소자 내 컬럼라인의 길이가 도 1의 반도체메모리소자에 비해 1/2배로 짧기 때문에, 컬럼라인의 로딩값도 도 1의 반도체메모리소자가 갖는 로딩값에 비해 1/2배로 감소된다.
따라서, 도 2의 반도체메모리소자 내 컬럼라인이 갖는 로딩값은 8F2의 면적을 갖는 소자에 비해 5.5/2배, 즉 2.75배 증가된다.
그러므로, 다른 종래기술에 따른 반도체메모리소자는 뱅크를 두개의 하프 뱅크로 나누고, 이들 가운데 메인 워드라인 드라이빙부를 배치하여, 컬럼 디코딩부를 하프뱅크 단위로 각각 배치하여 주므로서, 도 1의 반도체메모리소자에 비해 로딩값을 1/2배로 줄여 고속동작이 가능하게 한다.
그런데, 전술한 바와 같이 다른 종래기술에 따른 반도체메모리소자는 하프 뱅크 단위의 구동을 지원하기 위해 컬럼디코딩부 및 메인 감지증폭기 블록을 각 하프뱅크 단위로 구비하게 된다. 따라서, 컬럼디코딩부 및 메인 감지증폭기 블록의 면적이 도 1의 반도체메모리소자에 비해 2배 증가하게 되어, 칩의 전체 면적이 증가하는 문제점이 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 적은 칩 면적을 가지며, 고속동작의 지원이 가능한 반도체메모리소자를 제공하는데 그 목적이 있다.
본 발명의 다른 측면에 따른 복수개의 단위뱅크로 이뤄지는 뱅크를 복수개 갖는 반도체메모리소자에 있어서, 상기 단위 뱅크는, 워드라인과 비트라인을 통해 액세스되는 복수개의 단위메모리셀을 구비하는 단위메모리셀어레이블록; 상기 단위메모리셀어레이블록의 상위 및 하위에 위치하며 공유되지 않고, 상기 단위메모리셀어레이블록 내 홀수번째 및 짝수번째 워드라인을 각각 구동하기 위한 제1 및 제2 서브 워드라인 드라이빙수단; 상기 단위메모리셀어레이블록의 좌측 및 우측에 위치하며 인접하는 단위메모리셀어레이브록에 의해 공유되며, 상기 단위메모리셀어레이블록의 홀수번째 및 짝수번째의 비트라인을 각각 감지 및 증폭하기 위한 감지증폭기를 복수개 구비하는 제1 및 제2 감지증폭기어레이블록; 및 상기 제1 및 제2 서브 워드라인 드라이빙수단과 상기 제1 및 제2 감지증폭기어레이블록의 교차하는 부분으로서 입/출력 데이터 라인(LIO)과 메인 입/출력 데이터 라인(MIO)을 연결시키기 위한 입/출력 스위치를 복수개 구비하는 제1 내지 제4 교차영역을 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
(제1 실시 예)
도 4는 본 발명의 제1 실시예에 따른 반도체메모리소자의 코어 블록 구성도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체메모리소자의 코어 블록은 복수의 단위메모리셀어레이블록 및 이의 구동을 위한 복수의 제어블록들을 갖는 상위 및 하위 하프 뱅크(400, 500)와, 상위 및 하위 하프 뱅크(400, 500)의 사이에 수평 방향으로 배치되어, 워드라인(WL)의 활성화 시 상위 및 하위 하프 뱅크(400, 500) 내 동일 워드라인을 포함하는 단위메모리셀어레이블록(410) 중 홀수번째, 또는 짝수번째 위치하는 블록을 액티브시키기 위한 메인 워드라인 드라이빙부(100)와, 수직방향으로 배치되어 상위 및 하위 하프 뱅크(400, 500) 내 컬럼라인(YS)을 구동하기 위한 컬럼 디코딩부(200)와, 수직방향으로 배치되어 상위 및 하위 하프 뱅크(400, 500)의 입/출력 데이터를 감지 및 증폭하기 위한 감지증폭기를 복수개 구비하는 메인 감지증폭기 블록(300)를 구비한다.
참고적으로, 하프 뱅크 내 단위메모리셀의 영역은 6F2의 면적을 갖도록 구성되어, 비트라인의 피치(pitch)는 2F(F : 단위 길이)이며, 워드라인의 피치는 3F이다.
한편, 상위 및 하위 하프 뱅크(400, 500)는 동일한 회로적 구성를 가지므로, 예로서 상위 하프 뱅크(400) 내 하나의 단위메모리셀어레이블록 및 그의 구동을 위한 블록을 포함하는 단위뱅크(B영역)에 대해 다음 도 5을 통해 자세히 살펴보도록 한다.
도 5는 도 4의 상위 하프 뱅크 내 단위뱅크(B 영역)을 상세히 도시한 도면이다.
도 5를 참조하면, 단위뱅크(B 영역)는 수직방향으로 형성된 워드라인과 수평방향으로 형성된 비트라인(BL)을 통해 액세스되는 단위메모리셀(MCU)을 복수개 구비하는 단위메모리셀어레이블록(410)과, 단위메모리셀어레이블록(410)의 상위 및 하위에 위치하며 공유되지 않고, 홀수번째 및 짝수번째 위치하는 워드라인을 각각 구동하는 서브 워드라인 드라이빙부(424, 422)와, 단위메모리셀어레이블록(410)의 좌측 및 우측에 위치하여 홀수번째 및 짝수번째의 비트라인(BL)을 각각 감지 및 증폭하기 위한 감지증폭기(432a, 432b, 434a, 434b)를 복수개 구비하는 감지증폭기어레이블록(432, 434)과, 서브 워드라인 드라이빙부(422, 424)와 감지증폭기어레이블록(432, 434)의 교차하는 부분으로서 입/출력 데이터 라인(LIO)과 메인 입/출력 데이터 라인(MIO)을 연결시키기 위한 입/출력 스위치를 복수개 구비하는 교차영역 (442, 444, 446, 448)을 포함한다.
한편, 단위메모리셀어레이블록 내 워드라인을 구동하기 위한 서브 워드라인 드라이빙부(422, 462)가 서로 인접한 것을 알 수 있는데, 이는 종래와 같이 단위메모리셀어레이블록이 서브 워드라인 드라이빙부를 공유하지 않고, 각 단위메모리셀어레이블록 마다 2개의 서브 워드라인 드라이빙부를 독립하여 구비하기 때문이다.
또한, 워드라인 선택신호 FXB0<0:7>는 홀수번째 위치하는 단위메모리셀어레이블록의 양쪽 서브 워드라인 드라이빙부의 구동을 제어하기 위한 신호이며, 워드라인 선택신호 FXB1<0:7>는 짝수번째 위치하는 단위메모리셀어레이블록의 양쪽 서브 워드라인 드라이빙부의 구동을 제어하기 위한 신호이다. 그리고 감지증폭기 구동신호 SAP 0, SAN0는 홀수번째 위치하는 단위메모리셀어레이블록의 양쪽 감지증폭기블록을, 감지증폭기 구동신호 SAP 1, SAN1는 짝수번째 위치하는 단위메모리셀어레이블록의 양쪽 감지증폭기 블록을 구동하기 위한 신호이다.
이와같이, 서브 워드라인 드라이빙부(422, 424, 462)의 구동을 제어하기 위한 워드라인 선택신호(FXB0<0:7>, FXB1<0:7>) 및 감지증폭기 어레이블록(432, 434)의 구동을 제어하기 위한 감지증폭기 구동신호(SAN0, SAP0, SAN1, SAP 1)는 홀수번째, 또는 짝수번째 위치 여부에 따라 나뉘며, 이들 신호는 워드라인과 수직되는 방향인 수평방향으로 배치된다.
이는 워드라인의 활성화 시, 선택된 워드라인을 포함하는 단위메모리셀어레이블록 중 홀수번째 위치하는 블록만, 또는 짝수번째 위치하는 블록만이 액티브되 기 때문으로, 단위메모리셀어레이블록의 구동을 위한 서브 워드라인 드라이빙 및 감지증폭기블록 역시도 홀수번째, 혹은 짝수번째 위치하는지 여부에 따라 액티브 시키기 위한 것 이다.
도 4 및 도 5을 참조하여, 전술한 반도체메모리소자의 읽기, 또는 쓰기동작을 간략히 살펴보도록 한다.
먼저, 액티브커맨드와 함께 로우어드레스가 인가되면, 메인 워드라인 드라이빙부(100)가 이에 응답하여 상위 및 하위 하프 뱅크(400, 500) 내 해당 워드라인을 활성화시킨다.
이어, 선택된 워드라인의 메모리셀 데이터는, 도면(도 4 참조)에 흑색으로 표시된 바와 같이 선택된 워드라인을 포함하는 단위메모리셀어레이블록의 좌측 및 우측에 위치하는 감지증폭기어레이블록 중 짝수번째 위치하는 블록에 의해 감지 및 증폭된다. 이때, 동일 워드라인의 구동을 위한 인접한 블록들 중 짝수번째, 혹은 홀수번째의 구분은 로우어드레스의 최상위 비트의 논리값에 따라 결정된다.
이어, 읽기커맨드 및 쓰기커맨드와 함께 인가되는 컬럼 어드레스에 의해, 해당 컬럼라인(YS) L개가 상위 및 하위 하프 뱅크(400, 500)에서 활성화되고, 한개의 컬럼라인(YS) 당 2n 비트의 메인 입/출력 데이터 라인(MIO)이 활성화되어 메인 감지증폭기 블록(300)으로 연결된다. 예를 들어, 해당 교차영역(442, 444, 446, 448)에서 데이터 입/출력 라인(LIO)과 메인 입/출력 데이터 라인(MIO)을 연결시켜 데이터의 입력 및 출력이 가능하도록 한다.
만약, 본 발명의 일 실시예에 따른 반도체메모리소자가 DDR 2 SDRAM이라면, 한번의 액세스로 동시에 입력되거나 출력되는 데이터의 수는 64 비트이므로, 각 하프 뱅크 당 32비트의 데이터를 입/출력한다.
이들 메모리셀 데이터를 감지하여 증폭하기 위한 감지증폭기 블록도 64개의 감지증폭기를 구비한다.
그러므로, 6F2의 단위메모리셀의 영역을 갖는 본 발명에 따른 반도체메모리소자는 종래기술에 따른 반도체메모리소자에 비해 절반의 컬럼 디코딩부 및 메인 감지증폭기블록을 구비하므로, 적은 칩 면적을 갖는다.
(제2 실시 예)
도 6은 본 발명의 제2 실시예에 따른 반도체메모리소자의 코어 블록도로서, 메인 감지증폭기 블록의 면적 외에는 종래 반도체메모리소자와 동일한 회로적 구성및 동작을 가지므로, 구체적 설명은 생략한다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 반도체메모리소자의 코어 블록 내 메인 감지증폭기블록(600)은 종래 반도체메모리소자(도 2참조) 내 메인 감지증폭기블록(80, 85)에 비해 절반의 감지증폭기를 구비한다.
이는 코어 액세스 시 하나의 하프 뱅크 내 워드라인 만이 액티브되어 데이터가 입/출력되므로, 상위 및 하위 하프 뱅크가 메인 감지증폭기 블록을 공유하도록 하기 때문이다.
따라서, 본 발명의 제2 실시 예에 따른 반도체메모리소자는 종래 기술에 따 른 반도체모리소자(도 2 참조)가 메인 감지증폭기 블록로 인한 면적증가를 감소시킨다.
그런데, 만약 본 발명의 제2 실시 예에 따른 반도체메모리소자가 DDR 2 SDRAM인 경우, 한번의 액세스 시 하프 뱅크는 64 비트의 데이터를 입/출력시킨다. 따라서, 상위 및 하위 하프 뱅크에 의해 공유되는 메인 감지증폭기 블록은 64개의 감지 증폭기만을 구비하는 대신, 상위 및 하위 하프 뱅크로 부터 각가 데이터를 인가받기 위한 데이터 라인을 총 128개 구비하게 된다.
그러므로, 6F2의 단위메모리셀의 영역을 갖는 본 발명의 제2 실시예에 따른 반도체메모리소자는 메인 감지증폭기 블록의 공유를 통해 종래에 비해 절반의 메인 감지증폭기블록을 구비하므로서 적은 칩 면적을 갖지만, 상위 및 하위 하프 뱅크와의 공유를 위한 복수의 데이터 라인이 필요로 하게 되어 칩의 면적 감소에 한계가 생긴다.
한편, 본 발명의 제1 실시예에 반도체메모리소자는 단위메모리셀어레이블록 단위로 공유되지 않는 서브 워드라인 드라이빙부를 구비하므로서, 코어 액세스 시 하프 뱅크 내 동일 워드라인을 모두 활성화시키되, 짝수번째 위치하는 단위메모리셀어레이블록 들만 액티브시키거나, 홀수번째 위치하는 단위메모리셀어레이블록 들만 액티브시킨다.
따라서, 한번의 액세스 시 하프 뱅크 당 출력되는 데이터의 비트 수가 늘 일정하므로, 메인 감지증폭기 블록은 출력되는 데이터의 비트 수 만큼의 감지증폭기 만을 포함하게 된다.
그러므로, 전술한 본 발명에 따른 반도체메모리소자는 단위메모리셀영역이 6F2의 면적을 가지면서도, 뱅크를 하프뱅크로 나뉘어 구동하므로서, 컬럼라인의 로딩을 최소화하여 고속 동작을 지원할 수 있다. 또한, 한번의 액세스 시 하프뱅크 당 출력되는 데이터의 비트 수를 일정하게 하므로서, 불필요한 컬럼 디코딩부 및 감지증폭기를 제거하므로서, 면적을 최소화 한다.
전술한 본 발명은 배치를 통한 칩 면적을 최소화할 수 있는 어레이 구조에 관한 기술로서, SDR, DDR, DDR2 SDRAM에 적용 가능한 기술이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 뱅크를 하프뱅크 단위로 나누므로서 컬럼라인의 로딩을 줄여 고속동작을 지원하며, 액세스 시 이들 하프뱅크로 부터 출력되는 데이터의 비트 수를 일정하게 하므로서, 불필요한 감지증폭기의 수를 줄여 적은 면적을 갖는다.

Claims (14)

  1. 하프뱅크 단위로 구분되는 복수의 뱅크를 구비하는 반도체메모리소자에 있어서,
    복수의 단위메모리셀어레이블록 및 이의 구동을 위한 복수의 제어블록들을 갖는 상위 및 하위 하프 뱅크;
    상기 상위 및 하위 하프 뱅크의 사이에 수평 방향으로 배치되어, 워드라인의 활성화 시 상기 상위 및 하위 하프 뱅크 내 동일 워드라인을 포함하는 단위메모리셀어레이블록 중 홀수번째, 또는 짝수번째 위치하는 블록을 액티브시키기 위한 메인 워드라인 드라이빙수단;
    수직방향으로 배치되어 상기 상위 및 하위 하프 뱅크 내 컬럼라인을 구동하기 위한 컬럼 디코딩수단; 및
    수직방향으로 배치되어 상기 상위 및 하위 하프 뱅크의 입/출력 데이터를 감지 및 증폭하기 위한 감지증폭기를 복수개 구비하는 메인 감지증폭기 블록
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    뱅크 액세스 시 상기 상위 및 하위 하프뱅크로 부터 출력되는 데이터의 수가 같은 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 메인 감지증폭기 블록은 상기 입/출력 데이터의 비트 수만큼의 상기 감지증폭기를 구비하는 것을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 홀수번째, 혹은 상기 짝수번째에 위치하는 단위메모리셀어레이영역을 액티브 시키기 위해 로우어드레스의 최상위 비트를 통해 구분하는 것을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 단위메모리셀어레이영역은,
    워드라인 및 비트라인을 통해 액세스되는 단위메모리셀을 복수개 구비하되,
    상기 단위메모리셀의 영역이 6F2의 면적을 갖도록 구성되는 것을 특징으로 하는 반도체메모리소자.
  6. 복수개의 단위뱅크로 이뤄지는 뱅크를 복수개 갖는 반도체메모리소자에 있어서,
    상기 단위 뱅크는,
    워드라인과 비트라인을 통해 액세스되는 복수개의 단위메모리셀을 구비하는 단위메모리셀어레이블록;
    상기 단위메모리셀어레이블록의 상위 및 하위에 위치하며 공유되지 않고, 상기 단위메모리셀어레이블록 내 홀수번째 및 짝수번째 워드라인을 각각 구동하기 위한 제1 및 제2 서브 워드라인 드라이빙수단;
    상기 단위메모리셀어레이블록의 좌측 및 우측에 위치하며 인접하는 단위메모리셀어레이브록에 의해 공유되며, 상기 단위메모리셀어레이블록의 홀수번째 및 짝수번째의 비트라인을 각각 감지 및 증폭하기 위한 감지증폭기를 복수개 구비하는 제1 및 제2 감지증폭기어레이블록; 및
    상기 제1 및 제2 서브 워드라인 드라이빙수단과 상기 제1 및 제2 감지증폭기어레이블록의 교차하는 부분으로서 입/출력 데이터 라인과 메인 입/출력 데이터 라인을 연결시키기 위한 입/출력 스위치를 복수개 구비하는 제1 내지 제4 교차영역
    을 포함하는 것을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    선택된 워드라인을 포함하는 복수의 단위뱅크 중 홀수번째 및 짝수번째 위치 하는 단위뱅크만이 액티브되는 것을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    서로 인접하여 배치되는 서브 워드라인 드라이빙수단을 포함하는 것을 특징으로 하는 반도체메모리소자.
  9. 제8항에 있어서,
    로우어드레스를 통해 활성화되어 상기 서브 워드라인 드라이빙수단의 구동을 제어하기 위한 워드라인 선택신호 및
    상기 감지증폭기 어레이블록의 구동을 제어하기 위한 감지증폭기 구동신호가 상기 워드라인과 수직하는 방향으로 배치되는 것
    을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 단위메모리셀의 영역이 6F2의 면적을 갖도록 구성되는 것을 특징으로 하는 반도체메모리소자.
  11. 하프뱅크 단위로 구분되는 복수의 뱅크를 구비하는 반도체메모리소자에 있어서,
    워드라인과 비트라인을 통해 액세스되는 복수개의 단위메모리셀을 구비하는 상위 및 하위 하프 뱅크;
    상기 상위 및 하위 하프 뱅크의 사이에 수평 방향으로 배치되어, 상위, 또는 하위 하프 뱅크 내의 워드라인을 구동하기 위한 메인 워드라인 드라이빙수단;
    수직방향으로 배치되어 상기 상위 및 하위 하프 뱅크의 컬럼라인을 각각 구동하기 위한 제1 및 제2 컬럼 디코딩수단; 및
    수직방향으로 배치되어 상기 상위 및 하위 하프 뱅크에 의해 공유되어 메모리셀 데이터를 증폭하기 위한 메인 감지증폭기 블록을 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  12. 제11항에 있어서,
    상기 메인 감지증폭기 블록은,
    한번의 액세스 시 출력되는 데이터의 비트 수만큼의 감지증폭기를 구비하는 것을 특징으로 하는 반도체메모리소자.
  13. 제12항에 있어서,
    한 뱅크의 액세스 시 상기 상위 또는 하위 하프 뱅크 중 어느 하나의 뱅크 에서 워드라인이 액티브되는 것을 특징으로 하는 반도체메모리소자.
  14. 제13항에 있어서,
    상기 단위메모리셀의 영역이 6F2의 면적을 갖도록 구성되는 것을 특징으로 하는 반도체메모리소자.
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